JPH02272989A - タイムスロット入替回路 - Google Patents
タイムスロット入替回路Info
- Publication number
- JPH02272989A JPH02272989A JP9295789A JP9295789A JPH02272989A JP H02272989 A JPH02272989 A JP H02272989A JP 9295789 A JP9295789 A JP 9295789A JP 9295789 A JP9295789 A JP 9295789A JP H02272989 A JPH02272989 A JP H02272989A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- memories
- time slot
- data
- positive integer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 36
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明、はm(正の整数)ビットで1フレームを構成す
るデータについてタイムスロットの入れ替えを行うタイ
ムスロット入替回路に係わり、特に部品点数を減少した
タイムスロット入替回路に関する。
るデータについてタイムスロットの入れ替えを行うタイ
ムスロット入替回路に係わり、特に部品点数を減少した
タイムスロット入替回路に関する。
従来、タイムスロット入替回路は、m(正の整数)ビッ
トで1フレームを構成するデータについてタイムスロッ
トの入れ替えを行う回路であった。
トで1フレームを構成するデータについてタイムスロッ
トの入れ替えを行う回路であった。
かかるタイムスロット入替回路を、1フレームのデータ
のビット数に対して容量の小さいメモリで構成する場合
、並列処理方式が採用されていた。
のビット数に対して容量の小さいメモリで構成する場合
、並列処理方式が採用されていた。
上述した従来のタイムスロット入替回路において、mビ
ットのデータに対してn並列処理を行う場合、m/nビ
ットの容量を有するメモリがn2個必要になり、nの値
が大きくなるにつれてハードウェアのIが膨大になると
いう欠点があった。
ットのデータに対してn並列処理を行う場合、m/nビ
ットの容量を有するメモリがn2個必要になり、nの値
が大きくなるにつれてハードウェアのIが膨大になると
いう欠点があった。
本発明は上述した欠点を解消するためになされたもので
、部品点数を少なくしたタイムスロット入替回路を提供
することを目的とする。
、部品点数を少なくしたタイムスロット入替回路を提供
することを目的とする。
上述した目的を達成するため本発明のタイムスロット入
替回路は、m(正の整数)ビットで1フレームを構成す
るデータについてタイムスロットの入れ替えを行うタイ
ムスロット入替回路において、m/n(正の整数)ビッ
トの容量を持つn個のメモリと、各メモリからの出力信
号のうちの1つを選択する選択回路とから構成したこと
を特徴とするものである。
替回路は、m(正の整数)ビットで1フレームを構成す
るデータについてタイムスロットの入れ替えを行うタイ
ムスロット入替回路において、m/n(正の整数)ビッ
トの容量を持つn個のメモリと、各メモリからの出力信
号のうちの1つを選択する選択回路とから構成したこと
を特徴とするものである。
このように本発明は、m/n(正の整数)ビットの容量
を持つn個のメモリを用いて、mビットのデータのタイ
ムスロットの入れ替えを行うことができ、部品点数が少
なくすることができる。
を持つn個のメモリを用いて、mビットのデータのタイ
ムスロットの入れ替えを行うことができ、部品点数が少
なくすることができる。
以下、本発明について図面を参照して説明する。
第1図は、本発明の一実施例を示すブロック図である。
第2図は、同実施例の動作を示すタイミング図である。
第1図に示す回路では、−例として10(m)ビットを
1フレームとするデータに対して、5(m/n)ビット
の容量を持つメモリを2 (n)個用いてタイムスロッ
トの入れ替えを行う装置について説明する。
1フレームとするデータに対して、5(m/n)ビット
の容量を持つメモリを2 (n)個用いてタイムスロッ
トの入れ替えを行う装置について説明する。
第1図に示すタイムスロット入替回路は、5ビツトの容
量を持つ2個のメモリ1.2と、各メモリ1.2からの
出力信号のうちの1つを選択する選択回路3とから構成
されている。
量を持つ2個のメモリ1.2と、各メモリ1.2からの
出力信号のうちの1つを選択する選択回路3とから構成
されている。
このように構成された実施例の作用を説明する。
入力された1フレームが10ビツトのデータ101(D
O〜D9)は、それぞれメモリ1.2に供給されている
。
O〜D9)は、それぞれメモリ1.2に供給されている
。
ここで、書込アドレス情報102および書込パルス10
3をメモリ1に与え、データIQI(DO〜D9)のう
ちのDO,D2.D4.D6.D8の5ビツトをメモリ
1に書き込む。また、書込アドレス情報102および書
込パルス104をメモリ2に与え、データ101(DO
〜D9)のうちのDi、D3.D5.D7.DOの5ビ
ツトをメモリ2に書き込む。
3をメモリ1に与え、データIQI(DO〜D9)のう
ちのDO,D2.D4.D6.D8の5ビツトをメモリ
1に書き込む。また、書込アドレス情報102および書
込パルス104をメモリ2に与え、データ101(DO
〜D9)のうちのDi、D3.D5.D7.DOの5ビ
ツトをメモリ2に書き込む。
一方、読み出しは、続出アドレス105をメモリ1.2
に与えることにより、読出アドレス105の順に従って
メモリ1から出力データ106を得るとともに、続出ア
ドレス105の順に従ってメモリ2から出力データ10
7を得る。
に与えることにより、読出アドレス105の順に従って
メモリ1から出力データ106を得るとともに、続出ア
ドレス105の順に従ってメモリ2から出力データ10
7を得る。
次に選択回路3は、与えられた選択情報108により、
メモリ1からの出力データ106と、メモリ2からの出
力データ107とのうちの一方のデータを選択し、出力
データ109として出力する。これにより、人力データ
101がrDo、DI、D2.・・・・・・、DO」と
いう順序であったものが、出力データ109ではrD3
.DO,D6゜・・・・・・、D2」なる順序となって
、タイムスロットの時間的入れ替えを行うことができる
。
メモリ1からの出力データ106と、メモリ2からの出
力データ107とのうちの一方のデータを選択し、出力
データ109として出力する。これにより、人力データ
101がrDo、DI、D2.・・・・・・、DO」と
いう順序であったものが、出力データ109ではrD3
.DO,D6゜・・・・・・、D2」なる順序となって
、タイムスロットの時間的入れ替えを行うことができる
。
上述した実施例では、10ビツトの人力データ101に
対して、5ビツトの容量を持つ2個のメモリ1.2と、
2個のメモリ1.2からの出力データ106.107の
一方を選択する選択回路3とによってタイムスロットの
入れ替えを行うことについて説明したが、これに限定さ
れるものではない。すなわち、mビットのデータに対し
て、m/nビットの容量を持つn個のメモリと、各メモ
リからのn個の出力データのうちの1つを選択する選択
回路とから構成して、タイムスロットの入れ替えを行う
こともできる。
対して、5ビツトの容量を持つ2個のメモリ1.2と、
2個のメモリ1.2からの出力データ106.107の
一方を選択する選択回路3とによってタイムスロットの
入れ替えを行うことについて説明したが、これに限定さ
れるものではない。すなわち、mビットのデータに対し
て、m/nビットの容量を持つn個のメモリと、各メモ
リからのn個の出力データのうちの1つを選択する選択
回路とから構成して、タイムスロットの入れ替えを行う
こともできる。
本実施例は、m/n(正の整数)ビットの容量を持つn
個のメモリを用いて、mビットのデータのタイムスロッ
トの入れ替えを行うことができ、従来のn2 個のメモ
リをn個に減少でき、特にメモリ容量に対して1フレー
ムのデータビット数が大きいような場合に効果がある。
個のメモリを用いて、mビットのデータのタイムスロッ
トの入れ替えを行うことができ、従来のn2 個のメモ
リをn個に減少でき、特にメモリ容量に対して1フレー
ムのデータビット数が大きいような場合に効果がある。
以上説明したように本発明は、本発明は、m/n(正の
整数)ビットの容量を持つn個のメモリを用いて、mビ
ットのデータのタイムスロットの入れ替えを行うことが
でき、部品点数を少なくすることができるという効果が
ある。
整数)ビットの容量を持つn個のメモリを用いて、mビ
ットのデータのタイムスロットの入れ替えを行うことが
でき、部品点数を少なくすることができるという効果が
ある。
第1図は本発明の実施例を示すブロック図、第2図は同
実施例の動作を説明するためのタイミング図である。 1.2・・・・・・メモリ、3・・・・・・選択回路。
実施例の動作を説明するためのタイミング図である。 1.2・・・・・・メモリ、3・・・・・・選択回路。
Claims (1)
- 【特許請求の範囲】 m(正の整数)ビットで1フレームを構成するデータに
ついてタイムスロットの入れ替えを行うタイムスロット
入替回路において、 m/n(正の整数)ビットの容量を持つn個のメモリと
、 前記各メモリからの出力信号のうちの1つを選択する選
択回路 とを具備することを特徴とするタイムスロット入替回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9295789A JP2969645B2 (ja) | 1989-04-14 | 1989-04-14 | タイムスロット入替回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9295789A JP2969645B2 (ja) | 1989-04-14 | 1989-04-14 | タイムスロット入替回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02272989A true JPH02272989A (ja) | 1990-11-07 |
JP2969645B2 JP2969645B2 (ja) | 1999-11-02 |
Family
ID=14068936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9295789A Expired - Lifetime JP2969645B2 (ja) | 1989-04-14 | 1989-04-14 | タイムスロット入替回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2969645B2 (ja) |
-
1989
- 1989-04-14 JP JP9295789A patent/JP2969645B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2969645B2 (ja) | 1999-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10283770A (ja) | 半導体メモリ装置およびその読み出しおよび書き込み方法 | |
JPH02272989A (ja) | タイムスロット入替回路 | |
JPS61246848A (ja) | 動作履歴記憶回路 | |
JPS60211690A (ja) | メモリ回路 | |
JPH0278398A (ja) | タイムスロット入替回路 | |
JP2502857B2 (ja) | 信号処理装置 | |
JP3271155B2 (ja) | データ制御装置 | |
JPH04360425A (ja) | 半導体記憶装置 | |
JPH0233158B2 (ja) | ||
JPS62194797A (ja) | 多元時間スイツチ | |
JP3427586B2 (ja) | データ処理装置及び記憶装置 | |
JPH06215559A (ja) | ページメモリアクセス方式 | |
JP2970711B2 (ja) | タイムスロット入れ替え回路方式 | |
JP2764024B2 (ja) | 記憶装置のテーブル索引方法及び索引装置 | |
JPH0337774A (ja) | 画像回転回路 | |
JPH06301629A (ja) | 主記憶装置 | |
JPS63256991A (ja) | 編集記憶装置 | |
JPH04326139A (ja) | メモリ装置 | |
JPH04149896A (ja) | Ramのデータ書き込み制御方法 | |
JPS6388657A (ja) | メモリ装置 | |
JPH0498684A (ja) | 半導体記憶装置 | |
JPH0746634A (ja) | 時分割スイッチ回路 | |
JPH0778104A (ja) | デジタル信号処理回路 | |
JPH0758642A (ja) | 時間交換スイッチ | |
KR19990000157A (ko) | 메모리 소자 사용절감을 위한 시간분할 장치 |