JPH11328948A - シリアル−パラレル変換機能付き半導体記憶装置 - Google Patents
シリアル−パラレル変換機能付き半導体記憶装置Info
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- JPH11328948A JPH11328948A JP10133684A JP13368498A JPH11328948A JP H11328948 A JPH11328948 A JP H11328948A JP 10133684 A JP10133684 A JP 10133684A JP 13368498 A JP13368498 A JP 13368498A JP H11328948 A JPH11328948 A JP H11328948A
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データの入出力の周期を短くして、より高速
なシリアル−パラレル変換機能付き半導体記憶装置を提
供する。 【解決手段】シリアルに入力されたデータをパラレルに
変換してメモリアレイ５、６に書き込み、メモリアレイ
５、６からパラレルにデータを読み出してシリアルに出
力する。データの入出力が高速なメモリアレイ６と、デ
ータの入出力が通常の速度のメモリアレイ５とを備え、
メモリアレイ６は、最後に入力されるデータ及び最初に
出力されるデータを記憶する。
なシリアル−パラレル変換機能付き半導体記憶装置を提
供する。 【解決手段】シリアルに入力されたデータをパラレルに
変換してメモリアレイ５、６に書き込み、メモリアレイ
５、６からパラレルにデータを読み出してシリアルに出
力する。データの入出力が高速なメモリアレイ６と、デ
ータの入出力が通常の速度のメモリアレイ５とを備え、
メモリアレイ６は、最後に入力されるデータ及び最初に
出力されるデータを記憶する。
Description
【０００１】
【発明の属する技術分野】本発明は、内部メモリからデ
ータをパラレルに読み出してシリアルに出力し、データ
をシリアルに入力してパラレルに内部メモリに書き込む
シリアル−パラレル変換機能付き半導体記憶装置に関
し、特に、内部メモリへの書込み速度及び内部メモリか
らの読出し速度を改善したシリアル−パラレル変換機能
付き半導体記憶装置に関する。
ータをパラレルに読み出してシリアルに出力し、データ
をシリアルに入力してパラレルに内部メモリに書き込む
シリアル−パラレル変換機能付き半導体記憶装置に関
し、特に、内部メモリへの書込み速度及び内部メモリか
らの読出し速度を改善したシリアル−パラレル変換機能
付き半導体記憶装置に関する。
【０００２】
【従来の技術】近年、コンピュータなどにおいて、半導
体記憶装置を使用したメモリ部の高速化にともなって、
内部メモリから多くのデータを一度に読み込んでそのデ
ータをシリアルに出力し、また逆にデータをシリアルに
入力してパラレルに内部メモリに書き込むようなシリア
ル−パラレル機能を含む半導体記憶装置が増えている。
体記憶装置を使用したメモリ部の高速化にともなって、
内部メモリから多くのデータを一度に読み込んでそのデ
ータをシリアルに出力し、また逆にデータをシリアルに
入力してパラレルに内部メモリに書き込むようなシリア
ル−パラレル機能を含む半導体記憶装置が増えている。
【０００３】上述のような半導体記憶装置において、た
とえば、ラムバス（ＲＡＭ ＢＵＳ）ＤＲＡＭの場合
は、１×８でシリアル−パラレルの変換をしており、Ｄ
ＤＲ（Double Data Rate）などのＤＲＡＭでは、１×２
のシリアル−パラレル変換をしている。
とえば、ラムバス（ＲＡＭ ＢＵＳ）ＤＲＡＭの場合
は、１×８でシリアル−パラレルの変換をしており、Ｄ
ＤＲ（Double Data Rate）などのＤＲＡＭでは、１×２
のシリアル−パラレル変換をしている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
シリアル−パラレル変換機能付き半導体記憶装置によれ
ば、パラレルデータとして内部メモリに記憶されている
データのうち最初にシリアルデータとして出力するデー
タを内部メモリから読み出すときに一番アクセス的に厳
しくなり、また、入力したシリアルデータをパラレルデ
ータに変換して内部メモリに書き込む場合、最後のシリ
アルに書き込むデータが一番アクセス的に厳しくなるた
め、それに合わせてデータを入出力するクロックの周期
を長くする必要があった。
シリアル−パラレル変換機能付き半導体記憶装置によれ
ば、パラレルデータとして内部メモリに記憶されている
データのうち最初にシリアルデータとして出力するデー
タを内部メモリから読み出すときに一番アクセス的に厳
しくなり、また、入力したシリアルデータをパラレルデ
ータに変換して内部メモリに書き込む場合、最後のシリ
アルに書き込むデータが一番アクセス的に厳しくなるた
め、それに合わせてデータを入出力するクロックの周期
を長くする必要があった。
【０００５】従って、本発明の目的は、データを入出力
するクロックの周期を短くして、書込み速度及び読出し
速度を高速にしたシリアル−パラレル変換機能付き半導
体記憶装置を提供することである。
するクロックの周期を短くして、書込み速度及び読出し
速度を高速にしたシリアル−パラレル変換機能付き半導
体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】本発明は、以上に述べた
目的を実現するため、複数のメモリアレイからパラレル
にデータを読み出して、シリアルに出力するシリアル−
パラレル変換機能付き半導体記憶装置において、最初に
出力するデータを記憶する第１のメモリアレイと、最初
に出力するデータより後に出力されるデータを記憶する
第２のメモリアレイとを備え、第１のメモリアレイは、
第２のメモリアレイよりもデータを読み出す速度が高速
であることを特徴とするシリアル−パラレル変換機能付
き半導体記憶装置を提供する。
目的を実現するため、複数のメモリアレイからパラレル
にデータを読み出して、シリアルに出力するシリアル−
パラレル変換機能付き半導体記憶装置において、最初に
出力するデータを記憶する第１のメモリアレイと、最初
に出力するデータより後に出力されるデータを記憶する
第２のメモリアレイとを備え、第１のメモリアレイは、
第２のメモリアレイよりもデータを読み出す速度が高速
であることを特徴とするシリアル−パラレル変換機能付
き半導体記憶装置を提供する。
【０００７】また、上記目的を実現するため、シリアル
に入力されたデータをパラレルに変換して複数のメモリ
アレイに書き込むシリアル−パラレル変換機能付き半導
体記憶装置において、最後に入力したデータを記憶する
第１のメモリアレイと、最後に入力したデータより先に
入力したデータを記憶する第２のメモリアレイとを備
え、第１のメモリアレイは、第２のメモリアレイよりも
データを書き込む速度が高速であることを特徴とするシ
リアル−パラレル変換機能付き半導体記憶装置を提供す
る。
に入力されたデータをパラレルに変換して複数のメモリ
アレイに書き込むシリアル−パラレル変換機能付き半導
体記憶装置において、最後に入力したデータを記憶する
第１のメモリアレイと、最後に入力したデータより先に
入力したデータを記憶する第２のメモリアレイとを備
え、第１のメモリアレイは、第２のメモリアレイよりも
データを書き込む速度が高速であることを特徴とするシ
リアル−パラレル変換機能付き半導体記憶装置を提供す
る。
【０００８】更に、上記目的を実現するため、シリアル
に入力されたデータをパラレルに変換して複数のメモリ
アレイに書き込み、複数のメモリアレイからパラレルに
データを読み出してシリアルに出力するシリアル−パラ
レル変換機能付き半導体記憶装置において、データの入
出力が高速な第１のメモリアレイと、データの入出力が
第１のメモリアレイより低速な第２のメモリアレイとを
備え、第１のメモリアレイは、最後に入力されるデータ
及び最初に出力されるデータを記憶することを特徴とす
るシリアル−パラレル変換機能付き半導体記憶装置を提
供する。
に入力されたデータをパラレルに変換して複数のメモリ
アレイに書き込み、複数のメモリアレイからパラレルに
データを読み出してシリアルに出力するシリアル−パラ
レル変換機能付き半導体記憶装置において、データの入
出力が高速な第１のメモリアレイと、データの入出力が
第１のメモリアレイより低速な第２のメモリアレイとを
備え、第１のメモリアレイは、最後に入力されるデータ
及び最初に出力されるデータを記憶することを特徴とす
るシリアル−パラレル変換機能付き半導体記憶装置を提
供する。
【０００９】
【発明の実施の形態】以下本発明のシリアル−パラレル
変換機能付き半導体記憶装置を詳細に説明する。
変換機能付き半導体記憶装置を詳細に説明する。
【００１０】図１は、本発明のシリアル−パラレル変換
機能付き半導体記憶装置を示す。この半導体記憶装置
は、「０」のクロック信号によって活性化される入力回
路１と、「１」のクロック信号によって活性化される入
力回路２と、「０」のクロック信号によって活性化され
るラッチ回路３と、「１」のクロック信号によって活性
化されるラッチ回路４と、「１」のクロック信号によっ
て入力Ａのデータを選択して出力し、「０」のクロック
信号によって入力Ｂのデータを選択して出力するセレク
タ回路７と、書込みポートＩＮをラッチ回路３の出力Ｏ
ＵＴに接続され、読出しポートＯＵＴをラッチ回路４の
入力ＩＮに接続された通常の書込み速度および読出し速
度のメモリアレイ５と、書込みポートＩＮを入力回路２
の出力ＯＵＴに接続され、読出しポートＯＵＴをセレク
タ回路７の入力Ａに接続された高速の書込み速度および
読出し速度のメモリアレイ６を有する。ここで、ＩＮ
１、ＩＮ２、およびＩＮ３は書込み用のデータバスであ
り、ＯＵＴ１、ＯＵＴ２、およびＯＵＴ３は読出し用の
データバスであり、ＤＩＮはシリアルデータの入力ライ
ンであり、ＤＯＵＴはシリアルデータの出力ラインであ
り、Ｃｌｋはクロック信号の入力ラインである。
機能付き半導体記憶装置を示す。この半導体記憶装置
は、「０」のクロック信号によって活性化される入力回
路１と、「１」のクロック信号によって活性化される入
力回路２と、「０」のクロック信号によって活性化され
るラッチ回路３と、「１」のクロック信号によって活性
化されるラッチ回路４と、「１」のクロック信号によっ
て入力Ａのデータを選択して出力し、「０」のクロック
信号によって入力Ｂのデータを選択して出力するセレク
タ回路７と、書込みポートＩＮをラッチ回路３の出力Ｏ
ＵＴに接続され、読出しポートＯＵＴをラッチ回路４の
入力ＩＮに接続された通常の書込み速度および読出し速
度のメモリアレイ５と、書込みポートＩＮを入力回路２
の出力ＯＵＴに接続され、読出しポートＯＵＴをセレク
タ回路７の入力Ａに接続された高速の書込み速度および
読出し速度のメモリアレイ６を有する。ここで、ＩＮ
１、ＩＮ２、およびＩＮ３は書込み用のデータバスであ
り、ＯＵＴ１、ＯＵＴ２、およびＯＵＴ３は読出し用の
データバスであり、ＤＩＮはシリアルデータの入力ライ
ンであり、ＤＯＵＴはシリアルデータの出力ラインであ
り、Ｃｌｋはクロック信号の入力ラインである。
【００１１】図２は、本発明のシリアル−パラレル変換
機能付き半導体記憶装置におけるデータ入出力のタイミ
ングチャートを示す。以下、図１及び図２を参照して、
本発明のシリアル−パラレル変換機能付き半導体記憶装
置の動作を説明する。
機能付き半導体記憶装置におけるデータ入出力のタイミ
ングチャートを示す。以下、図１及び図２を参照して、
本発明のシリアル−パラレル変換機能付き半導体記憶装
置の動作を説明する。
【００１２】図１に示したシリアル−パラレル変換機能
付き半導体記憶装置は、１対２（１×２）にシリアル−
パラレル変換する機能を有している。ここで、先ずデー
タＷＤ０、ＷＤ１、ＷＤ２、及びＷＤ３のメモリアレイ
５、６へのライト（書込み）の場合について説明する。
入力ラインＤＩＮから、ライトデータがＷＤ０、ＷＤ
１、ＷＤ２、ＷＤ３の順に入力され、ＷＤ０とＷＤ１及
びＷＤ２とＷＤ３がそれぞれパラレルに変換されてメモ
リアレイ５、６に書き込まれる。データのシリアル入力
の単位として最後に書き込まれるＷＤ１及びＷＤ３は、
入力回路２を介して高速のメモリアレイ６に書き込まれ
る。データのシリアル入力の単位として最初に書き込ま
れるＷＤ０及びＷＤ２は、入力回路１及びラッチ回路３
を介して通常の速度のメモリアレイ５に書き込まれる。
付き半導体記憶装置は、１対２（１×２）にシリアル−
パラレル変換する機能を有している。ここで、先ずデー
タＷＤ０、ＷＤ１、ＷＤ２、及びＷＤ３のメモリアレイ
５、６へのライト（書込み）の場合について説明する。
入力ラインＤＩＮから、ライトデータがＷＤ０、ＷＤ
１、ＷＤ２、ＷＤ３の順に入力され、ＷＤ０とＷＤ１及
びＷＤ２とＷＤ３がそれぞれパラレルに変換されてメモ
リアレイ５、６に書き込まれる。データのシリアル入力
の単位として最後に書き込まれるＷＤ１及びＷＤ３は、
入力回路２を介して高速のメモリアレイ６に書き込まれ
る。データのシリアル入力の単位として最初に書き込ま
れるＷＤ０及びＷＤ２は、入力回路１及びラッチ回路３
を介して通常の速度のメモリアレイ５に書き込まれる。
【００１３】次に、データＲＤ０、ＲＤ１、ＲＤ２、及
びＲＤ３のリード（読出し）の場合、高速のメモリアレ
イ６から出力されるデータ（ＲＤ１、ＲＤ３）は、セレ
クタ回路７のＡ側に入力される。また、通常の速度のメ
モリアレイ５から出力されるデータ（ＲＤ０、ＲＤ２）
は、ラッチ回路４を介してセレクタ回路７のＢ側に入力
される。Ｃｌｋラインから入力されるクロック信号に同
期し、クロック信号が「１」のとき、入力Ａのデータ
が、クロック信号が「０」のとき、入力Ｂのデータが選
択されて、セレクタ回路７の出力ラインＤＯＵＴからシ
リアルに出力される。
びＲＤ３のリード（読出し）の場合、高速のメモリアレ
イ６から出力されるデータ（ＲＤ１、ＲＤ３）は、セレ
クタ回路７のＡ側に入力される。また、通常の速度のメ
モリアレイ５から出力されるデータ（ＲＤ０、ＲＤ２）
は、ラッチ回路４を介してセレクタ回路７のＢ側に入力
される。Ｃｌｋラインから入力されるクロック信号に同
期し、クロック信号が「１」のとき、入力Ａのデータ
が、クロック信号が「０」のとき、入力Ｂのデータが選
択されて、セレクタ回路７の出力ラインＤＯＵＴからシ
リアルに出力される。
【００１４】入力回路１、２はクロック同期式であり、
クロック信号に対してｔ１の遅延をもつ。ＷＤ０のデー
タは、クロック信号の立ち下がりからｔ１後に入力回路
１からラッチ回路３に出力され、クロック信号の「０」
においてラッチ回路３にラッチされる。ＷＤ１のデータ
は、クロック立ち上がりからｔ１後に高速のメモリアレ
イ６に出力される。
クロック信号に対してｔ１の遅延をもつ。ＷＤ０のデー
タは、クロック信号の立ち下がりからｔ１後に入力回路
１からラッチ回路３に出力され、クロック信号の「０」
においてラッチ回路３にラッチされる。ＷＤ１のデータ
は、クロック立ち上がりからｔ１後に高速のメモリアレ
イ６に出力される。
【００１５】クロック信号に逆相で同期するライト（書
込み）信号は「０」でアクティブである。従って、ラッ
チ回路３にラッチされた入力ラインＩＮ３上のデータＷ
Ｄ０はライト信号に対して十分なセットアップ時間があ
る。それに対して、入力回路２から出力される入力ライ
ンＩＮ２上のデータＷＤ１のセットアップ時間ｔｓｗ’
は、ライト信号の周期の１／２の時間から遅延時間ｔ１
を引いた値となる。
込み）信号は「０」でアクティブである。従って、ラッ
チ回路３にラッチされた入力ラインＩＮ３上のデータＷ
Ｄ０はライト信号に対して十分なセットアップ時間があ
る。それに対して、入力回路２から出力される入力ライ
ンＩＮ２上のデータＷＤ１のセットアップ時間ｔｓｗ’
は、ライト信号の周期の１／２の時間から遅延時間ｔ１
を引いた値となる。
【００１６】一方、リード（読出し）信号はクロック信
号に同相で同期する。通常の速度のメモリアレイ５から
遅延時間ｔｒｄを有してＲＤ０が出力され、高速のメモ
リアレイ６から遅延時間ｔｒｄ’を有してＲＤ１が出力
される。ＲＤ０は、クロック信号の立ち上がりから遅延
時間ｔ２を有してラッチ回路４にラッチされ、次のクロ
ック信号の立ち下がりでセレクタ回路７の入力Ｂが選択
されて出力ラインＤＯＵＴに出力される。これより先
に、出力ラインＯＵＴ２上のデータ（ＲＤ１）は、クロ
ック信号の立ち上がりによってセレクタ回路７の入力Ａ
が選択されることにより、出力ラインＤＯＵＴに出力さ
れている。
号に同相で同期する。通常の速度のメモリアレイ５から
遅延時間ｔｒｄを有してＲＤ０が出力され、高速のメモ
リアレイ６から遅延時間ｔｒｄ’を有してＲＤ１が出力
される。ＲＤ０は、クロック信号の立ち上がりから遅延
時間ｔ２を有してラッチ回路４にラッチされ、次のクロ
ック信号の立ち下がりでセレクタ回路７の入力Ｂが選択
されて出力ラインＤＯＵＴに出力される。これより先
に、出力ラインＯＵＴ２上のデータ（ＲＤ１）は、クロ
ック信号の立ち上がりによってセレクタ回路７の入力Ａ
が選択されることにより、出力ラインＤＯＵＴに出力さ
れている。
【００１７】この例では、高速のメモリアレイ６はリー
ド及びライトともに高速のメモリアレイとしているた
め、ＷＤ０、ＷＤ１の順で書き込んだデータは、ＲＤ
１、ＲＤ０と逆の順で出力されている。
ド及びライトともに高速のメモリアレイとしているた
め、ＷＤ０、ＷＤ１の順で書き込んだデータは、ＲＤ
１、ＲＤ０と逆の順で出力されている。
【００１８】以上、データＷＤ０及びＷＤ１の書込み、
及びＲＤ０、ＲＤ１の読出しについて説明したが、デー
タＷＤ２及びＷＤ３の書込み、及びＲＤ２及びＲＤ３の
読出しも同様に出力される。
及びＲＤ０、ＲＤ１の読出しについて説明したが、デー
タＷＤ２及びＷＤ３の書込み、及びＲＤ２及びＲＤ３の
読出しも同様に出力される。
【００１９】以上、本発明のシリアル−パラレル変換機
能付き半導体記憶装置の動作を説明したが、以下に、本
発明のシリアル−パラレル変換機能付き半導体記憶装置
における、メモリのクロック周期について説明する。
能付き半導体記憶装置の動作を説明したが、以下に、本
発明のシリアル−パラレル変換機能付き半導体記憶装置
における、メモリのクロック周期について説明する。
【００２０】前述したように、入力回路１、２のクロッ
ク信号からの遅延タイムをｔ１、ラッチ回路３、４のセ
ットアップタイムをｔ２、セレクタ回路７のセットアッ
プタイムをｔ３、メモリアレイ５のライトのセットアッ
プタイムをｔｓｗ、メモリアレイ６のライトのセットア
ップタイムをｔｓｗ’（ｔｓｗ’＜ｔｓｗ）、メモリア
レイ５のリードの遅延タイムをｔｒｄ、メモリアレイ６
のリードの遅延タイムをｔｒｄ’（ｔｒｄ’＜ｔｒ
ｄ）、クロック信号の周期をｔＣＬＫとする。ここで、
メモリアレイ５のセットアップｔｓｗより、ラッチ回路
３、４のセットアップタイムｔ２の方が小さい（ｔ２<
ｔｓｗ）。
ク信号からの遅延タイムをｔ１、ラッチ回路３、４のセ
ットアップタイムをｔ２、セレクタ回路７のセットアッ
プタイムをｔ３、メモリアレイ５のライトのセットアッ
プタイムをｔｓｗ、メモリアレイ６のライトのセットア
ップタイムをｔｓｗ’（ｔｓｗ’＜ｔｓｗ）、メモリア
レイ５のリードの遅延タイムをｔｒｄ、メモリアレイ６
のリードの遅延タイムをｔｒｄ’（ｔｒｄ’＜ｔｒ
ｄ）、クロック信号の周期をｔＣＬＫとする。ここで、
メモリアレイ５のセットアップｔｓｗより、ラッチ回路
３、４のセットアップタイムｔ２の方が小さい（ｔ２<
ｔｓｗ）。
【００２１】以上のような条件において、メモリアレイ
５、６へのデータのライトの周期のリミットについて従
来と比較する。従来のシリアル−パラレル変換機能付き
半導体記憶装置におけるメモリアレイのセットアップ
は、一律ｔｓｗであり、最小のクロック周期は、 ｔＣＬＫ/ ２＝ｔ１+ ｔｓｗ となる。
５、６へのデータのライトの周期のリミットについて従
来と比較する。従来のシリアル−パラレル変換機能付き
半導体記憶装置におけるメモリアレイのセットアップ
は、一律ｔｓｗであり、最小のクロック周期は、 ｔＣＬＫ/ ２＝ｔ１+ ｔｓｗ となる。
【００２２】これに対して、本発明のシリアル−パラレ
ル変換機能付き半導体記憶装置によると、高速のメモリ
アレイ６のセットアップは、ｔｓｗからｔｓｗ’に改善
されたため、最小のクロック周期は、 ｔＣＬＫ/ ２＝ｔ１+ ｔｓｗ’ に改善されている。
ル変換機能付き半導体記憶装置によると、高速のメモリ
アレイ６のセットアップは、ｔｓｗからｔｓｗ’に改善
されたため、最小のクロック周期は、 ｔＣＬＫ/ ２＝ｔ１+ ｔｓｗ’ に改善されている。
【００２３】次に、メモリアレイ５、６からのデータの
リードの周期のリミットについて従来と比較する。従来
のシリアル−パラレル変換機能付き半導体記憶装置で
は、メモリアレイのリード遅延タイムｔｒｄと、セレク
タ回路７のクロック同期で正しく出力するためのセット
アップタイムｔ３とによって、最小クロックが制限され
ていた。したがって、従来のシリアル−パラレル変換機
能付き半導体記憶装置によると、最小クロック周期は、 ｔＣＬＫ/ ２＝ｔ３+ ｔｒｄ となる。
リードの周期のリミットについて従来と比較する。従来
のシリアル−パラレル変換機能付き半導体記憶装置で
は、メモリアレイのリード遅延タイムｔｒｄと、セレク
タ回路７のクロック同期で正しく出力するためのセット
アップタイムｔ３とによって、最小クロックが制限され
ていた。したがって、従来のシリアル−パラレル変換機
能付き半導体記憶装置によると、最小クロック周期は、 ｔＣＬＫ/ ２＝ｔ３+ ｔｒｄ となる。
【００２４】これに対して、本発明のシリアル−パラレ
ル変換機能付き半導体記憶装置によると、高速のメモリ
アレイ６のリード遅延タイムがｔｒｄからｔｒｄ’に改
善されたため、最小のクロック周期は、 ｔＣＬＫ/ ２＝ｔ３+ ｔｒｄ’ に改善されている。
ル変換機能付き半導体記憶装置によると、高速のメモリ
アレイ６のリード遅延タイムがｔｒｄからｔｒｄ’に改
善されたため、最小のクロック周期は、 ｔＣＬＫ/ ２＝ｔ３+ ｔｒｄ’ に改善されている。
【００２５】以上、本発明の一形態を示したが、１×２
のシリアル−パラレル変換機能付き半導体記憶装置のみ
ならず、１×４、１×８のようなシリアル−パラレル変
換機能付き半導体記憶装置であってもよい。この場合に
は、高速のメモリアレイは、それぞれメモリ全体の４分
の１、８分の１となり、高速メモリアレイの容量が少な
くで済む。
のシリアル−パラレル変換機能付き半導体記憶装置のみ
ならず、１×４、１×８のようなシリアル−パラレル変
換機能付き半導体記憶装置であってもよい。この場合に
は、高速のメモリアレイは、それぞれメモリ全体の４分
の１、８分の１となり、高速メモリアレイの容量が少な
くで済む。
【００２６】
【発明の効果】以上述べた通り、本発明のシリアル−パ
ラレル変換機能付き半導体記憶装置によれば、他のメモ
リアレイに比べ、高速にライトできるメモリアレイを設
け、最後に入力するシリアルデータにはその高速ライト
アレイを割り当て、また、他のメモリアレイに比べ、高
速にリードできるメモリアレイを設け、メモリから最初
に出力するシリアルデータには高速リードアレイを割り
当てることとしたので、データの入出力の周期を短くし
て、より高速にデータの入出力を行うことができるよう
になった。
ラレル変換機能付き半導体記憶装置によれば、他のメモ
リアレイに比べ、高速にライトできるメモリアレイを設
け、最後に入力するシリアルデータにはその高速ライト
アレイを割り当て、また、他のメモリアレイに比べ、高
速にリードできるメモリアレイを設け、メモリから最初
に出力するシリアルデータには高速リードアレイを割り
当てることとしたので、データの入出力の周期を短くし
て、より高速にデータの入出力を行うことができるよう
になった。
【図１】本発明によるシリアル−パラレル変換機能付き
半導体記憶装置の実施の一形態を示すブロック図であ
る。
半導体記憶装置の実施の一形態を示すブロック図であ
る。
【図２】本発明によるシリアル−パラレル変換機能付き
半導体記憶装置におけるデータの書込み及び読出しのタ
イミングを示すタイミングチャートである。
半導体記憶装置におけるデータの書込み及び読出しのタ
イミングを示すタイミングチャートである。
１、２ 入力回路 ３、４ ラッチ回路 ５、６ メモリアレイ ７ セレクタ回路
Claims (7)
- 【請求項１】複数のメモリアレイからパラレルにデータ
を読み出して、シリアルに出力するシリアル−パラレル
変換機能付き半導体記憶装置において、 最初に出力す
るデータを記憶する第１のメモリアレイと、 前記最初に出力するデータより後に出力されるデータを
記憶する第２のメモリアレイとを備え、 前記第１のメモリアレイは、前記第２のメモリアレイよ
りも前記データを読み出す速度が高速であることを特徴
とするシリアル−パラレル変換機能付き半導体記憶装
置。 - 【請求項２】シリアルに入力されたデータをパラレルに
変換して複数のメモリアレイに書き込むシリアル−パラ
レル変換機能付き半導体記憶装置において、 最後に入力したデータを記憶する第１のメモリアレイ
と、 前記最後に入力したデータより先に入力したデータを記
憶する第２のメモリアレイとを備え、 前記第１のメモリアレイは、前記第２のメモリアレイよ
りも前記データを書き込む速度が高速であることを特徴
とするシリアル−パラレル変換機能付き半導体記憶装
置。 - 【請求項３】シリアルに入力されたデータをパラレルに
変換して複数のメモリアレイに書き込み、前記複数のメ
モリアレイからパラレルに前記データを読み出してシリ
アルに出力するシリアル−パラレル変換機能付き半導体
記憶装置において、 前記データの入出力が高速な第１のメモリアレイと、 前記データの入出力が前記第１のメモリアレイより低速
な第２のメモリアレイとを備え、 前記第１のメモリアレイは、最後に入力されるデータ及
び最初に出力されるデータを記憶することを特徴とする
シリアル−パラレル変換機能付き半導体記憶装置。 - 【請求項４】前記第１のメモリアレイは、クロック信号
の「１」によって活性化される入力回路を介してシリア
ルデータ入力ラインに接続された書込みポートと、クロ
ック信号の「１」によって活性化される出力回路を介し
てシリアルデータ出力ラインに接続された読出しポート
を有する構成の請求項３記載のシリアル−パラレル変換
機能付き半導体記憶装置。 - 【請求項５】前記第２のメモリアレイは、クロック信号
の「０」によって活性化されることによりシリアルデー
タ入力ラインからデータを入力する入力回路、及びクロ
ック信号の「０」によって活性化されることにより前記
入力回路から出力されるデータをラッチするラッチ回路
を介して前記シリアルデータ入力ラインに接続された書
込みポートと、クロック信号の「１」の読出しデータを
ラッチするラッチ回路、及びクロック信号の「０」によ
って前記ラッチ回路にラッチされた前記読出しデータを
出力する出力回路を介してシリアル出力ラインに接続さ
れた読出しポートを有する構成の請求項３記載のシリア
ル−パラレル変換機能付き半導体記憶装置。 - 【請求項６】前記第１のメモリアレイの書込み用セット
アップ時間と、前記入力回路の動作遅延時間の和が、前
記クロック信号の周期の約１／２である構成の請求項４
記載のシリアル−パラレル変換機能付き半導体記憶装
置。 - 【請求項７】前記第１のメモリアレイの読出し遅延時間
と、前記出力回路のセットアップ時間の和が、前記クロ
ック信号の周期の約１／２である構成の請求項５記載の
シリアル−パラレル変換機能付き半導体記憶装置。
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|---|---|---|---|
| JP13368498A JP3312594B2 (ja) | 1998-05-15 | 1998-05-15 | シリアル−パラレル変換機能付き半導体記憶装置 |
| US09/311,978 US6130850A (en) | 1998-05-15 | 1999-05-14 | Semiconductor storage device with serial-parallel conversion function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13368498A JP3312594B2 (ja) | 1998-05-15 | 1998-05-15 | シリアル−パラレル変換機能付き半導体記憶装置 |
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|---|---|
| JPH11328948A true JPH11328948A (ja) | 1999-11-30 |
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ID=15110465
Family Applications (1)
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|---|---|---|---|
| JP13368498A Expired - Fee Related JP3312594B2 (ja) | 1998-05-15 | 1998-05-15 | シリアル−パラレル変換機能付き半導体記憶装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100357912C (zh) * | 2003-04-30 | 2007-12-26 | 雅马哈株式会社 | 存储设备及其控制方法 |
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-
1999
- 1999-05-14 US US09/311,978 patent/US6130850A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100357912C (zh) * | 2003-04-30 | 2007-12-26 | 雅马哈株式会社 | 存储设备及其控制方法 |
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