JPS62192100A - ダイナミツク形半導体記憶装置 - Google Patents
ダイナミツク形半導体記憶装置Info
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- JPS62192100A JPS62192100A JP61034361A JP3436186A JPS62192100A JP S62192100 A JPS62192100 A JP S62192100A JP 61034361 A JP61034361 A JP 61034361A JP 3436186 A JP3436186 A JP 3436186A JP S62192100 A JPS62192100 A JP S62192100A
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- Japan
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- 238000007689 inspection Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000015654 memory Effects 0.000 abstract description 30
- 230000006870 function Effects 0.000 abstract description 7
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- 238000012360 testing method Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ダイナミック形半導体記憶装置、特例その記
憶素子の検査機能を備えたものに関する。
憶素子の検査機能を備えたものに関する。
〈従来の技術〉
従来のダイナミック形半導体記憶装置ｔ（以下ＤＲＡＭ
と略す。）、特にＤ）ｔＡＭを大量に使用するシステム
においては、このＤＲＡＭの信頼性を確保するために、
ホストＣＰＵが、すべてのＤＲＡＭのメモリセル（記憶
素子）の検査を、パワーオン後、イニシャライズ処理と
して行なっていた。すなわち、１）ＲＡＭ自体は検査機
１１ヒを有していなかったのである。
と略す。）、特にＤ）ｔＡＭを大量に使用するシステム
においては、このＤＲＡＭの信頼性を確保するために、
ホストＣＰＵが、すべてのＤＲＡＭのメモリセル（記憶
素子）の検査を、パワーオン後、イニシャライズ処理と
して行なっていた。すなわち、１）ＲＡＭ自体は検査機
１１ヒを有していなかったのである。
〈発明が解決しようとする問題点〉
しかしながら、この工つな従来のＤＲＡＭを用いたシス
テムにあっては、ｌ）ｉ−ｔＡＭの容量の増加に伴なっ
てその検査時間が長くなり、ホス）ＣＰｔＪの負担が増
大してしまうという問題点を有していた。
テムにあっては、ｌ）ｉ−ｔＡＭの容量の増加に伴なっ
てその検査時間が長くなり、ホス）ＣＰｔＪの負担が増
大してしまうという問題点を有していた。
く問題点を解決するための手段〉
本発明に係るダイナミック形半得体記＠装置ηは、各々
がアドレスを有し、データ情報を記憶可能な複数の記憶
素子と、外部から印加されるアドレス情報に基づき記憶
素子を指定するアドレス手段と、該アドレス情報に工り
指定された記憶素子にデータ情報を記憶させ、まｔは、
データ情報を読み出して外部に出力するデータ入出力手
段と、全単一の半導体基板上に集積したダイナミック形
半導体記憶装置において、上記各記憶素子の検査プログ
ラムを記憶する記憶手段と、該検査プログラムを実行す
る演算手段と、外部信号に基づいて該演算手段の動作を
制御する制御手段と、この検査結果を外部に出力する出
力手段と、を上記単一の半導体基板上に形成した構成で
ある。
がアドレスを有し、データ情報を記憶可能な複数の記憶
素子と、外部から印加されるアドレス情報に基づき記憶
素子を指定するアドレス手段と、該アドレス情報に工り
指定された記憶素子にデータ情報を記憶させ、まｔは、
データ情報を読み出して外部に出力するデータ入出力手
段と、全単一の半導体基板上に集積したダイナミック形
半導体記憶装置において、上記各記憶素子の検査プログ
ラムを記憶する記憶手段と、該検査プログラムを実行す
る演算手段と、外部信号に基づいて該演算手段の動作を
制御する制御手段と、この検査結果を外部に出力する出
力手段と、を上記単一の半導体基板上に形成した構成で
ある。
く作用〉
本発明に係るダイナミック形半導体記憶装置によれば、
制御手段が外部信号にニジ演算手段を動作させ、検査プ
ログラムを実行させる。この結果、各記憶素子の機能が
検査され、その検査結果は、出力手段に工す外部、例え
ばホストＣＰＵに出力される。すなわち、各記憶素子が
正常に機能しているか否かを、核装置自身で検査可能と
しているのである。
制御手段が外部信号にニジ演算手段を動作させ、検査プ
ログラムを実行させる。この結果、各記憶素子の機能が
検査され、その検査結果は、出力手段に工す外部、例え
ばホストＣＰＵに出力される。すなわち、各記憶素子が
正常に機能しているか否かを、核装置自身で検査可能と
しているのである。
〈実施例〉
以下、本発明の実施例について図面を参照して説明する
。
。
添付図面は本発明に係るダイナミック形半導体記憶表＆
（Ｌ）ＲＡＭ）の一実施例を示す概略回路ブロック図で
ある。
（Ｌ）ＲＡＭ）の一実施例を示す概略回路ブロック図で
ある。
同図において、単一の半導体基板（１）上にはメモリ機
能部（２）とメモリセル機能検査部（３）とが形成され
ている。
能部（２）とメモリセル機能検査部（３）とが形成され
ている。
メモＩＪ ｆｉ能部（２）は、メモリセルｍ（２１Ｌ！
：、アドレス制御部（２２）と、リードライト制御部（
２３）と、データ入出力部（２４）と、を有している。
：、アドレス制御部（２２）と、リードライト制御部（
２３）と、データ入出力部（２４）と、を有している。
メモリセル部（２１）は、各々がアドレスを有し、デー
タ情報を記憶可能な複数のメモリセル（記憶素子）を有
している。アドレス制御部（２２）は、外部から印加さ
れるアドレス情報に基づき上記メモリセルを指定するア
ドレス手段を構成している。
タ情報を記憶可能な複数のメモリセル（記憶素子）を有
している。アドレス制御部（２２）は、外部から印加さ
れるアドレス情報に基づき上記メモリセルを指定するア
ドレス手段を構成している。
子を、（２７） （２８）はアドレス端子（ＡＯ）、（
ＡＩ）を、それぞれ示している。（２９）はリードライ
ト制御部（２３）のＲ／ Ｗ端子である。データ入出力
部（２４）は、アドレス情報にｚｐ指定され九メモリセ
ルにデータ情報を記憶させ、まｔは、データ情報を読み
出して外部に出力する。なお、（３ｏ）はＤＩ１０端子
である。
ＡＩ）を、それぞれ示している。（２９）はリードライ
ト制御部（２３）のＲ／ Ｗ端子である。データ入出力
部（２４）は、アドレス情報にｚｐ指定され九メモリセ
ルにデータ情報を記憶させ、まｔは、データ情報を読み
出して外部に出力する。なお、（３ｏ）はＤＩ１０端子
である。
メモリセル機能検査部（３］は、上記メモリセルの機能
を検査するもので、検査プログラムの記憶部（３１）と
、検査プログラムを実行するＣＰＵ部（３２）と、外部
信号に基づいてＣＰＵ部（３２）の動作を制御する制御
部（３３）と、検査結果を外部、例えばホストＣＰＵに
出力する出力部（３４）と、を有している。また、
（３５）はＸ１端子で、メモリセル機能検査部（３）へ
の動作クロック信号の入力端子である。さらに、（３６
）はＣ８端子（チップセレクト端子）を、（３７）はＭ
ｅ銅端子メモリチェック端子）を、（３８）は（ＪＵＴ
端子を、それぞれ示している。
を検査するもので、検査プログラムの記憶部（３１）と
、検査プログラムを実行するＣＰＵ部（３２）と、外部
信号に基づいてＣＰＵ部（３２）の動作を制御する制御
部（３３）と、検査結果を外部、例えばホストＣＰＵに
出力する出力部（３４）と、を有している。また、
（３５）はＸ１端子で、メモリセル機能検査部（３）へ
の動作クロック信号の入力端子である。さらに、（３６
）はＣ８端子（チップセレクト端子）を、（３７）はＭ
ｅ銅端子メモリチェック端子）を、（３８）は（ＪＵＴ
端子を、それぞれ示している。
次に作用について説明する。
メモリ機能部（２）は、通常の動作を行なうもので、ア
ドレス情報にエリメモリセルを指定し、該メモリセルに
データ情報を記憶させ、また、そのデータ情報を読み出
して外部に出力する。
ドレス情報にエリメモリセルを指定し、該メモリセルに
データ情報を記憶させ、また、そのデータ情報を読み出
して外部に出力する。
一方遮■端子（３６）が有効になると、メモリ機能部（
２）とメモリセル機能検査部（３）とが有効になる。こ
こで、Ｍｅ銅端子３７）に有効な信号を与えると、この
メモリセル機能検査部（３］が活性化され、制御部（３
３）はＣＰＵ部（３２）を動作させる。ＣＰＵ部（３２
）は記憶部（３１）に記憶した検査プログラムに従って
これを実行し、メモリセル部（２１）の各メモリセルの
機能が正常か否かが検査される。
２）とメモリセル機能検査部（３）とが有効になる。こ
こで、Ｍｅ銅端子３７）に有効な信号を与えると、この
メモリセル機能検査部（３］が活性化され、制御部（３
３）はＣＰＵ部（３２）を動作させる。ＣＰＵ部（３２
）は記憶部（３１）に記憶した検査プログラムに従って
これを実行し、メモリセル部（２１）の各メモリセルの
機能が正常か否かが検査される。
その検査結果は出力部（３４）からＯＵＴ端子（３８）
を介して外部、例えばポストＣＰＵに出力される。
を介して外部、例えばポストＣＰＵに出力される。
このようにして各メモリセルの機能検査がなされる。
また、上記実施例において、出力部（３４）をオープン
ドレイン回路にＬ＃）構成することも可ＨＱであり、こ
れによれば、複数のメモリチップ（Ｌ）凡ＡＭ）の各（
Ｊ Ｕ ’ｌ’淘子（３８）をディジーチェーン方式で
接続することが可能となる。
ドレイン回路にＬ＃）構成することも可ＨＱであり、こ
れによれば、複数のメモリチップ（Ｌ）凡ＡＭ）の各（
Ｊ Ｕ ’ｌ’淘子（３８）をディジーチェーン方式で
接続することが可能となる。
〈効果〉
以上説明してきた工うに、本発明によれば、ＤＲＡＭ自
身でそのメモリセルの機能検査を行うことができ、特に
大容量のメモリを数多く使用しているシステムにおいて
も、その検査時間全短縮でき、ホストＣＰＵの負担を大
幅に軽減することができるという効果がある。
身でそのメモリセルの機能検査を行うことができ、特に
大容量のメモリを数多く使用しているシステムにおいて
も、その検査時間全短縮でき、ホストＣＰＵの負担を大
幅に軽減することができるという効果がある。
添付図面は本発明に係るダイナミック形半導体記憶装置
の一実施例を示すその概略回路ブロック図である。 （１）・・・半導体基板、（２１）・・・メモリセル部
（記憶素子）（２２）・・・アドレス制御部（アドレス
手段）、（２４）・・・データ入出力部（データ入出力
手段）、（３１）・・・記憶部（記憶手段）、（３２）
・−・ＣＰＵ部（演算手段）、（３３）・・・制御部（
制御手段）、（３３（ｊ４Ｌ
の一実施例を示すその概略回路ブロック図である。 （１）・・・半導体基板、（２１）・・・メモリセル部
（記憶素子）（２２）・・・アドレス制御部（アドレス
手段）、（２４）・・・データ入出力部（データ入出力
手段）、（３１）・・・記憶部（記憶手段）、（３２）
・−・ＣＰＵ部（演算手段）、（３３）・・・制御部（
制御手段）、（３３（ｊ４Ｌ
Claims (1)
- 各々がアドレスを有し、データ情報を記憶可能な複数
の記憶素子と、外部から印加されるアドレス情報に基づ
き記憶素子を指定するアドレス手段と、該アドレス情報
により指定された記憶素子にデータ情報を記憶させ、ま
たは、データ情報を読み出して外部に出力するデータ入
出力手段と、を単一の半導体基板上に集積したダイナミ
ック形半導体記憶装置において、上記各記憶素子の検査
プログラムを記憶する記憶手段と、該検査プログラムを
実行する演算手段と、外部信号に基づいて該演算手段の
動作を制御する制御手段と、この検査結果を外部に出力
する出力手段と、を上記単一の半導体基板上に形成した
ことを特徴とするダイナミック形半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034361A JPS62192100A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツク形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034361A JPS62192100A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツク形半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192100A true JPS62192100A (ja) | 1987-08-22 |
Family
ID=12412022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034361A Pending JPS62192100A (ja) | 1986-02-18 | 1986-02-18 | ダイナミツク形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192100A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258800A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体メモリ用オンチップテスト回路及びテスト方式 |
| JPH0281400A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | メモリ素子 |
| JPH0393099A (ja) * | 1989-09-04 | 1991-04-18 | Nec Corp | 半導体メモリ用オンチップテスト回路 |
| JPH0449600A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | テストコード発生回路 |
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
-
1986
- 1986-02-18 JP JP61034361A patent/JPS62192100A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258800A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体メモリ用オンチップテスト回路及びテスト方式 |
| JPH0281400A (ja) * | 1988-09-19 | 1990-03-22 | Fujitsu Ltd | メモリ素子 |
| JPH0393099A (ja) * | 1989-09-04 | 1991-04-18 | Nec Corp | 半導体メモリ用オンチップテスト回路 |
| JPH0449600A (ja) * | 1990-06-19 | 1992-02-18 | Nec Corp | テストコード発生回路 |
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
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