JPS63116242A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63116242A JPS63116242A JP61263156A JP26315686A JPS63116242A JP S63116242 A JPS63116242 A JP S63116242A JP 61263156 A JP61263156 A JP 61263156A JP 26315686 A JP26315686 A JP 26315686A JP S63116242 A JPS63116242 A JP S63116242A
- Authority
- JP
- Japan
- Prior art keywords
- function block
- connection
- independently
- circuit
- block selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 18
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積度の高いデータ処理装置に関するもの
である。
である。
第2図および第3図は従来のデータ処理装置を示すブロ
ック図である。これらの図において、1a〜1dは機能
ブロック、2a、2bはポート回路、3n、3bは機能
ブロック選択回路で、機能ブロック選択信号SB1.S
B2により機能ブロック1a〜1dの信号のうらの1つ
を選択する回路である。4a、dbはテス)・モードス
イッチ回路で、テストモード信号TMがφ″の時、バス
線(以下B U Sという)とポート回路路2a、2b
を接続し、テストモード信号TMが°′1″′の時、機
能ブロック選択回路3a、3bとポート回路2a。
ック図である。これらの図において、1a〜1dは機能
ブロック、2a、2bはポート回路、3n、3bは機能
ブロック選択回路で、機能ブロック選択信号SB1.S
B2により機能ブロック1a〜1dの信号のうらの1つ
を選択する回路である。4a、dbはテス)・モードス
イッチ回路で、テストモード信号TMがφ″の時、バス
線(以下B U Sという)とポート回路路2a、2b
を接続し、テストモード信号TMが°′1″′の時、機
能ブロック選択回路3a、3bとポート回路2a。
2bJi!接続する回路である。
各機能ブロック1rL〜1dはデータ処理を行う際に、
外部あるいは他の機能ブロック1a〜1dとの間でデー
タの人出力を行うため、入出力線が;1’ニーl・1U
lh’82 n 、 2 bあるいは他の機能ブ■1ツ
ク1a〜1dに接続されている。したがって、第2図に
示したデータ処理装置では、任意の機能ブロック1a〜
1dについて直接データを設定してテストすることは不
可能である。
外部あるいは他の機能ブロック1a〜1dとの間でデー
タの人出力を行うため、入出力線が;1’ニーl・1U
lh’82 n 、 2 bあるいは他の機能ブ■1ツ
ク1a〜1dに接続されている。したがって、第2図に
示したデータ処理装置では、任意の機能ブロック1a〜
1dについて直接データを設定してテストすることは不
可能である。
第3図に示したデータ処理装置はこれを可能にしたもの
である。ここで通常は、テストモード信号’I’M=:
”φ”とすると、ポート回N 2 a p 2 bが1
3Usと接続されているため、第2図と同じ構成として
動作する。
である。ここで通常は、テストモード信号’I’M=:
”φ”とすると、ポート回N 2 a p 2 bが1
3Usと接続されているため、第2図と同じ構成として
動作する。
任意の機能ブロック1rL〜1dを単独で、外部からデ
ータを設定してテスI・する場合は、テストモード信号
T M =“1“とじ、かつ機能ブロック選択信’;j
S O1,S B 2を設定して機能ブロック選択回
路3a、3bより任意の機能ブロック1u〜1dの人出
力線をポート回路2a、2bに接続する。これにより、
任意の機能ブロック1a〜1dの入出力線はすべてポー
ト回路2a、2bLこ接続されるなめ、外部よりデータ
を設定して機能ブ1」ツク1a〜1dを単独でテストす
ることが可能となる。
ータを設定してテスI・する場合は、テストモード信号
T M =“1“とじ、かつ機能ブロック選択信’;j
S O1,S B 2を設定して機能ブロック選択回
路3a、3bより任意の機能ブロック1u〜1dの人出
力線をポート回路2a、2bに接続する。これにより、
任意の機能ブロック1a〜1dの入出力線はすべてポー
ト回路2a、2bLこ接続されるなめ、外部よりデータ
を設定して機能ブ1」ツク1a〜1dを単独でテストす
ることが可能となる。
上記のような従来のデータ処理装置は、第2図のもので
は任意の機能ブロック1a〜1dについて直接データを
設定してテストすることが不riJ能であり、また、第
3図のものでは各機能ブロック1a〜1dの人出力線を
機能ブロック選択回路3a、3bli!介してデス1−
用にポート回J2a。
は任意の機能ブロック1a〜1dについて直接データを
設定してテストすることが不riJ能であり、また、第
3図のものでは各機能ブロック1a〜1dの人出力線を
機能ブロック選択回路3a、3bli!介してデス1−
用にポート回J2a。
2bに接続するための配線数が多くなり、チップの集積
度を低下させるという問題点があった。
度を低下させるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、任Jコの機能ブロックを単独に外部からデータを
設定してテストする場合、テスト用の配線le新たに設
けることなく、配線を利用してテストを行えるデータ処
理装置を得ることを目的とする。
ので、任Jコの機能ブロックを単独に外部からデータを
設定してテストする場合、テスト用の配線le新たに設
けることなく、配線を利用してテストを行えるデータ処
理装置を得ることを目的とする。
この発明に係るデータ処理装置は、機能ブロックをfl
、’、I別にバス線間に接続ずろための接続ゲートと、
機能プロ・ツク選択信号により接続ゲートの接続を制御
する機能ブロック選択回路とを設けたものである。
、’、I別にバス線間に接続ずろための接続ゲートと、
機能プロ・ツク選択信号により接続ゲートの接続を制御
する機能ブロック選択回路とを設けたものである。
し作用〕
この発明においては、機能ブロック選択回路の出力によ
り特定の接続ゲー1−の接続が制御され、この接続ゲー
トを介して機能ブロックがノ(黒線間に接続される。
り特定の接続ゲー1−の接続が制御され、この接続ゲー
トを介して機能ブロックがノ(黒線間に接続される。
第1図はこの発明のデータ処理装置の一実施例を示すブ
ロック図である。
ロック図である。
乙の図において、第2図と同−行目は同一部分を示し、
5は機能ブロック選択回路で、機能ブロック選択信号5
131,513zle設定する乙とζこより、任意の機
能ブロック1a〜1dを1つ選択する回路である(出力
E 、〜IE 4のうら1つだけ1′となる)。6は接
続ゲーI・とじてのトランスミ・シシヲンゲー1・で、
ゲー 1・信号が′1“′になると導通し、“φ″にな
ると遮断される回路素子から構成される。
5は機能ブロック選択回路で、機能ブロック選択信号5
131,513zle設定する乙とζこより、任意の機
能ブロック1a〜1dを1つ選択する回路である(出力
E 、〜IE 4のうら1つだけ1′となる)。6は接
続ゲーI・とじてのトランスミ・シシヲンゲー1・で、
ゲー 1・信号が′1“′になると導通し、“φ″にな
ると遮断される回路素子から構成される。
次に動作について説明する。
通常は、機能ブロック選択信号SBt、SBzζこより
機能ブロック選択回路5の出力E r〜E4がすべてφ
″を出力するように設定すること(こより、トランスミ
ッションゲ−1・6はすべて遮断され、第2図に示した
データ処理装置と同じ構成として動作する。
機能ブロック選択回路5の出力E r〜E4がすべてφ
″を出力するように設定すること(こより、トランスミ
ッションゲ−1・6はすべて遮断され、第2図に示した
データ処理装置と同じ構成として動作する。
そして、例えば機能ブI7ツク1Cを単独に外部からデ
ータを設定してテストする場合は、機能ブロック選択回
路5において出力E 、のみ′″1″となるように、機
能ブ四ツク選択信号SB□、SB2を設定する。この時
、機能ブロック1Cの人出力線ばポート回i1′82a
、2bと接続されるため、ポ) 1ri1M82 a
、 2 bを通し−(機能ブロック1cについて単独に
テストすることが可能になる。
ータを設定してテストする場合は、機能ブロック選択回
路5において出力E 、のみ′″1″となるように、機
能ブ四ツク選択信号SB□、SB2を設定する。この時
、機能ブロック1Cの人出力線ばポート回i1′82a
、2bと接続されるため、ポ) 1ri1M82 a
、 2 bを通し−(機能ブロック1cについて単独に
テストすることが可能になる。
この発明は以上説明したとおり、機能ブロックを個別に
バス線間に接続するための接続ゲートと、機能ブロック
選択信号により接続ゲ−)・の接続を制御する機能ブロ
ック選択回路とを設けたので、任意の機能ゾロツクを単
独で・jストすることをIJ能とするために、新たに配
線を設けることなく、乙f’lまでの配線を利用できろ
ため、配線数の増大およびデツプの/44積度の低下を
防ぐことが可能になるという効果がある。
バス線間に接続するための接続ゲートと、機能ブロック
選択信号により接続ゲ−)・の接続を制御する機能ブロ
ック選択回路とを設けたので、任意の機能ゾロツクを単
独で・jストすることをIJ能とするために、新たに配
線を設けることなく、乙f’lまでの配線を利用できろ
ため、配線数の増大およびデツプの/44積度の低下を
防ぐことが可能になるという効果がある。
第1図はこの発明のデータ処理装置の一実施例を示ずブ
Iffツク図、第2図お上び第3図は従来のデータ処理
装置を示すブロック図である。 図において、la〜1dは機能ブ1jツク、2a。 2bはポート回路、5は機能ブロック選択回路、6はト
ランスミッションゲートである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第1図 第2図 US 第3図 手続補正書(自発)
Iffツク図、第2図お上び第3図は従来のデータ処理
装置を示すブロック図である。 図において、la〜1dは機能ブ1jツク、2a。 2bはポート回路、5は機能ブロック選択回路、6はト
ランスミッションゲートである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 (外2名)第1図 第2図 US 第3図 手続補正書(自発)
Claims (1)
- それぞれポート回路が接続された少なくとも2本のバス
線間に複数の機能ブロックが直列に接続された構成のデ
ータ処理装置において、前記機能ブロックを個別に前記
バス線間に接続するための接続ゲートと、機能ブロック
選択信号により前記接続ゲートの接続を制御する機能ブ
ロック選択回路とを設けたことを特徴とするデータ処理
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61263156A JPS63116242A (ja) | 1986-11-05 | 1986-11-05 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61263156A JPS63116242A (ja) | 1986-11-05 | 1986-11-05 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63116242A true JPS63116242A (ja) | 1988-05-20 |
Family
ID=17385574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61263156A Pending JPS63116242A (ja) | 1986-11-05 | 1986-11-05 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63116242A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
US6460091B1 (en) | 1998-04-15 | 2002-10-01 | Nec Corporation | Address decoding circuit and method for identifying individual addresses and selecting a desired one of a plurality of peripheral macros |
-
1986
- 1986-11-05 JP JP61263156A patent/JPS63116242A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
US6460091B1 (en) | 1998-04-15 | 2002-10-01 | Nec Corporation | Address decoding circuit and method for identifying individual addresses and selecting a desired one of a plurality of peripheral macros |
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