JPH0415580A - Ｌｓｉブロツク分割試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＬＳＩの内部を複数のブロックに分割して試験
を行うＬＳＩブロック分割試験方式に関し、とくにＬＳ
Ｉの試験を行う際のテスト容易化手法に関するものであ
る。

〔従来の技術〕

近年ＬＳＩの集積度は著しく向上し、システム・オン・
シリコンの時代を迎えつつある。このような大規模ＬＳ
Ｉにおいては、内部が複数の機能的なブロックから構成
されている。大規模ＬＳＩの構成例を第３図に示す。Ａ
、Ｂ、Ｃは機能ブロック、８は内部バス、１．２は各機
能ブロックが外部人、出力端子と接続されている部分の
接続部、３．４は機能ブロック間で接続されている部分
の機能ブロック間接続部、５．６．７は各機能ブロック
Ａ、Ｂ、Ｃと内部バス８との双方向接続部分の双方向接
続部を示している。このように複数のブロックより構成
されているＬＳＩを試験する場合、外部入力端子接続部
１、外部出力端子接続部２の部分は外部端子から直接制
御、観測し、機能ブロック間接続部３．４は間接的に制
御、観測を行う。

〔発明が解決しようとする課題〕

従来の複数のブロックより構成されているＬＳＩの試験
方式の場合、外部入力端子接続部１、外部出力端子接続
部２の部分は外部端子から直接制御、観測可能であるが
外部に直接接続されていない機能ブロック間接続部３．
４は間接的にしか制御、観測できない。そのため機能ブ
ロック単位毎に内部バス及び外部端子より直接試験でき
ず、試験が複雑になり、故障切り分けが難しく、試験パ
ターン作成工数の増大をもたらすという問題点が生じて
いる。

さらにこのようなＬＳＩから構成されているボード、装
置を試験する場合は以下に示す問題点が存在する。第２
図にボード及びボード間が交絡している例を示す。第３
図の外部端子と接続されている部分の外部入力端子接続
部１、外部出力端子接続部２にＬＳＩ外部と内部を切り
分ける機能を第２図に示す各ＬＳＩが有しない場合、第
２図に示すＬＳＩ間のインタフェース線９とＬＳＩの切
り分は及びボード間のインタフェース線ｌＯにより交絡
しているボード間の切り分けができずボード、装置レベ
ルでの診断分解能が低下する。

以上の問題点を解決するためには、ＬＳＩ設計の段階か
ら試験が容易になるような回路を組み込んでおく試験容
易化設計が必要になる。試験容易化設計の代表例として
は、現在スキャン方式がある。スキャン方式においては
、スキャンデータを入力あるいは出力するための端子等
が試験用に新たに必要であり、回路内のＦＦ（フリップ
フロップ）をスキャン回路に置換するため試験対象回路
がＦＦが多い回路構成の場合付加金物量が著しく増加し
、スキャンデータをシリアルに入力、出力するため設定
、観測に時間がかかり、ボードあるいは装置上のＬＳＩ
がすべてスキャン方式を採用していない限りボード、装
置レベルにおいてスキャン方式で試験することが不可能
であるという問題点が存在する。

本発明の目的は上記問題点を解決し、試験用の特別な外
部端子を付加することなく、ＬＳＩ内部をブロック分割
して試験を行うことができるＬＳＩブロック分割試験方
式を提供することにある。

〔課題を解決するための手段〕

本発明は上記目的を達成するため、ＬＳＩの内部を複数
のブロックに分割して試験を行うＬＳＩブロック分割試
験方式において、前記複数のブロックの各ブロックの出
力側に入力の選択及び入出力データをラッチする機能を
有する試験回路を設定し、かつ該各ブロックの入力側に
ブロック間入力をアイソレートする試験回路を設定する
手段１と、前記複数のブロックの外部入力端子部に外部
入力をアイソレートし、内部バスを通して入力データを
設定する機能を有する試験回路を設定し、かつ前記複数
のブロックの外部出力端子部に外部出力をアイソレート
し出力データを内部バスを通して観測する機能を有する
試験回路を設定する手段２、及びＬＳＩ内部に設けた試
験制御用レジスタにより外部バスから制御情報を設定し
て前記手段１及び手段２を制御する手段３を備えてなり
、試験用の特別な外部端子を付加することなく、全ての
外部入出力端子と全てのブロック間入出力信号を内部バ
スを通してのみ制御、観測することによりＬ　Ｓ　Ｉ内
部をブロック分割して試験することを特徴とする。

〔作　用〕

本発明のＬＳＩブロック分割試験方式は、■試験用の特
別な端子の付加無しに、バスを通して試験することから
、ボード、装置を試験する際にも本方式を適用でき、ま
たバスを用いてデー夕を設定、観測するためシリアル（
、丁行うスギャン方式に比較して試験時間の短縮がｒ−
１１能となる。

■また、ソ［−■ツク間の出力側のめにデータセレクタ
及び入出力テークラッチの機能を有する試験回路をトＪ
加１７、フロック間の人力部には入力を−ｊ′〜イソｌ
、＝　−ト覆る機能を有する試験回路を付加することが
ら、内部ハスを通し、てすべ（”、、ｆ　ｌｊツク毎（
こ試験を行うことができまたフロック間の出力側のみに
データセレクタ及び入出力データラッチの機能を有する
試験回路を付加するため例加金物量を削減することが可
能となる。

■さらに外部入出力部に外部入出力データをアイツレ−
１・し内部バスを通して入出力データを設定、観測する
機能を有する試験回路を（＝Ｊ加することから、ボート
、装置試験の際にもＬ　Ｓ　Ｉとそのインタフェース線
校びボート間の切り分けが＋ｉ」能となり診断分解能を
同士さゼることかできる。

■さらにまた、上記■、■の試験回路を制御するために
Ｌ　Ｓ　Ｉ内部に試験制御用レジスタを備えており、こ
の１ノ・リスクは外部バスより制御可能とする構成をと
ることができる。

以ト、図面ζ６−もと−づき本発明の実施例について説
明する。

〔実施例〕

本発明のブロック分割試験方式の構成の−・実施例を第
１図に示す。１１は外部入力端子、１２は４部出ツノ端
子、１３は外部バス端子、１４は■、Ｓ■内部バス、■
、［Ｆ］、◎、０は試験回路、１８．２０．２４は試験
回路への内部バスからの人力バス、２１．２５．２８は
試験回路から内部バスへの出力バス、２２．２６はブし
コック間インタフゴ。

−ス線、１９．２３．２７はブロックからの通常の出力
を示す。２９は上記試験回路の、［Ｆ］、■、■を制御
する試験用レジスタ、３０は制御レジスタと内部バスと
のインタフェース線、３１．３２．３３は制御信号を示
す。

試験回路のは、外部入力端子１１からの入力をアイソレ
ートし、内部バス１４より人力バス１８を通（７て入力
データを設定できる機能を有する回路である。試験回路
［Ｆ］は、ブロック間インクフェス線２２．２６を介し
で入力するフロック間の入力信号をアイソレートできる
機能を有する回路である。試験回路◎は、通常人力１９
からの入力データを出力バス２１を通して内部バス１４
より観測できる機能及び他ブロックに対する出力データ
を内部バス１　＝１より入力バス２０を通して設定でき
る機能を有する回路である。試験回路０は、通常人力２
７を出力パス２８を通して内部バス１４より観測でき、
外部出力端子１２への出力をアイツレ−１・できる機能
を有する回路である。これらの試験回路の動作モートは
すべで試験用制御レジスタ２９からの信号３１．３２．
３３により制御される。

以下本発明の構成動作について説明する。ブロック１６
を試験する場合には、ブロック１５の試験回路◎に内部
バス１４より入力パス２０を通して入力データを設定す
る。次にブロック１６の試験回路■のブロック間入力ア
イソレートを解除し、ブロック間入力を受は付ける。最
後にブロック１６の試験回路◎において通常入力２３よ
り受は付けた出力データを出力パス２５を通（７て内部
バス１４より観測しブロック１６を試験することが出来
る。

ブロック１５を試験する場合には、外部入力端子１１か
らの外部入力データをアイソレートシ、内部バス１４よ
り入力パス１８を通して試験回路のに入力データを設定
する。その後ブロック１５の試験回路◎において通常人
力１９より受は付けたブロック出力データを出力バス２
１を通して内部バス１４より観測〔７ブロツク１５を試
験できる。

ブロック１７を試験する場合には、ブロック１６の試験
回路◎に入力データを内部バス１４より入力パス２４を
通して設定する。次にブロック１７の試験回路■のブロ
ック間入力アイソレートを解除し２、ブロック間人力を
受はト１ける。最後にブロック１７の試験回路■より通
常入力２７より受は付けたブロック出力データの外部端
子１２への外部出力をアイソレ−トシ、出力バス２８を
通して内部バス１４より観測しブロック１７を試験でき
る。このようにしてブロック毎に試験を行うことができ
る。

〔発明の効果〕

以上説明したように本発明は、試験用の端子を付加する
ことなく、付加金物量を削減し、ＬＳＩ内部をブロック
分割して内部バスを通して試験を行うことができる。ま
たボード、装置の試験をする際にもＬＳＩとそのインタ
フェース線及びボード間の切り分けを可能とし診断分解
能を向上させることができる。

続部、５，６．７・・・機能ブロックと内部バスとの双
方向接続部、８・・・内部バス、９・・・ＬＳＩ間イン
タフェース線、１０・・・ボード間インタフェース線、
１１・・・外部入力端子、１２・・・外部出力端子、１
３・・・外部バス端子、１４・・・Ｌ　Ｓ　Ｉ内部バス
、１５゜１６．１７・・・ブロック、１８，２０．２４
・・・入力バス、１．９，２３．２７・・・通常入力、
２］、、２５゜２８・・・出力バス、２２．２６・・・
ブロック間インタフェース線、２９・・・制御用レジス
タ、３０・・・制御用レジスタとバスのインタフェース
線、３１，３２．３３・・・試験回路制御信号

【図面の簡単な説明】

第１図は本発明の一実施例におけるブロック分割試験方
式実施例の構成図、第２図はボード、装置レベルの試験
時の問題点を説明する図、第３図は大規模なＬＳＩの構
成例である。 Ａ、Ｂ、Ｃ・・・機能ブロック、１・・・外部入力端子
と機能ブロックの接続部、２・・・外部出力端子と機能
ブロックの接続部、３，４・・・機能ブロック間接特許
出願人　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 　ＬＳＩの内部を複数のブロックに分割して試験を行う
   ＬＳＩブロック分割試験方式において、前記複数のブロ
   ックの各ブロックの出力側に入力の選択及び入出力デー
   タをラッチする機能を有する試験回路を設定し、かつ該
   各ブロックの入力側にブロック間入力をアイソレートす
   る試験回路を設定する手段１と、 前記複数のブロックの外部入力端子部に外部入力をアイ
   ソレートし、内部バスを通して入力データを設定する機
   能を有する試験回路を設定し、かつ前記複数のブロック
   の外部出力端子部に外部出力をアイソレートし出力デー
   タを内部バスを通して観測する機能を有する試験回路を
   設定する手段２、及び ＬＳＩ内部に設けた試験制御用レジスタにより外部バス
   から制御情報を設定して前記手段１及び手段２を制御す
   る手段３を備えてなる ことを特徴とするＬＳＩブロック分割試験方式。