JPH05281295A - テスト容易化回路及び回路のテスト方法 - Google Patents
テスト容易化回路及び回路のテスト方法Info
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- JPH05281295A JPH05281295A JP4039954A JP3995492A JPH05281295A JP H05281295 A JPH05281295 A JP H05281295A JP 4039954 A JP4039954 A JP 4039954A JP 3995492 A JP3995492 A JP 3995492A JP H05281295 A JPH05281295 A JP H05281295A
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Abstract
(57)【要約】 （修正有）
【目的】各部分回路に対してもテスト設計を容易にする
テスト容易化回路及びテスト方法を提供すること。 【構成】部分回路選択部ＤＥＣは、選択用端子ＳＰ１，
ＳＰ２の入力の組合せにより、信号線Ｓ１，Ｓ２，Ｓ３
のうち一つを１にする。モジュールＴ１，Ｔ２，Ｔ３
は、各部分回路に対して、テスト用回路を付加したもの
である。選択信号Ｓ１が１のとき、モジュールＴ１の入
力とテスト用外部入力端子ＴＰｉを接続し、モジュール
Ｔ１の出力とテスト用外部出力端子ＴＰｏを接続し、０
のときはモジュールＴ１の入力と外部入力端子Ｐｉとを
接続し、モジュールＴ１の出力とモジュールＴ２の入力
を接続する。選択信号Ｓ１はモジュールＴ１内の部分回
路のスキャンテストモード端子ＡＭＣにも接続されてい
る。
テスト容易化回路及びテスト方法を提供すること。 【構成】部分回路選択部ＤＥＣは、選択用端子ＳＰ１，
ＳＰ２の入力の組合せにより、信号線Ｓ１，Ｓ２，Ｓ３
のうち一つを１にする。モジュールＴ１，Ｔ２，Ｔ３
は、各部分回路に対して、テスト用回路を付加したもの
である。選択信号Ｓ１が１のとき、モジュールＴ１の入
力とテスト用外部入力端子ＴＰｉを接続し、モジュール
Ｔ１の出力とテスト用外部出力端子ＴＰｏを接続し、０
のときはモジュールＴ１の入力と外部入力端子Ｐｉとを
接続し、モジュールＴ１の出力とモジュールＴ２の入力
を接続する。選択信号Ｓ１はモジュールＴ１内の部分回
路のスキャンテストモード端子ＡＭＣにも接続されてい
る。
Description
【０００１】
【産業上の利用分野】本発明はテスト容易化回路及び回
路のテスト方法に関する。
路のテスト方法に関する。
【０００２】
【従来の技術】大規模化した半導体集積回路の設計法と
して、回路を複数の部分回路に分割して設計を行ない、
各部分回路の配線を行なう分割設計法が知られている。
しかしこの分割設計法では、部分回路の設計において
は、それに接続される周辺の素子を意識せずに行なうこ
とができるが、このままではテスト設計は単独で行なう
ことができない。
して、回路を複数の部分回路に分割して設計を行ない、
各部分回路の配線を行なう分割設計法が知られている。
しかしこの分割設計法では、部分回路の設計において
は、それに接続される周辺の素子を意識せずに行なうこ
とができるが、このままではテスト設計は単独で行なう
ことができない。
【０００３】図５は分割設計法によって設計された回路
を示している。Ｍ１，Ｍ２，Ｍ３は分割された部分回路
であり、Ｐｉは外部入力端子、Ｐｏは外部出力端子であ
る。また、外部入力端子Ｐｉと部分回路Ｍ１は信号束Ｌ
１で接続され、部分回路Ｍ１と部分回路Ｍ２は信号束Ｌ
２で接続され、部分回路Ｍ２と部分回路Ｍ３は信号束Ｌ
３で接続され、部分回路Ｍ３と外部出力端子Ｐｏは信号
束Ｌ４で接続されている。
を示している。Ｍ１，Ｍ２，Ｍ３は分割された部分回路
であり、Ｐｉは外部入力端子、Ｐｏは外部出力端子であ
る。また、外部入力端子Ｐｉと部分回路Ｍ１は信号束Ｌ
１で接続され、部分回路Ｍ１と部分回路Ｍ２は信号束Ｌ
２で接続され、部分回路Ｍ２と部分回路Ｍ３は信号束Ｌ
３で接続され、部分回路Ｍ３と外部出力端子Ｐｏは信号
束Ｌ４で接続されている。
【０００４】いま、部分回路Ｍ２単独のテスト設計が完
了したとする。もしこのテストを用いて部分回路Ｍ２の
テストを行なうならば、テスト入力は信号束Ｌ２に印加
されなければならず、観測は信号束Ｌ３で行なわなけれ
ばならない。しかし集積回路においては、通常のテスト
装置では回路の内部信号線に対し、直接信号値を印加し
たり、観測したりすることができないため、このままで
は設計された部分回路Ｍ２のテストは使用できない。
了したとする。もしこのテストを用いて部分回路Ｍ２の
テストを行なうならば、テスト入力は信号束Ｌ２に印加
されなければならず、観測は信号束Ｌ３で行なわなけれ
ばならない。しかし集積回路においては、通常のテスト
装置では回路の内部信号線に対し、直接信号値を印加し
たり、観測したりすることができないため、このままで
は設計された部分回路Ｍ２のテストは使用できない。
【０００５】部分回路を切り離してテストする手法とし
て、バス方式やスキャン方式によるテスト容易化設計方
式が知られている（藤原著“コンピュータの設計とテス
ト”工学図書平成２年発行 第９章参照）。ここでバス
方式とは、部分回路の入力、出力をバスに接続すること
により、テスト時には単独でテスト可能にする方式であ
り、スキャンによる切り離しとは、部分回路の入力、出
力にスキャン用フリップフロップを接続し、さらにそれ
らフリップフロップをスキャン設計によって相互接続す
ることにより、外部端子から各部分回路の入力、出力を
印加、観測できよるようにした方式である。
て、バス方式やスキャン方式によるテスト容易化設計方
式が知られている（藤原著“コンピュータの設計とテス
ト”工学図書平成２年発行 第９章参照）。ここでバス
方式とは、部分回路の入力、出力をバスに接続すること
により、テスト時には単独でテスト可能にする方式であ
り、スキャンによる切り離しとは、部分回路の入力、出
力にスキャン用フリップフロップを接続し、さらにそれ
らフリップフロップをスキャン設計によって相互接続す
ることにより、外部端子から各部分回路の入力、出力を
印加、観測できよるようにした方式である。
【０００６】しかしこれら従来の手法は、ある部分回路
が大規模であった場合はその部分回路を切り離しても、
いまだテストは困難である。
が大規模であった場合はその部分回路を切り離しても、
いまだテストは困難である。
【０００７】部分回路が大規模であった場合に、さらに
その部分回路を小さく分割して設計する方法も考えられ
るが、部分回路が既開発回路である場合は再設計の工数
を要し、また、ＲＡＭやＲＯＭ，ＰＬＡなどのように、
それ以上の分割が困難な回路もある。
その部分回路を小さく分割して設計する方法も考えられ
るが、部分回路が既開発回路である場合は再設計の工数
を要し、また、ＲＡＭやＲＯＭ，ＰＬＡなどのように、
それ以上の分割が困難な回路もある。
【０００８】
【発明が解決しようとする課題】以上のように分割設計
法で半導体集積回路を設計する場合は、テスト設計の分
割が問題であり、従来の部分回路を切り離すテスト容易
化設計手段では部分回路が大規模となったとき、その部
分回路のテスト設計は容易ではない。
法で半導体集積回路を設計する場合は、テスト設計の分
割が問題であり、従来の部分回路を切り離すテスト容易
化設計手段では部分回路が大規模となったとき、その部
分回路のテスト設計は容易ではない。
【０００９】本発明は、各部分回路に対してもテスト設
計を容易にするテスト容易化回路及びそのテスト方法を
提供することを目的とする。
計を容易にするテスト容易化回路及びそのテスト方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、テスト設計を
分割設計可能とするめに、テスト時に各部分回路を論理
的に切り離し、その入出力を外部から直接制御、観測で
きるような機構を持ち、さらに特定の部分回路をテスト
容易にするために、スキャン回路が組み込まれた部分回
路と、テスト対象部分回路を選択するための選択器を持
つことを特徴とする容易化回路を用いて、部分回路毎に
スキャンテスト及び通常のテストを行なうことを特徴と
する。
分割設計可能とするめに、テスト時に各部分回路を論理
的に切り離し、その入出力を外部から直接制御、観測で
きるような機構を持ち、さらに特定の部分回路をテスト
容易にするために、スキャン回路が組み込まれた部分回
路と、テスト対象部分回路を選択するための選択器を持
つことを特徴とする容易化回路を用いて、部分回路毎に
スキャンテスト及び通常のテストを行なうことを特徴と
する。
【００１１】
【実施例】以下、本発明の実施例を説明する。
【００１２】図１は本発明の一実施例を示す図である。
部分回路選択器ＤＥＣは、選択用端子ＳＰ１，ＳＰ２の
入力の組合せにより、図３に示すとうり信号線Ｓ１，Ｓ
２，Ｓ３のうち一つを１にする。モジュールＴ１，Ｔ
２，Ｔ３は、部分回路Ｍ１，Ｍ２，Ｍ３に対して、テス
ト用回路を付加したものであり、たとえばモジュールＴ
１は図２のような構成となっている。
部分回路選択器ＤＥＣは、選択用端子ＳＰ１，ＳＰ２の
入力の組合せにより、図３に示すとうり信号線Ｓ１，Ｓ
２，Ｓ３のうち一つを１にする。モジュールＴ１，Ｔ
２，Ｔ３は、部分回路Ｍ１，Ｍ２，Ｍ３に対して、テス
ト用回路を付加したものであり、たとえばモジュールＴ
１は図２のような構成となっている。
【００１３】図２において切替器２１は選択信号Ｓ１が
１のとき、部分回路Ｍ１の入力とテスト用外部入力端子
ＴＰｉを接続し、０のときは部分回路Ｍ１の入力と外部
入力端子Ｐｉとを接続する。また、切替器２２は選択信
号Ｓ１が１のとき、部分回路Ｍ１の出力とテスト用外部
出力端子ＴＰｏを接続し、０のときは部分回路Ｍ１の出
力とモジュールＴ２の入力を接続する。選択信号Ｓ１は
部分回路Ｍ１のスキャンテストモード端子ＡＭＣにも接
続されている。スキャンテストモード端子ＡＭＣが１に
なると部分回路Ｍ１はスキャンテストモードとなりスキ
ャン入力とスキャン入力用外部端子ＳＣＩが接続され、
スキャン出力とスキャン出力用外部端子ＳＣＯが接続さ
れる。
１のとき、部分回路Ｍ１の入力とテスト用外部入力端子
ＴＰｉを接続し、０のときは部分回路Ｍ１の入力と外部
入力端子Ｐｉとを接続する。また、切替器２２は選択信
号Ｓ１が１のとき、部分回路Ｍ１の出力とテスト用外部
出力端子ＴＰｏを接続し、０のときは部分回路Ｍ１の出
力とモジュールＴ２の入力を接続する。選択信号Ｓ１は
部分回路Ｍ１のスキャンテストモード端子ＡＭＣにも接
続されている。スキャンテストモード端子ＡＭＣが１に
なると部分回路Ｍ１はスキャンテストモードとなりスキ
ャン入力とスキャン入力用外部端子ＳＣＩが接続され、
スキャン出力とスキャン出力用外部端子ＳＣＯが接続さ
れる。
【００１４】モジュールＴ２はモジュールＴ１と同様
に、スキャン設計された部分回路Ｍ２に対して、テスト
用回路を付加したものである。モジュールＴ３もモジュ
ールＴ１とほぼ同様に、部分回路Ｍ３に対してテスト用
回路を付加したものであるが、部分回路Ｍ３はスキャン
設計されていないので、スキャン関係の端子への接続は
ない。
に、スキャン設計された部分回路Ｍ２に対して、テスト
用回路を付加したものである。モジュールＴ３もモジュ
ールＴ１とほぼ同様に、部分回路Ｍ３に対してテスト用
回路を付加したものであるが、部分回路Ｍ３はスキャン
設計されていないので、スキャン関係の端子への接続は
ない。
【００１５】上記のように、本発明においては、スキャ
ン設計された部分回路Ｍ１，Ｍ２と、スキャン設計され
ていない部分回路Ｍ３とを混在させることができる。ま
た、部分回路Ｍ１と部分回路Ｍ２のスキャン設計手法は
同一のものである必要はない。例えば、部分回路Ｍ１が
全スキャン方式で、部分回路Ｍ２が部分スキャン方式で
設計されていてもよい。
ン設計された部分回路Ｍ１，Ｍ２と、スキャン設計され
ていない部分回路Ｍ３とを混在させることができる。ま
た、部分回路Ｍ１と部分回路Ｍ２のスキャン設計手法は
同一のものである必要はない。例えば、部分回路Ｍ１が
全スキャン方式で、部分回路Ｍ２が部分スキャン方式で
設計されていてもよい。
【００１６】次にテスト動作の説明を行なう。
【００１７】図４は図１に示された回路をテストするた
めのフローチャートを示している。それまでに試されな
かった選択用外部端子ＳＰ１，ＳＰ２の入力の組合せを
一つ決定し（Ｐ１）、組合せがなかった時はテストを終
了する（Ｐ２）。次に、選択用外部端子ＳＰ１，ＳＰ２
の入力の組合せに対応する部分回路がスキャンを含むか
どうかを判定し（Ｐ３）、スキャンを含む場合はスキャ
ン入力用パタンと（Ｐ４）、出力照合パタン（Ｐ５）を
準備する。次に、テスト用入力パンと（Ｐ６）、出力照
合パタンを準備する（Ｐ７）。そして、準備されたパタ
ンでテストを行なう（Ｐ８）。以上の処理を、全ての部
分回路のテストが終了するまで行なう。
めのフローチャートを示している。それまでに試されな
かった選択用外部端子ＳＰ１，ＳＰ２の入力の組合せを
一つ決定し（Ｐ１）、組合せがなかった時はテストを終
了する（Ｐ２）。次に、選択用外部端子ＳＰ１，ＳＰ２
の入力の組合せに対応する部分回路がスキャンを含むか
どうかを判定し（Ｐ３）、スキャンを含む場合はスキャ
ン入力用パタンと（Ｐ４）、出力照合パタン（Ｐ５）を
準備する。次に、テスト用入力パンと（Ｐ６）、出力照
合パタンを準備する（Ｐ７）。そして、準備されたパタ
ンでテストを行なう（Ｐ８）。以上の処理を、全ての部
分回路のテストが終了するまで行なう。
【００１８】実施例では、通常の外部入出力端子と、テ
スト用外部入出力端子とが別々になっていたが、端子に
選択器を接続することにより兼用することもできる。ま
た、実施例では選択される部分回路は一つであったが、
本発明は、同時に複数の部分回路をテストする場合にも
有効である。この場合は、同時にテストしたい部分回路
に同じ選択信号を接続し、テスト用外部入出力端子を排
他的にすることによって行なうことができる。
スト用外部入出力端子とが別々になっていたが、端子に
選択器を接続することにより兼用することもできる。ま
た、実施例では選択される部分回路は一つであったが、
本発明は、同時に複数の部分回路をテストする場合にも
有効である。この場合は、同時にテストしたい部分回路
に同じ選択信号を接続し、テスト用外部入出力端子を排
他的にすることによって行なうことができる。
【００１９】
【発明の効果】以上に述べたように本発明によれば、半
導体集積回路を分割設計する際に、部分回路に対しても
有効なテスト容易化設計であるスキャン設計がなされる
ため、部分回路が大規模となってもテスト設計は容易で
ある。また、各部分回路のスキャン設計の手法が異なっ
ていたり、クロック周波数等の仕様が異なっていても、
各部分回路は独立してスキャンテストが行なわれるた
め、スキャン回路の再設計の必要はなくなり、テスト設
計に要する工数を削減できる。
導体集積回路を分割設計する際に、部分回路に対しても
有効なテスト容易化設計であるスキャン設計がなされる
ため、部分回路が大規模となってもテスト設計は容易で
ある。また、各部分回路のスキャン設計の手法が異なっ
ていたり、クロック周波数等の仕様が異なっていても、
各部分回路は独立してスキャンテストが行なわれるた
め、スキャン回路の再設計の必要はなくなり、テスト設
計に要する工数を削減できる。
【図１】本発明の一実施例を示す図である。
【図２】実施例における部分回路周りの付加回路を示す
図である。
図である。
【図３】実施例において仕様した選択器の動作を示した
図である。
図である。
【図４】実施例におけるテスト方法を示した図である。
【図５】本発明によるテスト容易化回路が付加されてい
ない回路図である。
ない回路図である。
Ｍ１，Ｍ２，Ｍ３ 部分回路 Ｔ１，Ｔ２，Ｔ３ 部分回路にテスト回路を付加した
モジュール ＤＥＣ 選択器 ２１，２２ 切替器 Ｓ１，Ｓ２，Ｓ３ 選択信号 Ｌ１，Ｌ２，Ｌ３，Ｌ４ 信号束 Ｐｉ 外部入力端子 Ｐｏ 外部出力端子 ＴＰｉ テスト用外部入力端子 ＴＰｏ テスト用外部出力端子 ＳＰ１，ＳＰ２ 選択用外部端子 ＳＣｉ スキャン入力端子 ＳＣｏ スキャン出力端子 ＡＭＣ スキャンモード端子
モジュール ＤＥＣ 選択器 ２１，２２ 切替器 Ｓ１，Ｓ２，Ｓ３ 選択信号 Ｌ１，Ｌ２，Ｌ３，Ｌ４ 信号束 Ｐｉ 外部入力端子 Ｐｏ 外部出力端子 ＴＰｉ テスト用外部入力端子 ＴＰｏ テスト用外部出力端子 ＳＰ１，ＳＰ２ 選択用外部端子 ＳＣｉ スキャン入力端子 ＳＣｏ スキャン出力端子 ＡＭＣ スキャンモード端子
Claims (2)
- 【請求項１】 複数の部分回路からなる回路にさらに設
けられ、前記複数の部分回路から少くとも１つの部分回
路を選択する選択用外部端子、該選択用外部端子に印加
される入力値に対応する選択された部分回路の入力を前
記回路の外部端子から伝達する機構及び前記選択された
部分回路の出力を前記回路の外部端子に伝達する機構か
らなる第１のテスト容易化機構と、少くとも１つのスキ
ャン設計された部分回路に対し、前記選択用外部端子に
印加される入力値に対応する選択された部分回路のスキ
ャン入力を前記回路のスキャン入力用外部端子から伝達
する機構、前記選択された部分回路をスキャンテストモ
ードにする機構及び前記選択された部分回路のスキャン
出力を前記回路のスキャン出力用外部端子に伝達する機
構とを含んで構成される第２のテスト容易化機構とを有
することを特徴とするテスト容易化回路。 - 【請求項２】 複数の部分回路を有する回路のテスト方
法において、前記回路の選択用外部端子にある入力値を
印加することにより少くとも１つの前記部分回路を選択
し、前記回路の外部端子で前記部分回路に入出力値を印
加、観測することによって行なう第１のテスト手法と、
スキャン設計された部分回路に対し、前記回路の選択用
外部端子にある入力値を印加することにより前記少くと
も１つの部分回路をスキャンテストモードにし、前記回
路のスキャン入力用外部端子で前記部分回路にスキャン
入力値を印加し、前記回路のスキャン出力用外部端子で
前記部分回路のスキャン出力を観測することによって行
なう第２のテスト手法とを含むことを特徴とする回路の
テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039954A JPH05281295A (ja) | 1992-02-27 | 1992-02-27 | テスト容易化回路及び回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039954A JPH05281295A (ja) | 1992-02-27 | 1992-02-27 | テスト容易化回路及び回路のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05281295A true JPH05281295A (ja) | 1993-10-29 |
Family
ID=12567352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039954A Withdrawn JPH05281295A (ja) | 1992-02-27 | 1992-02-27 | テスト容易化回路及び回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05281295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010054235A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | 半導体集積回路 |
-
1992
- 1992-02-27 JP JP4039954A patent/JPH05281295A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010054235A (ja) * | 2008-08-26 | 2010-03-11 | Fujitsu Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |