JPH05264656A - 回路機能検査処理方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、スキャンパス法に従って被検査回路
ブロックの回路機能を検査する回路機能検査処理方式に
関し、テストデータ数の低減を目的とする。 【構成】被検査回路ブロックの入出力段に設けられるス
キャン・フリップフロップのグループ対応に備えられ、
これらのスキャン・フリップフロップへの入力スキャン
パスと、これらのスキャン・フリップフロップからの出
力スキャンパスとを入力として、指示される選択モード
に従っていずれか一方のスキャンパスを選択して後段の
スキャン・フリップフロップのスキャンパスに接続する
セレクタ手段４と、セレクタ手段４の選択モードの制御
信号を発生する制御手段５とを備え、制御手段５の発生
する制御信号に従ってセレクタ手段４を制御すること
で、スキャンパスに接続されるスキャン・フリップフロ
ップの個数を変化させつつ、被検査回路ブロックの回路
機能を検査していくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スキャンパス法に従っ
て被検査回路ブロックの回路機能を検査する回路機能検
査処理方式に関し、特に、テストデータ数の低減を実現
できるようにする回路機能検査処理方式に関するもので
ある。

【０００２】スキャンパス法は、ディジタル論理ＬＳＩ
の回路機能の一検査手法であって、ディジタル論理ＬＳ
Ｉの内部フリップフロップ回路をスキャン・フリップフ
ロップ回路に変換し、これらのスキャン・フリップフロ
ップ回路を接続するスキャンパスを設ける構成を採っ
て、テストモード時には、これらのスキャン・フリップ
フロップ回路をシリアルシフトレジスタに置き換えて、
スキャンパス入力によりディジタル論理ＬＳＩにテスト
データを入力してシングルステップのテストを行い、デ
ィジタル論理ＬＳＩより出力されるそのテスト結果をス
キャンパス出力により観測していくことで、ディジタル
論理ＬＳＩの回路機能の検査を実行していく構成を採る
ものである。

【０００３】このスキャンパス法に従って、ディジタル
論理ＬＳＩの回路機能を検査していく場合には、テスト
データ（テストベクタ）を生成していく必要があるが、
ディジタル論理ＬＳＩの回路機能の検査を効率的に実行
するためには、このテストデータの生成数の低減を実現
していく必要がある。

【０００４】

【従来の技術】従来のスキャンパス法では、ディジタル
論理ＬＳＩのスキャン・フリップフロップ回路を１本の
スキャンパスでもって接続するという構成を採り、複数
のディジタル論理ＬＳＩの回路機能が検査対象となる場
合にあっても、全てのスキャン・フリップフロップ回路
を１本のスキャンパスでもって接続するという構成を採
っていた。

【０００５】

【発明が解決しようとする課題】スキャンパスに接続さ
れるスキャン・フリップフロップ回路の総数をＮとする
場合、テストデータを設定するためのシフトレジスタの
動作数は２×Ｎとなり、スキャン・フリップフロップ回
路の状態設定総数は２^N となることから、テストデータ
の総数は、 （２×Ｎ）×（２^N ）＝２^N+1 ×Ｎ となる。

【０００６】このように、生成すべきテストデータの総
数は、スキャンパスに接続されるスキャン・フリップフ
ロップ回路の個数とともに急激に増加することになる。
このようなテストデータ数の増大は、Ｄアルゴリズム等
のテストデータ生成アルゴリズムの併用によりある程度
押さえることができるものの限界がある。

【０００７】これから、全てのスキャン・フリップフロ
ップ回路を１本のスキャンパスでもって接続するという
従来技術に従っていると、スキャン・フリップフロップ
回路の個数が多くなるに従って生成すべきテストデータ
の総数が膨大なものとなってくることで、ディジタル論
理ＬＳＩの検査を効率的に実行できないという問題点が
あったのである。

【０００８】本発明はかかる事情に鑑みてなされたもの
であって、スキャンパス法に従って被検査回路ブロック
の回路機能を検査する回路機能検査処理方式にあって、
テストデータ数の低減を実現できるようにする新たな回
路機能検査処理方式の提供を目的とするものである。

【０００９】

【課題を解決するための手段】図１及び図２に本発明の
原理構成を図示する。図１中、１-i（ｉ＝１〜ｎ）は検
査対象となる複数の被検査回路ブロック、２は被検査回
路ブロック１-iの入出力段に設けられるスキャン・フリ
ップフロップ回路、３はスキャン・フリップフロップ回
路２をシリアル接続するスキャンパスである。

【００１０】４-i（ｉ＝１〜ｎ＋１）は同一の入出力段
に備えられるスキャン・フリップフロップ回路２のグル
ープ対応に備えられて、そのグループのスキャン・フリ
ップフロップ回路２への入力スキャンパス３と、そのグ
ループのスキャン・フリップフロップ回路２からの出力
スキャンパス３とを入力として、指示される選択モード
に従っていずれか一方のスキャンパス３を選択して後段
のスキャン・フリップフロップ回路２のスキャンパス３
に接続するセレクタ手段、５はセレクタ手段４-iの選択
モードを制御する制御信号を発生する制御手段である。

【００１１】６はテストデータを発生するテストデータ
発生手段、７は最終段のセレクタ手段４-(n+1)から出力
されてくるテスト結果の出力データを検査する出力デー
タ検査手段である。

【００１２】図２に原理構成を示す本発明は、例えば、
既存ＬＳＩを組み合わせてより大きなシステムを集積す
る図６に示すようなスーパーインテグレーション等に適
用されるものである。この図２の原理構成は、図６に示
すスーパーインテグレーションに対しての適用例でもっ
て示してあり、図中、図１で説明したものと同じものに
ついては同一の記号で示してある。

【００１３】この図２に示す本発明では、図１に示す本
発明と異なって、スキャン・フリップフロップ回路２
は、被検査回路ブロック１-i（ｉ＝１〜４）の外部接続
ピンに設けられる構成が採られ、セレクタ手段４-i（ｉ
＝１〜４）は、被検査回路ブロック１-i対応に備えられ
て、対応する被検査回路ブロック１-iのスキャン・フリ
ップフロップ回路２への入力スキャンパス３と、そのス
キャン・フリップフロップ回路２からの出力スキャンパ
ス３とを入力として、指示される選択モードに従ってい
ずれか一方のスキャンパス３を選択して後段のスキャン
・フリップフロップ回路２のスキャンパス３に接続する
構成が採られる。

【００１４】

【作用】図１に原理構成を示す本発明では、第ｊ番目の
被検査回路ブロック１-jの回路機能を検査する場合に
は、最初に、制御手段５は、その被検査回路ブロック１
-jの入力段側のスキャン・フリップフロップ回路２に対
応付けて設けられるセレクタ手段４-jと、出力段側のス
キャン・フリップフロップ回路２に対応付けて設けられ
るセレクタ手段４-(j+1)とに対して、スキャン・フリッ
プフロップ回路２からの出力スキャンパス３を選択する
制御信号を送出するとともに、その他のスキャン・フリ
ップフロップ回路２に対応付けて設けられるセレクタ手
段４-iに対して、スキャン・フリップフロップ回路２へ
の入力スキャンパス３を選択する制御信号を送出する。

【００１５】この制御信号の送出処理に従って、テスト
データ発生手段６から出力データ検査手段７に到るスキ
ャンパス３には、第ｊ番目の被検査回路ブロック１-jの
入出力段に接続されるスキャン・フリップフロップ回路
２のみがシリアルに接続されることになる。

【００１６】続いて、スキャンクロックによるスキャン
モードに入って、スキャンパス３に接続されるスキャン
・フリップフロップ回路２は、テストデータ発生手段６
より転送されてくるシリアルデータを順次後段のスキャ
ン・フリップフロップ回路２に転送していくので、テス
トデータ発生手段６は、このスキャンモードに従って、
第ｊ番目の被検査回路ブロック１-jの入力段側のスキャ
ン・フリップフロップ回路２にテストデータをセットす
る。

【００１７】このセット処理を受けて、第ｊ番目の被検
査回路ブロック１-jは、セットされたテストデータに対
する出力データを出力段側のスキャン・フリップフロッ
プ回路２に出力していくので、続いて、サンプリングク
ロックによるラッチモードに入って、これらの出力段側
のスキャン・フリップフロップ回路２は、このテストデ
ータに応答して出力される出力データをラッチしてい
く。

【００１８】続いて、スキャンクロックによるスキャン
モードに入って、スキャンパス３に接続されるスキャン
・フリップフロップ回路２は、前段のスキャン・フリッ
プフロップ回路２より転送されてくるシリアルデータを
順次後段のスキャン・フリップフロップ回路２に転送し
ていくので、出力データ検査手段７は、このスキャンモ
ードに従って、第ｊ番目の被検査回路ブロック１-jの出
力段側のスキャン・フリップフロップ回路２にラッチさ
れた出力データを収集して、その収集した出力データが
テストデータに対応する所望のものとなっているか否か
を検査していくことで、第ｊ番目の被検査回路ブロック
１-jの回路機能の検査を実行する。

【００１９】そして、このような第ｊ番目の被検査回路
ブロック１-jの回路機能の検査処理を、ｉ＝１からｉ＝
ｎの被検査回路ブロック１-iに対して順次実行していく
ことで、ｎ個ある被検査回路ブロック１-iの回路機能の
検査を実現する。

【００２０】図２に原理構成を示す本発明では、第ｊ番
目の被検査回路ブロック１-jの回路機能を検査する場合
には、最初に、制御手段５は、その被検査回路ブロック
１-jに対応付けて設けられるセレクタ手段４-jに対し
て、スキャン・フリップフロップ回路２からの出力スキ
ャンパス３を選択する制御信号を送出するとともに、そ
の他の被検査回路ブロック１-iに対応付けて設けられる
セレクタ手段４-iに対して、スキャン・フリップフロッ
プ回路２への入力スキャンパス３を選択する制御信号を
送出する。

【００２１】この制御信号の送出処理に従って、テスト
データ発生手段６から出力データ検査手段７に到るスキ
ャンパス３には、第ｊ番目の被検査回路ブロック１-jの
外部接続ピンに接続されるスキャン・フリップフロップ
回路２のみがシリアルに接続されることになる。

【００２２】続いて、スキャンクロックによるスキャン
モードに入って、スキャンパス３に接続されるスキャン
・フリップフロップ回路２は、テストデータ発生手段６
より転送されてくるシリアルデータを順次後段のスキャ
ン・フリップフロップ回路２に転送していくので、テス
トデータ発生手段６は、このスキャンモードに従って、
第ｊ番目の被検査回路ブロック１-jの外部接続ピンに接
続されるスキャン・フリップフロップ回路２にテストデ
ータをセットする。

【００２３】このセット処理を受けて、第ｊ番目の被検
査回路ブロック１-jは、セットされたテストデータに対
する出力データを外部接続ピンに接続されるスキャン・
フリップフロップ回路２に出力していくので、続いて、
サンプリングクロックによるラッチモードに入って、こ
れらの外部接続ピンに接続されるスキャン・フリップフ
ロップ回路２は、このテストデータに応答して出力され
る出力データをラッチしていく。

【００２４】続いて、スキャンクロックによるスキャン
モードに入って、スキャンパス３に接続されるスキャン
・フリップフロップ回路２は、前段のスキャン・フリッ
プフロップ回路２より転送されてくるシリアルデータを
順次後段のスキャン・フリップフロップ回路２に転送し
ていくので、出力データ検査手段７は、このスキャンモ
ードに従って、第ｊ番目の被検査回路ブロック１-jの外
部接続ピンに接続されるスキャン・フリップフロップ回
路２にラッチされた出力データを収集して、その収集し
た出力データがテストデータに対応する所望のものとな
っているか否かを検査していくことで、第ｊ番目の被検
査回路ブロック１-jの回路機能の検査を実行する。

【００２５】そして、このような第ｊ番目の被検査回路
ブロック１-jの回路機能の検査処理を、ｉ＝１からｉ＝
ｎの被検査回路ブロック１-iに対して順次実行していく
ことで、ｎ個ある被検査回路ブロック１-iの回路機能の
検査を実現する。

【００２６】このように、図１及び図２に原理構成を示
す本発明では、スキャンパス３に接続されるスキャン・
フリップフロップ回路２の全てを一度にスキャンパス３
に接続するのではなくて、セレクタ手段４-iにより構成
されるバイパス経路に従って、これらの一部を接続する
構成を採って、その接続されるスキャン・フリップフロ
ップ回路２を用いて、スキャンパス法により被検査回路
機能ブロック１-iの回路機能の検査を実行していく構成
を採るものである。

【００２７】これから、スキャンパス３に接続される可
能性のあるスキャン・フリップフロップ回路２の総数が
Ｎであって、例えば、均等にＭ個に分割する例で説明す
るならば、最大テストデータ数は、“２^N/M+1 ×Ｎ／
Ｍ”となり、従来の“２^N+1 ×Ｎ”と比べて、 （２^N+1 ×Ｎ）／（２^N/M+1 ×Ｎ／Ｍ）＝２^N(M-1)/M×Ｍ となることからも分かるように、本発明を用いること
で、テストデータ数を大幅に削減することができるよう
になるのである。

【００２８】そして、図２に原理構成を示す本発明は、
スーパーインテグレーションの回路機能検査に対して適
用することが可能であって、この適用を実行すると、ス
ーパーインテグレーションを構成する既存ＬＳＩのテス
トデータの入出力関係をそのまま流用可能になることか
ら、スーパーインテグレーションの回路機能検査を極め
て効率的に実行できるようになるのである。

【００２９】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図３に、本発明の一実施例を図示する。図中、図１
で説明したものと同じものについては同一の記号で示し
てあり、この実施例では、３個の被検査回路ブロック１
-i（ｉ＝１〜３）の回路機能を検査対象とするもので開
示してある。

【００３０】４ａ-i（ｉ＝１〜４）は図１のセレクタ手
段４-iに相当するセレクタ回路であって、後述する制御
回路５ａから信号レベル“１”の制御信号が与えられる
ときには、対応付けられるスキャン・フリップフロップ
回路２の出力する信号を選択して出力するとともに、信
号レベル“０”の制御信号が与えられるときには、それ
らのスキャン・フリップフロップ回路２に入力される信
号を選択して出力するよう動作する。すなわち、セレク
タ回路４ａ-iは、制御回路５ａから信号レベル“０”の
制御信号が与えられるときには、対応付けられるスキャ
ン・フリップフロップ回路２をバイパスするよう動作す
ることになる。

【００３１】ここで、最前段の被検査回路ブロック１-1
の入力段側のスキャン・フリップフロップ回路２は、図
に示すように、スキャンパス３を介して、ＳＩ端子に接
続される構成が採られている。

【００３２】５ａは図１の制御手段５に相当する制御回
路であって、各セレクタ回路４ａ-iに対して“１”か
“０”の信号レベルの制御信号を送出するものである。
この制御回路５ａは、この制御信号の送出処理を実行す
るために、４個のフリップフロップ回路８-i（ｉ＝１〜
４）を備える構成を採って、前段のフリップフロップ回
路８-iの出力値をＤ端子に入力（最前段のフリップフロ
ップ回路８-1のＤ端子には、ＳＩ端子からの信号が入
力）することで、これらのフリップフロップ回路８-iを
シリアル接続するとともに、各フリップフロップ回路８
-iの出力値を制御信号として対応のセレクタ回路４ａ-i
に与える構成を採っている。

【００３３】この制御回路５ａを構成するフリップフロ
ップ回路８-iは、ＴＥＮ端子より与えられるイネーブル
信号（“１”のときイネーブル状態を指示する）により
イネーブル状態に設定されて、ＴＣＫ端子より与えられ
るクロックに従って、前段のフリップフロップ回路８-i
の出力値をラッチしていくことでシフトレジスタとして
動作することになり、ＴＥＮ端子よりイネーブル信号が
与えられなくなると、そのまま出力値をホールドしてい
くよう動作する。

【００３４】９は出力セレクタ回路であって、最終段の
セレクタ回路４ａ-4の出力する出力信号と、制御回路５
ａの最終段のフリップフロップ回路８-4の出力する出力
信号とを入力として、ＴＥＮ端子より信号レベル“０”
のディスイネーブル信号が与えられるときには、最終段
のセレクタ回路４ａ-4の出力する出力信号を選択してＳ
Ｏ端子に出力するとともに、信号レベル“１”のイネー
ブル信号が与えられるときには、制御回路５ａの最終段
のフリップフロップ回路８-4の出力する出力信号を選択
してＳＯ端子に出力するよう動作する。

【００３５】次に、図４及び図５を参照しつつ、このよ
うに構成される図３の実施例の動作処理について詳細に
説明する。テスト処理全体の制御処理を司る図示しない
テスト制御機構は、先ず最初に、第１番目の被検査回路
ブロック１-1の回路機能の検査を実行する場合には、図
４に示すように、ＴＥＮ端子から信号レベル“１”のイ
ネーブル信号を送出することで、制御回路５ａのフリッ
プフロップ回路８-iをイネーブル状態に設定して、ＴＣ
Ｋ端子よりクロックを与えながら、ＳＩ端子より“０→
０→１→１”の信号レベルの信号を与えることで、最前
段のフリップフロップ回路８-1が“１”をラッチし、第
２番目のフリップフロップ回路８-2が“１”をラッチ
し、第３番目のフリップフロップ回路８-3が“０”をラ
ッチし、第４番目のフリップフロップ回路８-4が“０”
をラッチするよう制御して、このラッチ状態を実現でき
ると、ＴＥＮ端子から信号レベル“０”のディスイネー
ブル信号を送出することで、このラッチ状態をホールド
していく。

【００３６】このようにして、制御回路５ａは、最前段
のセレクタ回路４ａ-1に対して信号レベル“１”の制御
信号を送出し、第２番目のセレクタ回路４ａ-2に対して
信号レベル“１”の制御信号を送出し、第３番目のセレ
クタ回路４ａ-3に対して信号レベル“０”の制御信号を
送出し、第４番目のセレクタ回路４ａ-4に対して信号レ
ル“０”の制御信号を送出していくよう動作するので、
図５中の破線で示すように、ＳＩ端子を起点としてＳＯ
端子を終点とするスキャンパス３には、第１番目の被検
査回路ブロック１-1の入出力段に接続されるスキャン・
フリップフロップ回路２のみがシリアルに接続されるこ
とになる。

【００３７】次に、図示しないテスト制御機構は、スキ
ャンモードに入って、スキャンパス３に接続されるこれ
らのスキャン・フリップフロップ回路２に対してスキャ
ンクロックを与えながら、ＳＩ端子よりテストデータの
信号を与えることで、第１番目の被検査回路ブロック１
-1の入力段側のスキャン・フリップフロップ回路２がテ
ストデータをラッチするよう制御する。

【００３８】このようにして、入力段のスキャン・フリ
ップフロップ回路２にテストデータがセットされると、
第１番目の被検査回路ブロック１-1は、それが持つ回路
機能に従って、セットされたテストデータに対する出力
データを出力段側のスキャン・フリップフロップ回路２
に出力していくので、図示しないテスト制御機構は、こ
れらのスキャン・フリップフロップ回路２にサンプリン
グクロックを与えることで、これらのスキャン・フリッ
プフロップ回路２がこの出力データをラッチするよう制
御する。

【００３９】続いて、図示しないテスト制御機構は、再
びスキャンモードに入って、スキャンパス３に接続され
るスキャン・フリップフロップ回路２に対してスキャン
クロックを与えることで、第１番目の被検査回路ブロッ
ク１-1の出力段のスキャン・フリップフロップ回路２の
ラッチする出力データをＳＯ端子から読み出して、この
読み出したテスト結果の出力データがテストデータに対
応する所望のものとなっているか否かを検査していく。

【００４０】図示しないテスト制御機構は、このように
して、第１番目の被検査回路ブロック１-1に対して、ス
キャンモードに従ってテストデータをセットし、シング
ルステップテストを実行して、スキャンモードに従って
テスト結果を読み出していくことを繰り返していくこと
で、それが持つ回路機能の検査を終了すると、次に、制
御回路５ａを制御することで、ＳＩ端子を起点としてＳ
Ｏ端子を終点とするスキャンパス３に、第２番目の被検
査回路ブロック１-2の入出力段のスキャン・フリップフ
ロップ回路２のみがシリアルに接続されるよう制御す
る。

【００４１】そして、この第２番目の被検査回路ブロッ
ク１-2に対して、上述のように、スキャンモードに従っ
てテストデータをセットし、シングルステップテストを
実行して、スキャンモードに従ってテスト結果を読み出
していくことを繰り返していくことで、それが持つ回路
機能の検査を実行してその検査が終了すると、次に、制
御回路５ａを制御することで、ＳＩ端子を起点としてＳ
Ｏ端子を終点とするスキャンパス３に、第３番目の被検
査回路ブロック１-3の入出力段のスキャン・フリップフ
ロップ回路２のみがシリアルに接続されるよう制御す
る。

【００４２】そして、この第３番目の被検査回路ブロッ
ク１-3に対して、上述のように、スキャンモードに従っ
てテストデータをセットし、シングルステップテストを
実行して、スキャンモードに従ってテスト結果を読み出
していくことを繰り返していくことで、それが持つ回路
機能の検査を実行する。

【００４３】このようにして、本発明では、スキャンパ
ス法に従って被検査回路ブロック１-iの回路機能の検査
を実行するときにあって、スキャンパス３に接続される
スキャン・フリップフロップ回路２の全てを一度にスキ
ャンパス３に接続するのではなくて、検査対象となる被
検査回路ブロック１-iの持つスキャン・フリップフロッ
プ回路２のみをスキャンパス３に接続する構成を採っ
て、その接続されるスキャン・フリップフロップ回路２
を用いて、スキャンパス法により被検査回路機能ブロッ
ク１-iの回路機能の検査を実行していく構成を採るもの
である。

【００４４】これから、スキャンパスに接続されるスキ
ャン・フリップフロップ回路２の総数が減少すること
で、生成すべきテストデータ数を大幅に削減することが
できるようになるのである。

【００４５】この図３の実施例は、パイプライン構成の
演算ユニットの回路機能の検査に対してもそのまま適用
できるものである。すなわち、演算ユニット間に備えら
れるパイプライン・フリップフロップ回路をスキャン・
フリップフロップ回路で構成することで、各演算ユニッ
トの回路機能を検査することが可能になる。

【００４６】また、図２に原理構成を示した本発明をス
ーパーインテグレーションの回路機能の検査処理に対し
て適用すると、スーパーインテグレーションを構成する
既存ＬＳＩのテストデータの入出力関係をそのまま流用
可能になることで、スーパーインテグレーションの回路
機能検査を極めて効率的に実行できるようになる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
スキャンパス法に従って被検査回路ブロックの回路機能
を検査するときにあって、生成すべきテストデータ数を
大幅に削減できるようになることから、回路機能の検査
を短い時間でもって効率的に実行できるようになるので
ある。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の原理構成図である。

【図３】本発明の一実施例である。

【図４】実施例の動作説明図である。

【図５】実施例の動作説明図である。

【図６】スーパーインテグレーションの説明図である。

【符号の説明】

１ 被検査回路ブロック ２ スキャン・フリップフロップ回路 ３ スキャンパス ４ セレクタ手段 ５ 制御手段 ６ テストデータ発生手段 ７ 出力データ検査手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 検査対象となる複数の被検査回路ブロッ
   クの入出力段にスキャン・フリップフロップ回路を設け
   るとともに、該スキャン・フリップフロップ回路をシリ
   アル接続するスキャンパスを設け、入力段のスキャン・
   フリップフロップ回路にテストデータを与えて、該テス
   トデータに応答して出力されて出力段のスキャン・フリ
   ップフロップ回路にセットされる出力データを、該スキ
   ャンパスを介して読み出していくことで、被検査回路ブ
   ロックの回路機能を検査していく構成を採る回路機能検
   査処理方式において、 被検査回路ブロックの入出力段に設けられるスキャン・
   フリップフロップ回路のグループ対応に備えられ、該グ
   ループのスキャン・フリップフロップ回路への入力スキ
   ャンパスと、該スキャン・フリップフロップ回路からの
   出力スキャンパスとを入力として、指示される選択モー
   ドに従っていずれか一方のスキャンパスを選択して後段
   のスキャン・フリップフロップ回路のスキャンパスに接
   続するセレクタ手段(4) と、 上記セレクタ手段(4) の選択モードを制御する制御信号
   を発生する制御手段(5) とを備え、 上記制御手段(5) の発生する制御信号に従って上記セレ
   クタ手段(4) を制御することで、スキャンパスに接続さ
   れるスキャン・フリップフロップ回路の個数を変化させ
   つつ、被検査回路ブロックの回路機能を検査していくよ
   う処理することを、 特徴とする回路機能検査処理方式。
2. 【請求項２】 検査対象となる複数の被検査回路ブロッ
   クの外部接続ピンにスキャン・フリップフロップ回路を
   設けるとともに、該スキャン・フリップフロップ回路を
   シリアル接続するスキャンパスを設け、該スキャン・フ
   リップフロップ回路を介して被検査回路ブロックに対し
   てテストデータを与えて、該テストデータに応答して出
   力されて該スキャン・フリップフロップ回路にセットさ
   れる出力データを、該スキャンパスを介して読み出して
   いくことで、被検査回路ブロックの回路機能を検査して
   いく構成を採る回路機能検査処理方式において、 被検査回路ブロック対応に備えられ、対応する被検査回
   路ブロックのスキャン・フリップフロップ回路への入力
   スキャンパスと、該スキャン・フリップフロップ回路か
   らの出力スキャンパスとを入力として、指示される選択
   モードに従っていずれか一方のスキャンパスを選択して
   後段のスキャン・フリップフロップ回路のスキャンパス
   に接続するセレクタ手段(4) と、 上記セレクタ手段(4) の選択モードを制御する制御信号
   を発生する制御手段(5) とを備え、 上記制御手段(5) の発生する制御信号に従って上記セレ
   クタ手段(4) を制御することで、スキャンパスに接続さ
   れるスキャン・フリップフロップ回路の個数を変化させ
   つつ、被検査回路ブロックの回路機能を検査していくよ
   う処理することを、 特徴とする回路機能検査処理方式。