JPH11203158A - テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 - Google Patents
テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法Info
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- JPH11203158A JPH11203158A JP10004691A JP469198A JPH11203158A JP H11203158 A JPH11203158 A JP H11203158A JP 10004691 A JP10004691 A JP 10004691A JP 469198 A JP469198 A JP 469198A JP H11203158 A JPH11203158 A JP H11203158A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318392—Generation of test inputs, e.g. test vectors, patterns or sequences for sequential circuits
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路規模の小さいテスト回路付パイプライン
回路を提供し、その回路を構成する組合せ回路のテスト
が確実にでき、コンパクトで、かつ故障検出率の高いテ
ストパターンを生成する自動テストパターン生成方法を
提供することである。 【解決手段】 パイプライン回路200を構成するフリ
ップフロップ群60を2ステージ置きにスキャン変換
し、スキャン変換されたフリップフロップ群60A、6
0C、および60Eを相互に接続するようなスキャンパ
ス64を構築する。スキャン変換されなかったフリップ
フロップ群60B、および60Dをそれぞれデータが通
過し、組合せ回路62Aおよび62B、ならびに組合せ
回路62Cおよび62Dをそれぞれ1つの組合せ回路と
みなすように、キャプチャクロックを2回印加するよう
なテストパターンを生成する。
回路を提供し、その回路を構成する組合せ回路のテスト
が確実にでき、コンパクトで、かつ故障検出率の高いテ
ストパターンを生成する自動テストパターン生成方法を
提供することである。 【解決手段】 パイプライン回路200を構成するフリ
ップフロップ群60を2ステージ置きにスキャン変換
し、スキャン変換されたフリップフロップ群60A、6
0C、および60Eを相互に接続するようなスキャンパ
ス64を構築する。スキャン変換されなかったフリップ
フロップ群60B、および60Dをそれぞれデータが通
過し、組合せ回路62Aおよび62B、ならびに組合せ
回路62Cおよび62Dをそれぞれ1つの組合せ回路と
みなすように、キャプチャクロックを2回印加するよう
なテストパターンを生成する。
Description
【0001】
【発明の属する技術分野】本発明は、テスト回路付パイ
プライン回路およびテスト回路付パイプライン回路をテ
ストするための自動テストパターン生成方法に関し、特
に、回路規模の小さいテスト回路付パイプライン回路お
よび当該回路をテストするための自動テストパターン生
成方法に関する。
プライン回路およびテスト回路付パイプライン回路をテ
ストするための自動テストパターン生成方法に関し、特
に、回路規模の小さいテスト回路付パイプライン回路お
よび当該回路をテストするための自動テストパターン生
成方法に関する。
【0002】
【従来の技術】図1を参照して、従来のパイプライン回
路の自動テストパターン生成装置は、EWS(Engineer
ing Work Station)30と、EWS30に指示を与える
ためのキーボード38およびマウス40と、EWS30
により演算された論理回路合成結果等を表示するための
ディスプレイ32と、EWS30が実行するプログラム
をそれぞれ読取るための磁気テープ装置34、CD−R
OM(Compact Disc-Read Only Memory )装置42およ
び通信モデム46とを含む。
路の自動テストパターン生成装置は、EWS(Engineer
ing Work Station)30と、EWS30に指示を与える
ためのキーボード38およびマウス40と、EWS30
により演算された論理回路合成結果等を表示するための
ディスプレイ32と、EWS30が実行するプログラム
をそれぞれ読取るための磁気テープ装置34、CD−R
OM(Compact Disc-Read Only Memory )装置42およ
び通信モデム46とを含む。
【0003】トランジスタの論理回路合成を行なうため
のプログラムは、EWS30で読取可能な記録媒体であ
る磁気テープ36またはCD−ROM44に記録され、
磁気テープ装置34およびCD−ROM装置42でそれ
ぞれ読取られる。または、通信回線を介して通信モデム
46で読取られる。
のプログラムは、EWS30で読取可能な記録媒体であ
る磁気テープ36またはCD−ROM44に記録され、
磁気テープ装置34およびCD−ROM装置42でそれ
ぞれ読取られる。または、通信回線を介して通信モデム
46で読取られる。
【0004】図2を参照して、EWS30は、磁気テー
プ装置34、CD−ROM装置42または通信モデム4
6を介して読取られたプログラムを実行するためのCP
U(Central Processing Unit )50と、EWS30の
動作に必要なその他のプログラムおよびデータを記憶す
るためのROM(Read Only Memory) 52と、プログラ
ム、プログラム実行時のパラメータ、演算結果などを記
憶するためのRAM(Random Access Memory)54と、
プログラムおよびデータなどを記憶するための磁気ディ
スク56とを含む。
プ装置34、CD−ROM装置42または通信モデム4
6を介して読取られたプログラムを実行するためのCP
U(Central Processing Unit )50と、EWS30の
動作に必要なその他のプログラムおよびデータを記憶す
るためのROM(Read Only Memory) 52と、プログラ
ム、プログラム実行時のパラメータ、演算結果などを記
憶するためのRAM(Random Access Memory)54と、
プログラムおよびデータなどを記憶するための磁気ディ
スク56とを含む。
【0005】本明細書にいうパイプライン回路とは、シ
リーズに配列されたnステージのフリップフロップ(以
下「FF」という。)群と、各ステージのFF群の間に
位置する組合せ回路よりなる。第iステージのFF群と
第(i+1)ステージのFF群との間に位置する組合せ
回路は、第iステージのFF群の出力を受け、所定の論
理演算を行なった後、その出力値を第(i+1)ステー
ジのFF群の入力に供給するものとする。
リーズに配列されたnステージのフリップフロップ(以
下「FF」という。)群と、各ステージのFF群の間に
位置する組合せ回路よりなる。第iステージのFF群と
第(i+1)ステージのFF群との間に位置する組合せ
回路は、第iステージのFF群の出力を受け、所定の論
理演算を行なった後、その出力値を第(i+1)ステー
ジのFF群の入力に供給するものとする。
【0006】図4を参照して、パイプライン回路220
は、第1ステージのFF群60Aと、FF群60Aの保
持する値を受け、所定の論理演算を行なうための組合せ
回路62Aと、組合せ回路62Aの演算結果を受け、そ
の値を保持するための第2ステージのFF群60Bと、
FF群60Bの保持する値を受け、所定の論理演算を行
なうための組合せ回路62Bと、組合せ回路62Bの演
算結果を受け、その値を保持するための第3ステージの
FF群60Cと、FF群60Cの保持する値を受け、所
定の論理演算を行なうための組合せ回路62Cと、組合
せ回路62Cの演算結果を受け、その値を保持するため
の第4ステージのFF群60Dと、FF群60Dの保持
する値を受け、所定の論理演算を行なうための組合せ回
路62Dと、組合せ回路62Dの演算結果を受け、その
値を保持するための第5ステージのFF群60Eとを含
む。
は、第1ステージのFF群60Aと、FF群60Aの保
持する値を受け、所定の論理演算を行なうための組合せ
回路62Aと、組合せ回路62Aの演算結果を受け、そ
の値を保持するための第2ステージのFF群60Bと、
FF群60Bの保持する値を受け、所定の論理演算を行
なうための組合せ回路62Bと、組合せ回路62Bの演
算結果を受け、その値を保持するための第3ステージの
FF群60Cと、FF群60Cの保持する値を受け、所
定の論理演算を行なうための組合せ回路62Cと、組合
せ回路62Cの演算結果を受け、その値を保持するため
の第4ステージのFF群60Dと、FF群60Dの保持
する値を受け、所定の論理演算を行なうための組合せ回
路62Dと、組合せ回路62Dの演算結果を受け、その
値を保持するための第5ステージのFF群60Eとを含
む。
【0007】このような構成のパイプライン回路220
は、限られた処理性能のトランジスタを用いて高速処理
を実現するために演算処理用のLSI(Large Scale In
tegration )などで、しばしば用いられる。LSIで
は、回路を直接調べることができないため、テスト方法
が問題となるが、その一手法としてスキャンテストがあ
る。パイプライン回路220に対する、スキャンテスト
のための汎用的な自動テストパターン生成(Automatic
Test Pattern Generation 、以下「ATPG」とい
う。)の方法として、フルスキャンATPGとパーシャ
ルスキャンATPGとがある。
は、限られた処理性能のトランジスタを用いて高速処理
を実現するために演算処理用のLSI(Large Scale In
tegration )などで、しばしば用いられる。LSIで
は、回路を直接調べることができないため、テスト方法
が問題となるが、その一手法としてスキャンテストがあ
る。パイプライン回路220に対する、スキャンテスト
のための汎用的な自動テストパターン生成(Automatic
Test Pattern Generation 、以下「ATPG」とい
う。)の方法として、フルスキャンATPGとパーシャ
ルスキャンATPGとがある。
【0008】図22を参照して、パイプライン回路22
0を構成するすべてのFFをスキャン変換したパイプラ
イン回路222は、FF群60A〜60Eの各々を接続
するスキャンチェーン93をさらに含む。このようにス
キャン変換されたパイプライン回路222では、スキャ
ンチェーン93を通じてシフト動作を行なうことができ
るようになっており、スキャンFF(スキャン変換され
たFF)の値をスキャンイン端子65から設定したり、
スキャンアウト端子67より観測したりすることが容易
にできるようになる。
0を構成するすべてのFFをスキャン変換したパイプラ
イン回路222は、FF群60A〜60Eの各々を接続
するスキャンチェーン93をさらに含む。このようにス
キャン変換されたパイプライン回路222では、スキャ
ンチェーン93を通じてシフト動作を行なうことができ
るようになっており、スキャンFF(スキャン変換され
たFF)の値をスキャンイン端子65から設定したり、
スキャンアウト端子67より観測したりすることが容易
にできるようになる。
【0009】図23を参照して、フルスキャンATPG
の処理手順について説明する。スキャン変換後のパイプ
ライン回路222より、組合せ回路62A〜62Dの抽
出を行なう(S32)。S32で抽出された組合せ回路
62A〜62Dの各々に対して、所定の方法でATPG
を行なう(S34)。S34の処理で生成されたテスト
パターンは、組合せ回路62A〜62Dの各々に対する
テストパターンであるため、このテストパターンをその
ままスキャンテストに用いることはできない。このた
め、これらテストパターンをスキャンテスト用のテスト
パターンにフォーマットする(S36)。たとえば、フ
ォーマット前の組合せ回路62Aのテストパターンは、
組合せ回路62Aの入力値と出力値との関係を示してい
る。スキャンテストでは、スキャンイン端子65より、
この入力値を順次シフト動作をしながら読込み、FF群
60Aの各FFへ入力値の設定を行なう。この設定が行
なわれた後、キャプチャクロックを組合せ回路62Aに
1回印加し、出力値をFF群60Bの各FFに取込む。
その後、所定回数のシフト動作を行ない、スキャンアウ
ト端子67より組合せ回路62Aの出力値を観測する。
このようなスキャンテストが可能となるようにS36の
処理では、テストパターンに対する所定のフォーマット
を行なう。
の処理手順について説明する。スキャン変換後のパイプ
ライン回路222より、組合せ回路62A〜62Dの抽
出を行なう(S32)。S32で抽出された組合せ回路
62A〜62Dの各々に対して、所定の方法でATPG
を行なう(S34)。S34の処理で生成されたテスト
パターンは、組合せ回路62A〜62Dの各々に対する
テストパターンであるため、このテストパターンをその
ままスキャンテストに用いることはできない。このた
め、これらテストパターンをスキャンテスト用のテスト
パターンにフォーマットする(S36)。たとえば、フ
ォーマット前の組合せ回路62Aのテストパターンは、
組合せ回路62Aの入力値と出力値との関係を示してい
る。スキャンテストでは、スキャンイン端子65より、
この入力値を順次シフト動作をしながら読込み、FF群
60Aの各FFへ入力値の設定を行なう。この設定が行
なわれた後、キャプチャクロックを組合せ回路62Aに
1回印加し、出力値をFF群60Bの各FFに取込む。
その後、所定回数のシフト動作を行ない、スキャンアウ
ト端子67より組合せ回路62Aの出力値を観測する。
このようなスキャンテストが可能となるようにS36の
処理では、テストパターンに対する所定のフォーマット
を行なう。
【0010】このように、フルスキャンATPGでは、
すべての組合せ回路についてのテストを確実に行なうこ
とができるテストパターンを生成することができる。ま
た、そのテストパターンはコンパクトで、かつ故障検出
率の高いものである。
すべての組合せ回路についてのテストを確実に行なうこ
とができるテストパターンを生成することができる。ま
た、そのテストパターンはコンパクトで、かつ故障検出
率の高いものである。
【0011】図24および図25を参照して、パーシャ
ルスキャンATPGの処理手順について説明する。パイ
プライン回路220を解析し、制御性/観測性の悪い順
にFFを配列する(S42)。あらかじめ与えられたス
キャン化率に基づき、スキャン変換を行なうFFの個数
(=回路中の総FF数×スキャン化率)を算出し、その
個数のFFを、制御性/観測性の悪いものから順にスキ
ャン変換を行なう(S44)。図25を参照して、スキ
ャン変換を行なった結果、一例としてパイプライン回路
224が得られる。
ルスキャンATPGの処理手順について説明する。パイ
プライン回路220を解析し、制御性/観測性の悪い順
にFFを配列する(S42)。あらかじめ与えられたス
キャン化率に基づき、スキャン変換を行なうFFの個数
(=回路中の総FF数×スキャン化率)を算出し、その
個数のFFを、制御性/観測性の悪いものから順にスキ
ャン変換を行なう(S44)。図25を参照して、スキ
ャン変換を行なった結果、一例としてパイプライン回路
224が得られる。
【0012】制御性が良いか否かは、LSI外部からの
入力ポートのみを使用して、FFのデータをユーザの意
図通りに設定しやすいか否かにより判断される。たとえ
ば、多ビットカウンタを構成するFFのうち、カウンタ
値の最上位ビットに対応するFFは制御性が悪いとされ
る。なぜならば、このFFの値を変化させるためには、
多くのクロックを多ビットカウンタに印可しなければな
らないからである。ただし、この制御性が良いか否か
は、相対的に判断されるものであり、周囲の回路により
変化する。
入力ポートのみを使用して、FFのデータをユーザの意
図通りに設定しやすいか否かにより判断される。たとえ
ば、多ビットカウンタを構成するFFのうち、カウンタ
値の最上位ビットに対応するFFは制御性が悪いとされ
る。なぜならば、このFFの値を変化させるためには、
多くのクロックを多ビットカウンタに印可しなければな
らないからである。ただし、この制御性が良いか否か
は、相対的に判断されるものであり、周囲の回路により
変化する。
【0013】観測性が良いか否かは、FFの値をLSI
の出力ポート(図示せず)を介して観測しやすいか否か
により判断される。たとえば、FFから出力ポートに至
るまでの論理パスが長く、かつその論理パス上に多くの
FFを含むような場合には、FFの値を出力ポートに伝
えることが難しく、一般的に観測性が悪くなる。
の出力ポート(図示せず)を介して観測しやすいか否か
により判断される。たとえば、FFから出力ポートに至
るまでの論理パスが長く、かつその論理パス上に多くの
FFを含むような場合には、FFの値を出力ポートに伝
えることが難しく、一般的に観測性が悪くなる。
【0014】パイプライン回路224のスキャンパス9
5を介してスキャンテストを行なうための順序回路に対
するATPGを実行する(S46)。最後に、フルスキ
ャンATPGの処理と同様にテストパターンのフォーマ
ットを行なう(S48)。
5を介してスキャンテストを行なうための順序回路に対
するATPGを実行する(S46)。最後に、フルスキ
ャンATPGの処理と同様にテストパターンのフォーマ
ットを行なう(S48)。
【0015】
【発明が解決しようとする課題】上述のようにフルスキ
ャンATPGの処理では、すべての組合せ回路について
のテストを確実に行なうことができ、コンパクトで、か
つ故障検出率の高いテストパターンを生成することがで
きる。しかし、パイプライン回路に含まれるすべてのF
Fをスキャン変換する必要があり、スキャンFFを用い
ることによるテスト回路の回路規模が増大するという問
題がある。
ャンATPGの処理では、すべての組合せ回路について
のテストを確実に行なうことができ、コンパクトで、か
つ故障検出率の高いテストパターンを生成することがで
きる。しかし、パイプライン回路に含まれるすべてのF
Fをスキャン変換する必要があり、スキャンFFを用い
ることによるテスト回路の回路規模が増大するという問
題がある。
【0016】一方、パーシャルスキャンATPGの処理
では、すべてのFFをスキャン変換する必要がないた
め、スキャン化率を低く設定することによりテスト回路
の回路規模を小さくすることができる。その反面、順序
回路に対するATPGの処理は一般的に難しく、また、
スキャン化率を低く設定するにつれ、故障検出率が下が
り、テストパターンが膨大になるといった問題点が現れ
る。さらに、順序回路素子の状態を考慮しながらテスト
パターン生成を行なうため、パイプライン回路224全
体として一括処理する必要があり、現在のEWS30の
性能では、大規模な回路を取り扱うことができない。
では、すべてのFFをスキャン変換する必要がないた
め、スキャン化率を低く設定することによりテスト回路
の回路規模を小さくすることができる。その反面、順序
回路に対するATPGの処理は一般的に難しく、また、
スキャン化率を低く設定するにつれ、故障検出率が下が
り、テストパターンが膨大になるといった問題点が現れ
る。さらに、順序回路素子の状態を考慮しながらテスト
パターン生成を行なうため、パイプライン回路224全
体として一括処理する必要があり、現在のEWS30の
性能では、大規模な回路を取り扱うことができない。
【0017】本発明は、これらのような問題点を解決す
るためになされたもので、その目的は、回路規模の小さ
いテスト回路付パイプライン回路を提供することであ
る。
るためになされたもので、その目的は、回路規模の小さ
いテスト回路付パイプライン回路を提供することであ
る。
【0018】本発明の他の目的は、回路規模が小さく、
かつ配線が容易なテスト回路付パイプライン回路を提供
することである。
かつ配線が容易なテスト回路付パイプライン回路を提供
することである。
【0019】本発明のさらに他の目的は、回路規模の小
さいテスト回路付パイプライン回路を用いて、組合せ回
路に対するテストが確実にでき、コンパクトで、かつ故
障検出率の高いテストパターンを生成する自動テストパ
ターン生成方法を提供することである。
さいテスト回路付パイプライン回路を用いて、組合せ回
路に対するテストが確実にでき、コンパクトで、かつ故
障検出率の高いテストパターンを生成する自動テストパ
ターン生成方法を提供することである。
【0020】
【課題を解決するための手段】請求項1に記載の発明に
係るテスト回路付パイプライン回路は、シリーズで配列
された複数個のフリップフロップ群と、複数個のフリッ
プフロップ群の間にそれぞれ配置され、前段のフリップ
フロップ群の出力に接続された入力と、後段のフリップ
フロップ群に接続された出力とを有する複数個の組合せ
回路とを含むパイプライン回路を含む。複数個のフリッ
プフロップ群は、スキャン変換されたフリップフロップ
群と、スキャン変換されないフリップフロップ群とを含
む。テスト回路付パイプライン回路は、さらに、スキャ
ン変換されたフリップフロップ群を相互に接続するスキ
ャンチェーンを含む。
係るテスト回路付パイプライン回路は、シリーズで配列
された複数個のフリップフロップ群と、複数個のフリッ
プフロップ群の間にそれぞれ配置され、前段のフリップ
フロップ群の出力に接続された入力と、後段のフリップ
フロップ群に接続された出力とを有する複数個の組合せ
回路とを含むパイプライン回路を含む。複数個のフリッ
プフロップ群は、スキャン変換されたフリップフロップ
群と、スキャン変換されないフリップフロップ群とを含
む。テスト回路付パイプライン回路は、さらに、スキャ
ン変換されたフリップフロップ群を相互に接続するスキ
ャンチェーンを含む。
【0021】請求項1に記載の発明によると、一部のフ
リップフロップ群のみをスキャン変換する。このため、
テスト回路付パイプライン回路の規模を小さくすること
ができる。
リップフロップ群のみをスキャン変換する。このため、
テスト回路付パイプライン回路の規模を小さくすること
ができる。
【0022】請求項2に記載の発明は、請求項1に記載
の発明の構成に加えて、スキャン変換されたフリップフ
ロップ群は、所定ステージ数置きのフリップフロップ群
である。
の発明の構成に加えて、スキャン変換されたフリップフ
ロップ群は、所定ステージ数置きのフリップフロップ群
である。
【0023】請求項2に記載の発明によると、請求項1
に記載の発明の作用、効果に加えて、テスト回路付パイ
プライン回路に含まれるスキャン変換されたフリップフ
ロップ群は、所定ステージ数置きにスキャン変換された
フリップフロップ群である。このため、テスト回路付パ
イプライン回路の規模を小さくすることができる。
に記載の発明の作用、効果に加えて、テスト回路付パイ
プライン回路に含まれるスキャン変換されたフリップフ
ロップ群は、所定ステージ数置きにスキャン変換された
フリップフロップ群である。このため、テスト回路付パ
イプライン回路の規模を小さくすることができる。
【0024】請求項3に記載の発明は、請求項2に記載
の発明の構成に加えて、所定ステージ数は、組合せ回路
の個数と等しい。
の発明の構成に加えて、所定ステージ数は、組合せ回路
の個数と等しい。
【0025】請求項3に記載の発明によると、請求項2
に記載の発明の作用、効果に加えて、テスト回路付パイ
プライン回路に含まれるスキャン変換されたフリップフ
ロップ群は、第1ステージのフリップフロップ群と、最
終ステージのフリップフロップ群とからなる。このた
め、スキャン変換されたフリップフロップ群の数を最小
にすることができ、テスト回路付パイプライン回路の規
模を小さくすることができる。
に記載の発明の作用、効果に加えて、テスト回路付パイ
プライン回路に含まれるスキャン変換されたフリップフ
ロップ群は、第1ステージのフリップフロップ群と、最
終ステージのフリップフロップ群とからなる。このた
め、スキャン変換されたフリップフロップ群の数を最小
にすることができ、テスト回路付パイプライン回路の規
模を小さくすることができる。
【0026】請求項4に記載の発明は、請求項2に記載
の発明の構成に加えて、所定ステージ数は、組合せ回路
の個数よりも小さい。
の発明の構成に加えて、所定ステージ数は、組合せ回路
の個数よりも小さい。
【0027】請求項5に記載の発明は、請求項2に記載
の発明の構成に加えて、第1および第2のパイプライン
回路を含み、第1のパイプライン回路のスキャンチェー
ンと、第2のパイプライン回路のスキャンチェーンとは
相互に接続されている。
の発明の構成に加えて、第1および第2のパイプライン
回路を含み、第1のパイプライン回路のスキャンチェー
ンと、第2のパイプライン回路のスキャンチェーンとは
相互に接続されている。
【0028】請求項5に記載の発明によると、請求項2
に記載の発明の作用、効果に加えて、2つのテスト回路
付パイプライン回路の各々に含まれるスキャン変換され
たフリップフロップ群は、所定ステージ数置きにスキャ
ン変換されたフリップフロップ群である。このため、テ
スト回路付パイプライン回路の規模を小さくすることが
できる。
に記載の発明の作用、効果に加えて、2つのテスト回路
付パイプライン回路の各々に含まれるスキャン変換され
たフリップフロップ群は、所定ステージ数置きにスキャ
ン変換されたフリップフロップ群である。このため、テ
スト回路付パイプライン回路の規模を小さくすることが
できる。
【0029】請求項6に記載の発明は、請求項5に記載
の発明の構成に加えて、第1のパイプライン回路の所定
ステージ数は、第2のパイプライン回路の所定ステージ
数と等しい。
の発明の構成に加えて、第1のパイプライン回路の所定
ステージ数は、第2のパイプライン回路の所定ステージ
数と等しい。
【0030】請求項6に記載の発明によると、請求項5
に記載の発明の作用、効果に加えて、2つのテスト回路
付パイプライン回路の各々に含まれるスキャン変換され
たフリップフロップ群は、等間隔に配置される。このた
め、同一のキャプチャクロックの印加によりテスト結果
をスキャン変換されたフリップフロップ群へ一斉に取込
むことができ、生成される(パターンフォーマット後
の)テストパターン数を小さくすることができる。
に記載の発明の作用、効果に加えて、2つのテスト回路
付パイプライン回路の各々に含まれるスキャン変換され
たフリップフロップ群は、等間隔に配置される。このた
め、同一のキャプチャクロックの印加によりテスト結果
をスキャン変換されたフリップフロップ群へ一斉に取込
むことができ、生成される(パターンフォーマット後
の)テストパターン数を小さくすることができる。
【0031】請求項7に記載の発明は、請求項5に記載
の発明の構成に加えて、第1のパイプライン回路の所定
ステージ数は、第2のパイプライン回路の所定ステージ
数より大きい。
の発明の構成に加えて、第1のパイプライン回路の所定
ステージ数は、第2のパイプライン回路の所定ステージ
数より大きい。
【0032】請求項8に記載の発明は、請求項7に記載
の発明の構成に加えて、第2のパイプライン回路の複数
個のフリップフロップ群のうち、最も前段のものはデー
タホールド機能付のフリップフロップ群である。
の発明の構成に加えて、第2のパイプライン回路の複数
個のフリップフロップ群のうち、最も前段のものはデー
タホールド機能付のフリップフロップ群である。
【0033】請求項8に記載の発明によると、請求項7
に記載の発明の作用、効果に加えて、第1ステージのフ
リップフロップ群と最終ステージのフリップフロップ群
との間に挟まれる組合せ回路の個数が最大である第1ス
テージのフリップフロップ群以外の第1ステージのフリ
ップフロップ群をデータホールド機能付のフリップフロ
ップ群とする。このため、データホールド機能付のフリ
ップフロップ群を用いたスキャンテストをする際の、デ
ータホールド機能付フリップフロップ群の個数を最小に
することができ、テスト回路付パイプライン回路の規模
を小さくすることができる。また、第1のパイプライン
回路のテストに合わせてキャプチャクロック印加回数を
定めても、第2のパイプライン回路を構成する第1ステ
ージのフリップフロップ群のデータはホールドされてい
るため、第2のパイプライン回路の最終ステージには、
上述のキャプチャクロック印加後にテスト結果が保持さ
れる。
に記載の発明の作用、効果に加えて、第1ステージのフ
リップフロップ群と最終ステージのフリップフロップ群
との間に挟まれる組合せ回路の個数が最大である第1ス
テージのフリップフロップ群以外の第1ステージのフリ
ップフロップ群をデータホールド機能付のフリップフロ
ップ群とする。このため、データホールド機能付のフリ
ップフロップ群を用いたスキャンテストをする際の、デ
ータホールド機能付フリップフロップ群の個数を最小に
することができ、テスト回路付パイプライン回路の規模
を小さくすることができる。また、第1のパイプライン
回路のテストに合わせてキャプチャクロック印加回数を
定めても、第2のパイプライン回路を構成する第1ステ
ージのフリップフロップ群のデータはホールドされてい
るため、第2のパイプライン回路の最終ステージには、
上述のキャプチャクロック印加後にテスト結果が保持さ
れる。
【0034】請求項9に記載の発明は、請求項8に記載
の発明の構成に加えて、データホールド機能付のフリッ
プフロップ群を構成するデータホールド機能付スキャン
フリップフロップは、第1のセレクタと、第2のセレク
タと、フリップフロップとを含む。第1のセレクタは、
内部データ信号およびフリップフロップの出力にそれぞ
れ接続された2つの入力と、第2のセレクタの入力に接
続された出力とを有し、データホールド信号に従い状態
を定める。第2のセレクタは、第1のセレクタの出力お
よび前段のフリップフロップの出力にそれぞれ接続され
た2つの入力と、フリップフロップの入力に接続された
出力とを有し、スキャンイネーブル信号に従い状態を定
める。フリップフロップは、第2のセレクタの出力に接
続された入力と、第1のセレクタの入力に接続された出
力とを有する。
の発明の構成に加えて、データホールド機能付のフリッ
プフロップ群を構成するデータホールド機能付スキャン
フリップフロップは、第1のセレクタと、第2のセレク
タと、フリップフロップとを含む。第1のセレクタは、
内部データ信号およびフリップフロップの出力にそれぞ
れ接続された2つの入力と、第2のセレクタの入力に接
続された出力とを有し、データホールド信号に従い状態
を定める。第2のセレクタは、第1のセレクタの出力お
よび前段のフリップフロップの出力にそれぞれ接続され
た2つの入力と、フリップフロップの入力に接続された
出力とを有し、スキャンイネーブル信号に従い状態を定
める。フリップフロップは、第2のセレクタの出力に接
続された入力と、第1のセレクタの入力に接続された出
力とを有する。
【0035】請求項10に記載の発明は、請求項1、
2、および4〜7のいずれかに記載の発明の構成に加え
て、スキャン変換されたフリップフロップ群のうち、隣
接するものの間にあるステージ数は、ある最大値を有し
ており、その最大値より少ない数のステージを隔てて隣
接する2つのフリップフロップ群のうち前段のものは、
データホールド機能付フリップフロップ群である。
2、および4〜7のいずれかに記載の発明の構成に加え
て、スキャン変換されたフリップフロップ群のうち、隣
接するものの間にあるステージ数は、ある最大値を有し
ており、その最大値より少ない数のステージを隔てて隣
接する2つのフリップフロップ群のうち前段のものは、
データホールド機能付フリップフロップ群である。
【0036】請求項10に記載の発明によると、請求項
1、2、および4〜7に記載の発明の作用、効果に加え
て、スキャン変換されたフリップフロップ群同士に挟ま
れる組合せ回路が最も多い、フリップフロップ群の組以
外のフリップフロップ群の組の前段のフリップフロップ
群のみがデータホールド機能付フリップフロップ群であ
る。このため、データホールド機能付フリップフロップ
群を用いたスキャンテストをする際の、データホールド
機能付フリップフロップ群の個数を最小にすることがで
き、テスト回路付パイプライン回路の規模を小さくする
ことができる。また、テスト時のキャプチャクロックの
印加回数を最大値の回数としても、データホールド機能
付フリップフロップ群を有するため、データホールドす
るか否かを調整することにより、キャプチャクロック印
加後に、後段のフリップフロップ群にテスト結果が保持
される。
1、2、および4〜7に記載の発明の作用、効果に加え
て、スキャン変換されたフリップフロップ群同士に挟ま
れる組合せ回路が最も多い、フリップフロップ群の組以
外のフリップフロップ群の組の前段のフリップフロップ
群のみがデータホールド機能付フリップフロップ群であ
る。このため、データホールド機能付フリップフロップ
群を用いたスキャンテストをする際の、データホールド
機能付フリップフロップ群の個数を最小にすることがで
き、テスト回路付パイプライン回路の規模を小さくする
ことができる。また、テスト時のキャプチャクロックの
印加回数を最大値の回数としても、データホールド機能
付フリップフロップ群を有するため、データホールドす
るか否かを調整することにより、キャプチャクロック印
加後に、後段のフリップフロップ群にテスト結果が保持
される。
【0037】請求項11に記載の発明は、請求項1〜1
0に記載の発明の構成に加えて、上記パイプライン回路
は、シリーズで配列された複数個のスキャン変換された
フリップフロップ群と、組合せ回路と、複数個のスキャ
ン変換されたフリップフロップ群を相互に接続するスキ
ャンチェーンとを含む非パイプライン回路部分をさらに
含み、非パイプライン回路以外の部分に含まれるスキャ
ンチェーンと、非パイプライン回路に含まれるスキャン
チェーンとが相互に接続されている。
0に記載の発明の構成に加えて、上記パイプライン回路
は、シリーズで配列された複数個のスキャン変換された
フリップフロップ群と、組合せ回路と、複数個のスキャ
ン変換されたフリップフロップ群を相互に接続するスキ
ャンチェーンとを含む非パイプライン回路部分をさらに
含み、非パイプライン回路以外の部分に含まれるスキャ
ンチェーンと、非パイプライン回路に含まれるスキャン
チェーンとが相互に接続されている。
【0038】請求項11に記載の発明によると、請求項
1〜10に記載の発明の作用、効果に加えて、テスト回
路付パイプライン回路の非パイプライン回路部分以外の
部分に関しては、一部のフリップフロップ群のみをスキ
ャン変換する。このため、テスト回路付パイプライン回
路の規模を小さくすることができる。
1〜10に記載の発明の作用、効果に加えて、テスト回
路付パイプライン回路の非パイプライン回路部分以外の
部分に関しては、一部のフリップフロップ群のみをスキ
ャン変換する。このため、テスト回路付パイプライン回
路の規模を小さくすることができる。
【0039】請求項12に記載の発明は、請求項11に
記載の発明の構成に加えて、非パイプライン回路以外の
部分に含まれるスキャンチェーンと、非パイプライン回
路に含まれるスキャンチェーンとに接続された入力を有
し、非パイプライン回路部分の第1ステージのスキャン
変換されたフリップフロップ群に接続された出力を有す
るセレクタをさらに含む。
記載の発明の構成に加えて、非パイプライン回路以外の
部分に含まれるスキャンチェーンと、非パイプライン回
路に含まれるスキャンチェーンとに接続された入力を有
し、非パイプライン回路部分の第1ステージのスキャン
変換されたフリップフロップ群に接続された出力を有す
るセレクタをさらに含む。
【0040】請求項12に記載の発明によると、請求項
11に記載の発明の作用、効果に加えて、非パイプライ
ン回路部分およびそれ以外の回路部分の各々に対するス
キャンテストを別個に行なうことができる、回路規模の
小さなテスト回路付パイプライン回路を提供することが
できる。
11に記載の発明の作用、効果に加えて、非パイプライ
ン回路部分およびそれ以外の回路部分の各々に対するス
キャンテストを別個に行なうことができる、回路規模の
小さなテスト回路付パイプライン回路を提供することが
できる。
【0041】請求項13に記載の発明に係るテスト回路
付パイプライン回路は、シリーズで配列された複数個の
フリップフロップ群と、複数個のフリップフロップ群の
間にそれぞれ配置され、前段のフリップフロップ群の出
力に接続された入力と、後段のフリップフロップ群に接
続された出力とを有する複数個の組合せ回路とを各々含
む第1および第2のパイプライン回路を含み、第1およ
び第2のパイプライン回路の各々の複数個のフリップフ
ロップ群のうち、第1ステージのフリップフロップ群
と、最終ステージのフリップフロップ群とはともにスキ
ャン変換されており、さらに、第1および第2のパイプ
ライン回路の第1ステージのフリップフロップ群を相互
に接続する第1のスキャンチェーンと、第1および第2
のパイプライン回路の最終ステージのフリップフロップ
群を相互に接続する第2のスキャンチェーンとを含む。
付パイプライン回路は、シリーズで配列された複数個の
フリップフロップ群と、複数個のフリップフロップ群の
間にそれぞれ配置され、前段のフリップフロップ群の出
力に接続された入力と、後段のフリップフロップ群に接
続された出力とを有する複数個の組合せ回路とを各々含
む第1および第2のパイプライン回路を含み、第1およ
び第2のパイプライン回路の各々の複数個のフリップフ
ロップ群のうち、第1ステージのフリップフロップ群
と、最終ステージのフリップフロップ群とはともにスキ
ャン変換されており、さらに、第1および第2のパイプ
ライン回路の第1ステージのフリップフロップ群を相互
に接続する第1のスキャンチェーンと、第1および第2
のパイプライン回路の最終ステージのフリップフロップ
群を相互に接続する第2のスキャンチェーンとを含む。
【0042】請求項13に記載の発明によると、第1ス
テージおよび最終ステージのフリップフロップ群のみを
スキャン変換する。また、第1ステージのスキャン変換
されたフリップフロップ群を接続するためのスキャンチ
ェーンと、最終ステージのスキャン変換されたフリップ
フロップ群を接続するためのスキャンチェーンとを分け
ている。このため、テスト回路付パイプライン回路の規
模を小さくし、かつ配線を容易にすることができる。
テージおよび最終ステージのフリップフロップ群のみを
スキャン変換する。また、第1ステージのスキャン変換
されたフリップフロップ群を接続するためのスキャンチ
ェーンと、最終ステージのスキャン変換されたフリップ
フロップ群を接続するためのスキャンチェーンとを分け
ている。このため、テスト回路付パイプライン回路の規
模を小さくし、かつ配線を容易にすることができる。
【0043】請求項14に記載の発明は、テスト回路付
パイプライン回路をテストするための自動テストパター
ン生成方法であって、テスト回路付パイプライン回路
は、シリーズで配列された複数個のフリップフロップ群
と、複数個のフリップフロップ群の間にそれぞれ配置さ
れ、前段のフリップフロップ群の出力に接続された入力
と、後段のフリップフロップ群に接続された出力とを有
する複数個の組合せ回路とを含むパイプライン回路を含
み、複数個のフリップフロップ群は、スキャン変換され
たフリップフロップ群と、スキャン変換されないフリッ
プフロップ群とを含み、さらに、スキャン変換されたフ
リップフロップ群を相互に接続するスキャンチェーンを
含み、パイプライン回路の各々を構成する組合せ回路の
各々に対して、スキャン変換されたフリップフロップ群
に挟まれた複数の組合せ回路を1つの回路とみなして、
自動テストパターン生成を行なうことができるようなデ
ータベースを構築するデータベース構築ステップと、デ
ータベースに基づき、フルスキャン自動テストパターン
の生成を行なうステップと、フルスキャン自動テストパ
ターンをスキャンテスト用テストパターンにフォーマッ
トするテストパターンフォーマットステップとを含む。
パイプライン回路をテストするための自動テストパター
ン生成方法であって、テスト回路付パイプライン回路
は、シリーズで配列された複数個のフリップフロップ群
と、複数個のフリップフロップ群の間にそれぞれ配置さ
れ、前段のフリップフロップ群の出力に接続された入力
と、後段のフリップフロップ群に接続された出力とを有
する複数個の組合せ回路とを含むパイプライン回路を含
み、複数個のフリップフロップ群は、スキャン変換され
たフリップフロップ群と、スキャン変換されないフリッ
プフロップ群とを含み、さらに、スキャン変換されたフ
リップフロップ群を相互に接続するスキャンチェーンを
含み、パイプライン回路の各々を構成する組合せ回路の
各々に対して、スキャン変換されたフリップフロップ群
に挟まれた複数の組合せ回路を1つの回路とみなして、
自動テストパターン生成を行なうことができるようなデ
ータベースを構築するデータベース構築ステップと、デ
ータベースに基づき、フルスキャン自動テストパターン
の生成を行なうステップと、フルスキャン自動テストパ
ターンをスキャンテスト用テストパターンにフォーマッ
トするテストパターンフォーマットステップとを含む。
【0044】請求項14に記載の発明によると、スキャ
ン変換されなかったフリップフロップ群を組合せ回路の
出力が通過するようにキャプチャクロックを印可するテ
ストパターンを生成する。これにより、すべてのフリッ
プフロップをスキャン変換した場合と同様、組合せ回路
に対するテストを確実に行なうことができ、コンパクト
で、かつ故障検出率の高いテストパターンを生成するこ
とができる。
ン変換されなかったフリップフロップ群を組合せ回路の
出力が通過するようにキャプチャクロックを印可するテ
ストパターンを生成する。これにより、すべてのフリッ
プフロップをスキャン変換した場合と同様、組合せ回路
に対するテストを確実に行なうことができ、コンパクト
で、かつ故障検出率の高いテストパターンを生成するこ
とができる。
【0045】請求項15に記載の発明は、請求項14に
記載の発明の構成に加えて、上記データベース構築ステ
ップは、スキャン変換されなかったフリップフロップ群
の各々に属するフリップフロップの各々のデータ入力信
号とデータ出力信号とを短絡させるステップと、スキャ
ン変換されたフリップフロップ群の各々に属するフリッ
プフロップの各々を削除し、入力端子および出力端子を
各々挿入するステップとを含む。
記載の発明の構成に加えて、上記データベース構築ステ
ップは、スキャン変換されなかったフリップフロップ群
の各々に属するフリップフロップの各々のデータ入力信
号とデータ出力信号とを短絡させるステップと、スキャ
ン変換されたフリップフロップ群の各々に属するフリッ
プフロップの各々を削除し、入力端子および出力端子を
各々挿入するステップとを含む。
【0046】請求項16に記載の発明は、請求項14ま
たは15に記載の発明の構成に加えて、上記テストパタ
ーンフォーマットステップは、フルスキャンテスト用テ
ストパターンに基づき、スキャンテスト時にスキャン変
換されたフリップフロップ群にデータをスキャンチェー
ンを介して入力端子より設定するようなテストパターン
を出力する第1のテストパターン出力ステップと、スキ
ャン変換されたフリップフロップ群に設定されたデータ
を組合せ回路の各々に順次取込むように定められた所定
回数だけキャプチャクロックを印可するようなテストパ
ターンを出力する第2のテストパターン出力ステップ
と、スキャン変換されたフリップフロップ群に保持され
たデータを出力端子より読出し、スキャンチェーンを介
して観測するためのテストパターンを出力する第3のテ
ストパターン出力ステップとを含む。
たは15に記載の発明の構成に加えて、上記テストパタ
ーンフォーマットステップは、フルスキャンテスト用テ
ストパターンに基づき、スキャンテスト時にスキャン変
換されたフリップフロップ群にデータをスキャンチェー
ンを介して入力端子より設定するようなテストパターン
を出力する第1のテストパターン出力ステップと、スキ
ャン変換されたフリップフロップ群に設定されたデータ
を組合せ回路の各々に順次取込むように定められた所定
回数だけキャプチャクロックを印可するようなテストパ
ターンを出力する第2のテストパターン出力ステップ
と、スキャン変換されたフリップフロップ群に保持され
たデータを出力端子より読出し、スキャンチェーンを介
して観測するためのテストパターンを出力する第3のテ
ストパターン出力ステップとを含む。
【0047】請求項17に記載の発明は、請求項16に
記載の発明の構成に加えて、スキャン変換されたフリッ
プフロップ群は、所定ステージ数置きのフリップフロッ
プであり、上記第2のテストパターン出力ステップは、
所定ステージ数だけキャプチャクロックを印可するよう
なテストパターンを出力するステップを含む。
記載の発明の構成に加えて、スキャン変換されたフリッ
プフロップ群は、所定ステージ数置きのフリップフロッ
プであり、上記第2のテストパターン出力ステップは、
所定ステージ数だけキャプチャクロックを印可するよう
なテストパターンを出力するステップを含む。
【0048】請求項18に記載の発明は、請求項17に
記載の発明の構成に加えて、上記テスト回路付パイプラ
イン回路は、第1および第2のパイプライン回路を含
み、第1のパイプライン回路のスキャンチェーンと、第
2のパイプライン回路のスキャンチェーンとは相互に接
続されており、第1のパイプライン回路の所定ステージ
数は、第2のパイプライン回路の所定ステージ数より大
きく、第2のパイプライン回路の複数個のフリップフロ
ップ群のうち、最も前段のものはデータホールド機能付
のフリップフロップ群であり、データホールド機能付の
フリップフロップ群を構成するデータホールド機能付ス
キャンフリップフロップは、第1のセレクタと、第2の
セレクタと、フリップフロップとを含み、第1のセレク
タは、内部データ信号およびフリップフロップの出力に
それぞれ接続された2つの入力と、第2のセレクタの入
力に接続された出力とを有し、データホールド信号に従
い状態を定める。第2のセレクタは、第1のセレクタの
出力および前段のフリップフロップの出力にそれぞれ接
続された2つの入力と、フリップフロップの入力に接続
された出力とを有し、スキャンイネーブル信号に従い状
態を定める。フリップフロップは、第2のセレクタの出
力に接続された入力と、第1のセレクタの入力に接続さ
れた出力とを有する。上記第2のテストパターン出力ス
テップは、第1の所定ステージ数のうち最大値を取る第
1の所定ステージ数だけキャプチャクロックを印可し、
キャプチャクロックの印可時には、第1のセレクタはフ
リップフロップの出力を出力するようにデータホールド
信号を設定し、かつ第2のセレクタは、第1のセレクタ
の出力を出力するようにスキャンイネーブル信号を設定
するようなテストパターンを出力するステップを含む。
記載の発明の構成に加えて、上記テスト回路付パイプラ
イン回路は、第1および第2のパイプライン回路を含
み、第1のパイプライン回路のスキャンチェーンと、第
2のパイプライン回路のスキャンチェーンとは相互に接
続されており、第1のパイプライン回路の所定ステージ
数は、第2のパイプライン回路の所定ステージ数より大
きく、第2のパイプライン回路の複数個のフリップフロ
ップ群のうち、最も前段のものはデータホールド機能付
のフリップフロップ群であり、データホールド機能付の
フリップフロップ群を構成するデータホールド機能付ス
キャンフリップフロップは、第1のセレクタと、第2の
セレクタと、フリップフロップとを含み、第1のセレク
タは、内部データ信号およびフリップフロップの出力に
それぞれ接続された2つの入力と、第2のセレクタの入
力に接続された出力とを有し、データホールド信号に従
い状態を定める。第2のセレクタは、第1のセレクタの
出力および前段のフリップフロップの出力にそれぞれ接
続された2つの入力と、フリップフロップの入力に接続
された出力とを有し、スキャンイネーブル信号に従い状
態を定める。フリップフロップは、第2のセレクタの出
力に接続された入力と、第1のセレクタの入力に接続さ
れた出力とを有する。上記第2のテストパターン出力ス
テップは、第1の所定ステージ数のうち最大値を取る第
1の所定ステージ数だけキャプチャクロックを印可し、
キャプチャクロックの印可時には、第1のセレクタはフ
リップフロップの出力を出力するようにデータホールド
信号を設定し、かつ第2のセレクタは、第1のセレクタ
の出力を出力するようにスキャンイネーブル信号を設定
するようなテストパターンを出力するステップを含む。
【0049】請求項18に記載の発明によると、請求項
17に記載の発明の作用、効果に加えて、データホール
ド機能付スキャンフリップフロップ群を含むテスト回路
付パイプライン回路に対するテストパターン生成を行な
う。キャプチャクロックの印加回数を、最大数の組合せ
回路を含むパイプライン回路に対するスキャンテストが
できるように定める。また、それ以外のパイプライン回
路は、第1ステップのフリップフロップ群が、データホ
ールド機能付スキャンフリップフロップ群であるため、
データを保持させることにより、上述のキャプチャクロ
ック印加後には、最終ステージのフリップフロップ群に
は組合せ回路通過後の値が保持されていることになる。
これにより、すべてのフリップフロップをスキャン変換
した場合と同様、組合せ回路に対するテストを確実に行
なうことができ、コンパクトで、かつ故障検出率の高い
テストパターンを生成することができる。請求項19に
記載の発明は、請求項18に記載の発明の構成に加え
て、スキャン変換されたフリップフロップ群のうち、隣
接するものの間にあるステージ数は、ある最大値を有し
ており、最大値より少ない数のステージを隔てて隣接す
る2つのフリップフロップ群のうち前段のものは、デー
タホールド機能付フリップフロップ群である。上記第2
のテストパターン出力ステップは、max_s回だけキ
ャプチャクロックを印可し、1回目から(上記max_
s−min_s)回目までのキャプチャクロック印可時
には、第1のセレクタはフリップフロップの出力を出力
するようにデータホールド信号を設定し、かつ第2のセ
レクタは第1のセレクタの出力を出力するようにスキャ
ンイネーブル信号を設定するようなテストパターンを出
力し、max_s回目のキャプチャクロック印可時に
は、第1のセレクタは内部データ信号を出力するように
データホールド信号を設定し、かつ第2のセレクタは前
段のフリップフロップの出力を出力するようにスキャン
イネーブル信号を設定するようなテストパターンを出力
するステップを含む。max_sは、スキャン変換され
たフリップフロップ群の組に挟まれる組合せ回路の個数
の最大値であり、min_sは、スキャン変換されたフ
リップフロップ群の組に挟まれる組合せ回路の個数の最
小値である。
17に記載の発明の作用、効果に加えて、データホール
ド機能付スキャンフリップフロップ群を含むテスト回路
付パイプライン回路に対するテストパターン生成を行な
う。キャプチャクロックの印加回数を、最大数の組合せ
回路を含むパイプライン回路に対するスキャンテストが
できるように定める。また、それ以外のパイプライン回
路は、第1ステップのフリップフロップ群が、データホ
ールド機能付スキャンフリップフロップ群であるため、
データを保持させることにより、上述のキャプチャクロ
ック印加後には、最終ステージのフリップフロップ群に
は組合せ回路通過後の値が保持されていることになる。
これにより、すべてのフリップフロップをスキャン変換
した場合と同様、組合せ回路に対するテストを確実に行
なうことができ、コンパクトで、かつ故障検出率の高い
テストパターンを生成することができる。請求項19に
記載の発明は、請求項18に記載の発明の構成に加え
て、スキャン変換されたフリップフロップ群のうち、隣
接するものの間にあるステージ数は、ある最大値を有し
ており、最大値より少ない数のステージを隔てて隣接す
る2つのフリップフロップ群のうち前段のものは、デー
タホールド機能付フリップフロップ群である。上記第2
のテストパターン出力ステップは、max_s回だけキ
ャプチャクロックを印可し、1回目から(上記max_
s−min_s)回目までのキャプチャクロック印可時
には、第1のセレクタはフリップフロップの出力を出力
するようにデータホールド信号を設定し、かつ第2のセ
レクタは第1のセレクタの出力を出力するようにスキャ
ンイネーブル信号を設定するようなテストパターンを出
力し、max_s回目のキャプチャクロック印可時に
は、第1のセレクタは内部データ信号を出力するように
データホールド信号を設定し、かつ第2のセレクタは前
段のフリップフロップの出力を出力するようにスキャン
イネーブル信号を設定するようなテストパターンを出力
するステップを含む。max_sは、スキャン変換され
たフリップフロップ群の組に挟まれる組合せ回路の個数
の最大値であり、min_sは、スキャン変換されたフ
リップフロップ群の組に挟まれる組合せ回路の個数の最
小値である。
【0050】請求項19に記載の発明によると、請求項
18に記載の発明の作用、効果に加えて、(max_s
−min_s)回目までのキャプチャクロック印可時に
は、データホールド機能付スキャンフリップフロップ群
のデータをホールドし、max_s回目のキャプチャク
ロック印可時には、データホールド機能付スキャンフリ
ップフロップ群のデータをホールドせず、組合せ回路の
出力を保持するようなテストパターンを生成する。これ
により、すべてのフリップフロップをスキャン変換した
場合と同様、組合せ回路に対するテストを確実に行なう
ことができ、コンパクトで、かつ故障検出率の高いテス
トパターンを生成することができる。
18に記載の発明の作用、効果に加えて、(max_s
−min_s)回目までのキャプチャクロック印可時に
は、データホールド機能付スキャンフリップフロップ群
のデータをホールドし、max_s回目のキャプチャク
ロック印可時には、データホールド機能付スキャンフリ
ップフロップ群のデータをホールドせず、組合せ回路の
出力を保持するようなテストパターンを生成する。これ
により、すべてのフリップフロップをスキャン変換した
場合と同様、組合せ回路に対するテストを確実に行なう
ことができ、コンパクトで、かつ故障検出率の高いテス
トパターンを生成することができる。
【0051】
【発明の実施の形態】[実施の形態1]本発明の実施の
形態1に係るパイプライン回路の自動テストパターン生
成装置は、図1〜図2を参照して説明を行なった従来の
自動テストパターン生成装置と同一の構成をとる。した
がって、ここではその構成についての説明は繰返さな
い。
形態1に係るパイプライン回路の自動テストパターン生
成装置は、図1〜図2を参照して説明を行なった従来の
自動テストパターン生成装置と同一の構成をとる。した
がって、ここではその構成についての説明は繰返さな
い。
【0052】以下、図面を参照しつつ、実施の形態1に
係る自動テストパターン生成装置を用いた自動テストパ
ターン生成方法について説明する。なお、以下の説明で
は、同一の部品には同一の参照符号を付す。それらの名
称および機能も同一であるので、説明の繰返しは適宜省
略する。
係る自動テストパターン生成装置を用いた自動テストパ
ターン生成方法について説明する。なお、以下の説明で
は、同一の部品には同一の参照符号を付す。それらの名
称および機能も同一であるので、説明の繰返しは適宜省
略する。
【0053】図3および図4を参照して、シリーズで配
列された5ステージのFF群60A〜60Eを含むパイ
プライン回路220中より、n(n≧2)ステージ(以
下「スキャン変換ステージ数n」という。)置きにFF
群を抽出する(S2)。一例としてn=2とすると、F
F群60A、60C、および60Eがパイプライン回路
220より抽出される。
列された5ステージのFF群60A〜60Eを含むパイ
プライン回路220中より、n(n≧2)ステージ(以
下「スキャン変換ステージ数n」という。)置きにFF
群を抽出する(S2)。一例としてn=2とすると、F
F群60A、60C、および60Eがパイプライン回路
220より抽出される。
【0054】図5を参照して、抽出したFF群60A、
60C、および60Eをスキャン変換してスキャンチェ
ーン64を構築し、パイプライン回路200を得る(S
4)。パイプライン回路200を構成する組合せ回路6
2A〜62Dに対するATPGの処理ができるようなデ
ータベースを構築する(S6)。
60C、および60Eをスキャン変換してスキャンチェ
ーン64を構築し、パイプライン回路200を得る(S
4)。パイプライン回路200を構成する組合せ回路6
2A〜62Dに対するATPGの処理ができるようなデ
ータベースを構築する(S6)。
【0055】図6および図7を参照して、S6の処理に
ついて詳述する。中間ステージ(S2の処理で抽出され
なかったFF群の属するステージ)に属するFF群60
Bおよび60Dの各々に属するFFを仮想的に削除し
て、そのFFのデータ入力信号とデータ出力信号とを短
絡させ、パイプライン回路202を得る(S52)。ス
キャン変換されたFF群60A、60Cおよび60Eの
各々に属するFFを削除し、仮想的に入力端子および出
力端子を挿入する(S54)。このようにして得られた
回路が、図8に示すパイプライン回路201である。
ついて詳述する。中間ステージ(S2の処理で抽出され
なかったFF群の属するステージ)に属するFF群60
Bおよび60Dの各々に属するFFを仮想的に削除し
て、そのFFのデータ入力信号とデータ出力信号とを短
絡させ、パイプライン回路202を得る(S52)。ス
キャン変換されたFF群60A、60Cおよび60Eの
各々に属するFFを削除し、仮想的に入力端子および出
力端子を挿入する(S54)。このようにして得られた
回路が、図8に示すパイプライン回路201である。
【0056】再度、図3を参照して、パイプライン回路
201に対しては、従来と同様のフルスキャンATPG
の処理を適用することができる。図23を参照して説明
を行なったS34の処理と同様に、組合せ回路62A〜
62Dに対するATPGの処理を実行する(S8)。さ
らに、S8で求められたテストパターンをスキャンテス
ト用のテストパターンにフォーマットする(S10)。
なお、FF群60Aに保持された値を組合せ回路62A
が受け、組合せ回路62Bの出力をFF群60Cが受け
るまでには、パイプライン回路200に対して、キャプ
チャクロックを2回印可しなければならない。このた
め、S10の処理では、キャプチャクロックを2回印可
するようなテストパターンを生成する。
201に対しては、従来と同様のフルスキャンATPG
の処理を適用することができる。図23を参照して説明
を行なったS34の処理と同様に、組合せ回路62A〜
62Dに対するATPGの処理を実行する(S8)。さ
らに、S8で求められたテストパターンをスキャンテス
ト用のテストパターンにフォーマットする(S10)。
なお、FF群60Aに保持された値を組合せ回路62A
が受け、組合せ回路62Bの出力をFF群60Cが受け
るまでには、パイプライン回路200に対して、キャプ
チャクロックを2回印可しなければならない。このた
め、S10の処理では、キャプチャクロックを2回印可
するようなテストパターンを生成する。
【0057】図9を参照して、S10の処理について詳
述する。スキャンシフトコントロール情報に基づき、シ
フトイン動作パターンが出力される(S62)。スキャ
ンシフトコントロール情報とは、シフト動作を行なう際
に必要なピンの設定である。スキャンシフトコントロー
ル情報は、設計者が作成する場合と、DRC(DesignRu
le Check )プログラムが自動作成する場合とがある。
DRCプログラムとは、スキャン設計が正しく行なわれ
ているか否かをチェックするプログラムである。スキャ
ンシフトコントロール情報と組合せ回路にシフトインす
べきデータとを組合わせて、シフトイン動作パターンが
出力される。この時、シフトインされないピンのデータ
は、Don' t Careに設定される。
述する。スキャンシフトコントロール情報に基づき、シ
フトイン動作パターンが出力される(S62)。スキャ
ンシフトコントロール情報とは、シフト動作を行なう際
に必要なピンの設定である。スキャンシフトコントロー
ル情報は、設計者が作成する場合と、DRC(DesignRu
le Check )プログラムが自動作成する場合とがある。
DRCプログラムとは、スキャン設計が正しく行なわれ
ているか否かをチェックするプログラムである。スキャ
ンシフトコントロール情報と組合せ回路にシフトインす
べきデータとを組合わせて、シフトイン動作パターンが
出力される。この時、シフトインされないピンのデータ
は、Don' t Careに設定される。
【0058】キャプチャコントロール情報およびキャプ
チャクロック繰返し回数(キャプチャクロックを印可す
る回数)に基づき、キャプチャパターンが出力される
(S64)。キャプチャコントロール情報とは、データ
をキャプチャする際に必要なピンの設定を記述するもの
である。このキャプチャコントロール情報は、設計者が
作成する場合と、DRCプログラムが自動作成する場合
とがある。但し、キャプチャクロック繰返し回数だけ、
キャプチャパターンを繰返し出力する。キャプチャクロ
ック繰返し回数は、スキャン変換ステージ数nである。
チャクロック繰返し回数(キャプチャクロックを印可す
る回数)に基づき、キャプチャパターンが出力される
(S64)。キャプチャコントロール情報とは、データ
をキャプチャする際に必要なピンの設定を記述するもの
である。このキャプチャコントロール情報は、設計者が
作成する場合と、DRCプログラムが自動作成する場合
とがある。但し、キャプチャクロック繰返し回数だけ、
キャプチャパターンを繰返し出力する。キャプチャクロ
ック繰返し回数は、スキャン変換ステージ数nである。
【0059】シフトイン動作パターンの出力(S62)
と同様に、スキャンアウト端子より観測されるべきデー
タを組合わせて、シフトアウト動作パターンが出力され
る(S66)。さらに出力すべきシフトイン動作パター
ンがある場合には、S66の処理と並行して、S62の
処理が実行される。
と同様に、スキャンアウト端子より観測されるべきデー
タを組合わせて、シフトアウト動作パターンが出力され
る(S66)。さらに出力すべきシフトイン動作パター
ンがある場合には、S66の処理と並行して、S62の
処理が実行される。
【0060】このような、テスト回路を構成することに
より、従来の1/nの回路付加でフルスキャンATPG
を行なうことができ、少ないテストパターンで、フルス
キャンATPG処理の特徴である高故障検出率を得るこ
とができる。また、テストパターンが少ないため、大規
模回路を取り扱うことが可能であるという特徴を合わせ
持つ。
より、従来の1/nの回路付加でフルスキャンATPG
を行なうことができ、少ないテストパターンで、フルス
キャンATPG処理の特徴である高故障検出率を得るこ
とができる。また、テストパターンが少ないため、大規
模回路を取り扱うことが可能であるという特徴を合わせ
持つ。
【0061】[実施の形態2]本発明の実施の形態2に
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
【0062】図10を参照して、異なるパイプライン回
路203および205が同じLSI上にある場合を考え
る。パイプライン回路203は、FF群60A〜60E
と、組合せ回路62A〜62Dとを含む。組合せ回路6
2Aは、FF群60Aに保持された値を受け、所定の論
理演算を行なった後、結果をFF群60Bに書込む。組
合せ回路62Bは、FF群60Bに保持された値を受
け、所定の論理演算を行なった後、結果をFF群60C
に書込む。組合せ回路62Cは、FF群60Bに保持さ
れた値を受け、所定の論理演算を行なった後、結果をF
F群60Dに書込む。組合せ回路62Dは、FF群60
Dに保持された値を受け、所定の論理演算を行なった
後、結果をFF群60Eに書込む。
路203および205が同じLSI上にある場合を考え
る。パイプライン回路203は、FF群60A〜60E
と、組合せ回路62A〜62Dとを含む。組合せ回路6
2Aは、FF群60Aに保持された値を受け、所定の論
理演算を行なった後、結果をFF群60Bに書込む。組
合せ回路62Bは、FF群60Bに保持された値を受
け、所定の論理演算を行なった後、結果をFF群60C
に書込む。組合せ回路62Cは、FF群60Bに保持さ
れた値を受け、所定の論理演算を行なった後、結果をF
F群60Dに書込む。組合せ回路62Dは、FF群60
Dに保持された値を受け、所定の論理演算を行なった
後、結果をFF群60Eに書込む。
【0063】パイプライン回路205は、FF群60F
〜60Jと、組合せ回路62E〜62Hとを含む。組合
せ回路62Eは、FF群60Fに保持された値を受け、
所定の論理演算を行なった後、結果をFF群60Gに書
込む。組合せ回路62Fは、FF群60Gに保持された
値を受け、所定の論理演算を行なった後、結果をFF群
60Hに書込む。組合せ回路62Gは、FF群60Hに
保持された値を受け、所定の論理演算を行なった後、結
果をFF群60Iに書込む。組合せ回路62Hは、FF
群60Iに保持された値を受け、所定の論理演算を行な
った後、結果をFF群60Jに書込む。
〜60Jと、組合せ回路62E〜62Hとを含む。組合
せ回路62Eは、FF群60Fに保持された値を受け、
所定の論理演算を行なった後、結果をFF群60Gに書
込む。組合せ回路62Fは、FF群60Gに保持された
値を受け、所定の論理演算を行なった後、結果をFF群
60Hに書込む。組合せ回路62Gは、FF群60Hに
保持された値を受け、所定の論理演算を行なった後、結
果をFF群60Iに書込む。組合せ回路62Hは、FF
群60Iに保持された値を受け、所定の論理演算を行な
った後、結果をFF群60Jに書込む。
【0064】この場合、パイプライン回路203および
205の各々に対して、実施の形態1と同様2ステージ
間隔でFF群のスキャン変換を行ない、スキャンチェー
ン69を構築することにより、テストパターンを生成す
ることができる。
205の各々に対して、実施の形態1と同様2ステージ
間隔でFF群のスキャン変換を行ない、スキャンチェー
ン69を構築することにより、テストパターンを生成す
ることができる。
【0065】[実施の形態3]本発明の実施の形態3に
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成を取る。したがっ
て、ここではその構成についての説明は繰返さない。
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成を取る。したがっ
て、ここではその構成についての説明は繰返さない。
【0066】図11を参照して、パイプライン回路20
4は、FF群60A〜60Eおよび60Kと、組合せ回
路62A〜62Dおよび62Iとを含む。組合せ回路6
2Aは、FF群60Aに保持された値を受け、所定の演
算を行なった後、結果をFF群60Bに書込む。組合せ
回路62Bは、FF群60Bに保持された値を受け、所
定の演算を行なった後、結果をFF群60Cに書込む。
組合せ回路62Cは、FF群60Cに保持された値を受
け、所定の演算を行なった後、結果をFF群60Dに書
込む。組合せ回路62Dは、FF群60Dに保持された
値を受け、所定の演算を行なった後、結果をFF群60
Kに書込む。組合せ回路62Iは、FF群60Kに保持
された値を受け、所定の演算を行なった後、結果をFF
群60Eに書込む。このパイプライン回路204のFF
群60A、60C、および60Eの各々のスキャン変換
を行ない、スキャンチェーン72を構築する場合を考え
る。この場合、n1ステージ置きにFF群のスキャン変
換を行なったパイプライン回路70Aと、n2ステージ
置きにFF群のスキャン変換を行なったパイプライン回
路70Bとに分けてテストパターンの生成を行なう。但
し、n1とn2とは異なる値とする。
4は、FF群60A〜60Eおよび60Kと、組合せ回
路62A〜62Dおよび62Iとを含む。組合せ回路6
2Aは、FF群60Aに保持された値を受け、所定の演
算を行なった後、結果をFF群60Bに書込む。組合せ
回路62Bは、FF群60Bに保持された値を受け、所
定の演算を行なった後、結果をFF群60Cに書込む。
組合せ回路62Cは、FF群60Cに保持された値を受
け、所定の演算を行なった後、結果をFF群60Dに書
込む。組合せ回路62Dは、FF群60Dに保持された
値を受け、所定の演算を行なった後、結果をFF群60
Kに書込む。組合せ回路62Iは、FF群60Kに保持
された値を受け、所定の演算を行なった後、結果をFF
群60Eに書込む。このパイプライン回路204のFF
群60A、60C、および60Eの各々のスキャン変換
を行ない、スキャンチェーン72を構築する場合を考え
る。この場合、n1ステージ置きにFF群のスキャン変
換を行なったパイプライン回路70Aと、n2ステージ
置きにFF群のスキャン変換を行なったパイプライン回
路70Bとに分けてテストパターンの生成を行なう。但
し、n1とn2とは異なる値とする。
【0067】図12を参照して、パイプライン回路70
Aおよび70Bのそれぞれより、n1ステージ置きおよ
びn2ステージ置きにスキャン変換を行なうFF群を抽
出する(S12)。一例としてn1=2、n2=3とす
ると、パイプライン回路70AよりFF群60Aおよび
60Cが抽出され、パイプライン回路70BよりFF群
60Cおよび60Eが抽出される。
Aおよび70Bのそれぞれより、n1ステージ置きおよ
びn2ステージ置きにスキャン変換を行なうFF群を抽
出する(S12)。一例としてn1=2、n2=3とす
ると、パイプライン回路70AよりFF群60Aおよび
60Cが抽出され、パイプライン回路70BよりFF群
60Cおよび60Eが抽出される。
【0068】抽出したFF群60A、60C、および6
0Eをスキャン変換してスキャンチェーン72を構築す
る(S14)。パイプライン回路204を構成する組合
せ回路62A〜62Dおよび62Iに対するATPGの
処理ができるようなデータベースを構築する(S1
6)。具体的には、スキャン変換の対象とならなかった
FF群60B、60D、および60Kをデータが通過す
るようなデータベースを構築する。
0Eをスキャン変換してスキャンチェーン72を構築す
る(S14)。パイプライン回路204を構成する組合
せ回路62A〜62Dおよび62Iに対するATPGの
処理ができるようなデータベースを構築する(S1
6)。具体的には、スキャン変換の対象とならなかった
FF群60B、60D、および60Kをデータが通過す
るようなデータベースを構築する。
【0069】図3を参照して説明したS8の処理と同様
に、組合せ回路62A〜62D、および62Iに対する
ATPGの処理を実行する(S18)。S10の処理と
同様に、パイプライン回路70Aに対するS18で求め
られたテストパターンをスキャンテスト用のテストパタ
ーンにフォーマットする(S20)。同様に、パイプラ
イン回路70Bに対するS18で求められたテストパタ
ーンをスキャンテスト用のテストパターンにフォーマッ
トする(S22)。パイプライン回路70Aに対するス
キャンテスト時には、パイプライン回路204に対して
キャプチャクロックを2回印可しなければならない。一
方、パイプライン回路70Bに対するスキャンテスト時
には、パイプライン回路204に対してキャプチャクロ
ックを3回印可しなければならない。このため、テスト
パターンのフォーマット(S20、S22)は、スキャ
ン変換ステージ数n1のパイプライン回路70Aおよび
スキャン変換ステージ数n2のパイプライン回路70B
毎に行なう。これに伴い、テストパターンは長くなる
が、以下のような長所を持つ。
に、組合せ回路62A〜62D、および62Iに対する
ATPGの処理を実行する(S18)。S10の処理と
同様に、パイプライン回路70Aに対するS18で求め
られたテストパターンをスキャンテスト用のテストパタ
ーンにフォーマットする(S20)。同様に、パイプラ
イン回路70Bに対するS18で求められたテストパタ
ーンをスキャンテスト用のテストパターンにフォーマッ
トする(S22)。パイプライン回路70Aに対するス
キャンテスト時には、パイプライン回路204に対して
キャプチャクロックを2回印可しなければならない。一
方、パイプライン回路70Bに対するスキャンテスト時
には、パイプライン回路204に対してキャプチャクロ
ックを3回印可しなければならない。このため、テスト
パターンのフォーマット(S20、S22)は、スキャ
ン変換ステージ数n1のパイプライン回路70Aおよび
スキャン変換ステージ数n2のパイプライン回路70B
毎に行なう。これに伴い、テストパターンは長くなる
が、以下のような長所を持つ。
【0070】スキャン変換ステージ数n=2として、実
施の形態1で説明した方法を用い、パイプライン回路2
04のテストパターンを生成する場合を考える。この場
合、スキャン変換されるFF群は、FF群60A、60
Cおよび60Iの3つとなる。このため、組合せ回路6
2Iの出力値を観測することができるFF群が存在せ
ず、組合せ回路60Iの動作の検証ができるテストパタ
ーンの生成を行なうことができない。しかし、本方法を
用いることにより、このような場合でも、すべての組合
せ回路に対してテストパターンの生成を行なうことがで
きる。
施の形態1で説明した方法を用い、パイプライン回路2
04のテストパターンを生成する場合を考える。この場
合、スキャン変換されるFF群は、FF群60A、60
Cおよび60Iの3つとなる。このため、組合せ回路6
2Iの出力値を観測することができるFF群が存在せ
ず、組合せ回路60Iの動作の検証ができるテストパタ
ーンの生成を行なうことができない。しかし、本方法を
用いることにより、このような場合でも、すべての組合
せ回路に対してテストパターンの生成を行なうことがで
きる。
【0071】図13を参照して、パイプライン回路群2
06は、パイプライン回路80Aおよび80Bを含む。
パイプライン回路80Aは、FF群60A〜60Eと、
組合せ回路62A〜62Dとを含む。これらの接続関係
は、図4を参照して説明を行なったパイプライン回路2
20と同様であるため、その説明は繰返さない。パイプ
ライン回路80Bは、FF群60F〜60Iと、組合せ
回路62E〜62Gとを含む。組合せ回路62Eは、F
F群60Fに保持された値を受け、所定の論理演算を行
なった後、結果をFF群60Gに書込む。組合せ回路6
2Fは、FF群60Gに保持された値を受け、所定の論
理演算を行なった後、結果をFF群60Hに書込む。組
合せ回路62Gは、FF群60Hに保持された値を受
け、所定の論理演算を行なった後、結果をFF群60I
に書込む。
06は、パイプライン回路80Aおよび80Bを含む。
パイプライン回路80Aは、FF群60A〜60Eと、
組合せ回路62A〜62Dとを含む。これらの接続関係
は、図4を参照して説明を行なったパイプライン回路2
20と同様であるため、その説明は繰返さない。パイプ
ライン回路80Bは、FF群60F〜60Iと、組合せ
回路62E〜62Gとを含む。組合せ回路62Eは、F
F群60Fに保持された値を受け、所定の論理演算を行
なった後、結果をFF群60Gに書込む。組合せ回路6
2Fは、FF群60Gに保持された値を受け、所定の論
理演算を行なった後、結果をFF群60Hに書込む。組
合せ回路62Gは、FF群60Hに保持された値を受
け、所定の論理演算を行なった後、結果をFF群60I
に書込む。
【0072】パイプライン回路80Aおよび80Bの各
々について、第1ステージのFF群と最終ステージのF
F群とをスキャン変換するようにスキャン変換ステージ
数を決定する。パイプライン回路80Aに対するスキャ
ン変換ステージ数n1は4となり、パイプライン回路8
0Bに対するスキャン変換ステージ数n2は3となる。
以下は、上述の方法と同様にテストパターンの生成を行
なう。このように、各パイプライン回路の第1ステージ
のFF群と最終ステージのFF群とをスキャン変換する
ことにより、最小の回路付加でフルスキャンATPGを
行なうことができ、かつ全ての組合せ回路に対するテス
トパターン生成が可能である。
々について、第1ステージのFF群と最終ステージのF
F群とをスキャン変換するようにスキャン変換ステージ
数を決定する。パイプライン回路80Aに対するスキャ
ン変換ステージ数n1は4となり、パイプライン回路8
0Bに対するスキャン変換ステージ数n2は3となる。
以下は、上述の方法と同様にテストパターンの生成を行
なう。このように、各パイプライン回路の第1ステージ
のFF群と最終ステージのFF群とをスキャン変換する
ことにより、最小の回路付加でフルスキャンATPGを
行なうことができ、かつ全ての組合せ回路に対するテス
トパターン生成が可能である。
【0073】[実施の形態4]本発明の実施の形態4に
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
【0074】図14を参照して、異なる2つのパイプラ
イン回路を含むパイプライン回路群208について考え
る。パイプライン回路群208に含まれる第1のパイプ
ライン回路は、FF群60A〜60Eと、組合せ回路6
2A〜62Dとを含む。これらの接続関係は、図4を参
照して説明を行なったパイプライン回路220と同様で
あるため、その説明は繰返さない。第2のパイプライン
回路は、FF群60F、60G、および60Iと、組合
せ回路62Eおよび62Gとを含む。組合せ回路62E
は、FF群60Fに保持された値を受け、所定の論理演
算を行なった後、結果をFF群60Gに書込む。組合せ
回路62Gは、FF群60Gに保持された値を受け、所
定の論理演算を行なった後、結果をFF群60Iに書込
む。
イン回路を含むパイプライン回路群208について考え
る。パイプライン回路群208に含まれる第1のパイプ
ライン回路は、FF群60A〜60Eと、組合せ回路6
2A〜62Dとを含む。これらの接続関係は、図4を参
照して説明を行なったパイプライン回路220と同様で
あるため、その説明は繰返さない。第2のパイプライン
回路は、FF群60F、60G、および60Iと、組合
せ回路62Eおよび62Gとを含む。組合せ回路62E
は、FF群60Fに保持された値を受け、所定の論理演
算を行なった後、結果をFF群60Gに書込む。組合せ
回路62Gは、FF群60Gに保持された値を受け、所
定の論理演算を行なった後、結果をFF群60Iに書込
む。
【0075】本実施の形態におけるテストパターン生成
方法は、図3を参照して説明を行なった、実施の形態1
のテストパターン生成方法と同様の方法である。2つの
パイプライン回路の各々より、第1ステージのFF群と
最終ステージのFF群とを抽出する(S2)。第1のパ
イプライン回路からは、FF群60Aおよび60Eが抽
出され、第2のパイプライン回路からは、FF群60F
および60Iが抽出される。
方法は、図3を参照して説明を行なった、実施の形態1
のテストパターン生成方法と同様の方法である。2つの
パイプライン回路の各々より、第1ステージのFF群と
最終ステージのFF群とを抽出する(S2)。第1のパ
イプライン回路からは、FF群60Aおよび60Eが抽
出され、第2のパイプライン回路からは、FF群60F
および60Iが抽出される。
【0076】S2で抽出されたFF群をスキャン変換
し、スキャンチェーン76を構築する(S4)。なお、
第1ステージのFF群60Aおよび60Fにそれぞれ含
まれるFFは、各々データホールド機能付のスキャンF
Fに変換する。図15を参照して、データホールド機能
付のスキャンFFは、FF100と、FF100の保持
する値および内部システムからのデータ信号を受け、デ
ータホールド信号90aに従い、いずれか一方を出力す
るためのセレクタ104と、セレクタ104の出力およ
び前段のスキャンFFに含まれるFF100の出力を受
け、スキャンイネーブル信号90bに従い、いずれか一
方を出力するためのセレクタ102とを含む。なお、F
F100は、セレクタ102の出力を受け、保持し、そ
の値を上述のセレクタ104の一方の入力および後段の
スキャンFFに含まれるセレクタ102の一方の入力に
供給する。
し、スキャンチェーン76を構築する(S4)。なお、
第1ステージのFF群60Aおよび60Fにそれぞれ含
まれるFFは、各々データホールド機能付のスキャンF
Fに変換する。図15を参照して、データホールド機能
付のスキャンFFは、FF100と、FF100の保持
する値および内部システムからのデータ信号を受け、デ
ータホールド信号90aに従い、いずれか一方を出力す
るためのセレクタ104と、セレクタ104の出力およ
び前段のスキャンFFに含まれるFF100の出力を受
け、スキャンイネーブル信号90bに従い、いずれか一
方を出力するためのセレクタ102とを含む。なお、F
F100は、セレクタ102の出力を受け、保持し、そ
の値を上述のセレクタ104の一方の入力および後段の
スキャンFFに含まれるセレクタ102の一方の入力に
供給する。
【0077】スキャン変換されなかったFF群60B〜
60D、および60Gをデータが通過するような組合せ
回路に対するATPGの処理ができるように、データベ
ースを構築する(S6)。
60D、および60Gをデータが通過するような組合せ
回路に対するATPGの処理ができるように、データベ
ースを構築する(S6)。
【0078】第1のパイプライン回路および第2のパイ
プライン回路の各々に対して、従来と同様のフルスキャ
ンATPGの処理を適用する(S8)。S8で求められ
たテストパターンをスキャンテスト用のテストパターン
にフォーマットする(S10)。ここでのフォーマット
は、以下のように行なう。パイプライン回路群208よ
り、パイプライン回路の最大のステージ数max_nを
求める。ここでは、max_n=5となる。パイプライ
ン群208にキャプチャクロックを(max_n−1)
回印可するようなテストパターンを生成する。なお、キ
ャプチャクロック印可時には、セレクタ104およびセ
レクタ102は、それぞれFF100の出力およびセレ
クタ104の出力を選択するように、データホールド信
号90aおよびスキャンイネーブル信号90bの値を設
定する。
プライン回路の各々に対して、従来と同様のフルスキャ
ンATPGの処理を適用する(S8)。S8で求められ
たテストパターンをスキャンテスト用のテストパターン
にフォーマットする(S10)。ここでのフォーマット
は、以下のように行なう。パイプライン回路群208よ
り、パイプライン回路の最大のステージ数max_nを
求める。ここでは、max_n=5となる。パイプライ
ン群208にキャプチャクロックを(max_n−1)
回印可するようなテストパターンを生成する。なお、キ
ャプチャクロック印可時には、セレクタ104およびセ
レクタ102は、それぞれFF100の出力およびセレ
クタ104の出力を選択するように、データホールド信
号90aおよびスキャンイネーブル信号90bの値を設
定する。
【0079】このように、(max_n−1)回のキャ
プチャクロック印可中にスキャンFFのデータをホール
ド状態とすることにより、ステージ数の異なるパイプラ
イン回路を同時にテストすることができ、パイプライン
毎にテストパターンを作成する必要がなくなる。これに
伴いテストパターンのファイルサイズを小さくすること
ができる。
プチャクロック印可中にスキャンFFのデータをホール
ド状態とすることにより、ステージ数の異なるパイプラ
イン回路を同時にテストすることができ、パイプライン
毎にテストパターンを作成する必要がなくなる。これに
伴いテストパターンのファイルサイズを小さくすること
ができる。
【0080】図14のパイプライン回路群208では、
パイプライン回路の第1ステージのFF群と最終ステー
ジのFF群とを接続するようにスキャンチェーン76を
構築した。パイプライン回路群208では、max_n
の値が大きくなるにつれ、スキャンチェーン76の長さ
が長くなり、配線が困難となる。このため、図16を参
照して、パイプライン回路群210のように、第1ステ
ージのFF群60Aおよび60Fを接続する入力専用の
スキャンチェーン80と、最終ステージのFF群60E
および60Iを接続する出力専用のスキャンチェーン7
8とに分けても良い。パイプライン回路群210では、
max_nの値に拘らず、スキャンチェーンの長さを一
定にすることができ、配線が容易である。
パイプライン回路の第1ステージのFF群と最終ステー
ジのFF群とを接続するようにスキャンチェーン76を
構築した。パイプライン回路群208では、max_n
の値が大きくなるにつれ、スキャンチェーン76の長さ
が長くなり、配線が困難となる。このため、図16を参
照して、パイプライン回路群210のように、第1ステ
ージのFF群60Aおよび60Fを接続する入力専用の
スキャンチェーン80と、最終ステージのFF群60E
および60Iを接続する出力専用のスキャンチェーン7
8とに分けても良い。パイプライン回路群210では、
max_nの値に拘らず、スキャンチェーンの長さを一
定にすることができ、配線が容易である。
【0081】また、図17を参照して、パイプライン回
路群212のうち、最大のステージ数を持つパイプライ
ン回路の第1ステージのFF群60Aに関しては、デー
タホールド機能を持たない通常のスキャンFFに変換し
ても良い。このようにしても、max_n回のキャプチ
ャクロック印可後には、FF群60Aに設定された値を
入力とする、組合せ回路62A〜62D通過後の値が、
FF群60Eに設定される。パイプライン回路群212
は、データホールド付スキャンFFの数を最小にするこ
とができ、パイプライン回路に対する回路付加を最小に
することができる。
路群212のうち、最大のステージ数を持つパイプライ
ン回路の第1ステージのFF群60Aに関しては、デー
タホールド機能を持たない通常のスキャンFFに変換し
ても良い。このようにしても、max_n回のキャプチ
ャクロック印可後には、FF群60Aに設定された値を
入力とする、組合せ回路62A〜62D通過後の値が、
FF群60Eに設定される。パイプライン回路群212
は、データホールド付スキャンFFの数を最小にするこ
とができ、パイプライン回路に対する回路付加を最小に
することができる。
【0082】[実施の形態5]本発明の実施の形態5に
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
【0083】図18を参照して、異なる2つのパイプラ
イン回路を含むパイプライン回路群214について考え
る。パイプライン回路群214に含まれる第1のパイプ
ライン回路は、FF群60A〜60E、および60K
と、組合せ回路62A〜62D、および62Iとを含
む。組合せ回路62Aは、FF群60Aに保持された値
を受け、所定の論理演算を行なった後、結果をFF群6
0Bに書込む。組合せ回路62Bは、FF群60Bに保
持された値を受け、所定の論理演算を行なった後、結果
をFF群60Cに書込む。組合せ回路62Cは、FF群
60Cに保持された値を受け、所定の論理演算を行なっ
た後、結果をFF群60Dに書込む。組合せ回路62D
は、FF群60Dに保持された値を受け、所定の論理演
算を行なった後、結果をFF群60Kに書込む。組合せ
回路62Iは、FF群60Kに保持された値を受け、所
定の論理演算を行なった後、結果をFF群60Eに書込
む。
イン回路を含むパイプライン回路群214について考え
る。パイプライン回路群214に含まれる第1のパイプ
ライン回路は、FF群60A〜60E、および60K
と、組合せ回路62A〜62D、および62Iとを含
む。組合せ回路62Aは、FF群60Aに保持された値
を受け、所定の論理演算を行なった後、結果をFF群6
0Bに書込む。組合せ回路62Bは、FF群60Bに保
持された値を受け、所定の論理演算を行なった後、結果
をFF群60Cに書込む。組合せ回路62Cは、FF群
60Cに保持された値を受け、所定の論理演算を行なっ
た後、結果をFF群60Dに書込む。組合せ回路62D
は、FF群60Dに保持された値を受け、所定の論理演
算を行なった後、結果をFF群60Kに書込む。組合せ
回路62Iは、FF群60Kに保持された値を受け、所
定の論理演算を行なった後、結果をFF群60Eに書込
む。
【0084】パイプライン回路群214に含まれる第2
のパイプライン回路は、FF群60F〜60Iと、組合
せ回路62Eおよび62Gとを含む。これらの接続関係
は、図14を参照して説明を行なったパイプライン回路
208に含まれる第2のパイプライン回路と同様である
ため、その説明は繰返さない。
のパイプライン回路は、FF群60F〜60Iと、組合
せ回路62Eおよび62Gとを含む。これらの接続関係
は、図14を参照して説明を行なったパイプライン回路
208に含まれる第2のパイプライン回路と同様である
ため、その説明は繰返さない。
【0085】本実施の形態におけるテストパターン生成
方法は、図3を参照して説明を行なった、実施の形態1
のテストパターン生成方法と同様の方法である。2つの
パイプライン回路の各々より、第1ステージのFF群と
最終ステージのFF群とを抽出する(図18のFF群6
0A、60E、60F、60I)。また、パイプライン
回路の各々のステージ数が所定のステージ数(max_
s、図18ではmax_s=3)を越える場合には、所
定のステージ数毎にFF群を抽出する(図3のS2、図
18のFF群60D)。
方法は、図3を参照して説明を行なった、実施の形態1
のテストパターン生成方法と同様の方法である。2つの
パイプライン回路の各々より、第1ステージのFF群と
最終ステージのFF群とを抽出する(図18のFF群6
0A、60E、60F、60I)。また、パイプライン
回路の各々のステージ数が所定のステージ数(max_
s、図18ではmax_s=3)を越える場合には、所
定のステージ数毎にFF群を抽出する(図3のS2、図
18のFF群60D)。
【0086】S2で抽出されたFF群をスキャン変換
し、スキャンチェーン84を構築する(S4)。なお、
第1ステージのFF群60Aおよび60F、ならびにF
F群60Dは、各々データホールド機能付のスキャンF
Fに変換する。
し、スキャンチェーン84を構築する(S4)。なお、
第1ステージのFF群60Aおよび60F、ならびにF
F群60Dは、各々データホールド機能付のスキャンF
Fに変換する。
【0087】スキャン変換されなかったFF群60B、
60C、60K、および60Gをデータが通過するよう
な組合せ回路に対するATPGの処理ができるように、
データベースを構築する(S6)。
60C、60K、および60Gをデータが通過するよう
な組合せ回路に対するATPGの処理ができるように、
データベースを構築する(S6)。
【0088】第1のパイプライン回路および第2のパイ
プライン回路の各々に対して、従来と同様のフルスキャ
ンATPGの処理を適用する(S8)。S8で求められ
たテストパターンをスキャンテスト用のテストパターン
にフォーマットする(S10)。ここでのフォーマット
は、以下のように行なう。パイプライン回路群214に
キャプチャクロックをmax_s回印可し、FF群60
A、60D、および60Fが、最初の(max_s−
1)回の印可時にはデータをホールドし、最後の1回の
印可時にはデータをホールドしないように設定する。な
ぜならば、FF群60Dは、最後の1回のキャプチャク
ロック印可時に組合せ回路62Cの出力を受け、保持す
るためである。上述の説明では、最後の1回のみデータ
をホールドしないような設定を行なった。実際には、表
1に示すように、最後の1回は必ずデータホールドしな
いように設定しなければならないが、((max_s−
min_s)+1)回から(max_s−1)回まで
は、データホールドを行なってもよいし、行なわなくて
もよい。また1回から(max_s−min_s)回ま
ではデータをホールドしなくてはならない。
プライン回路の各々に対して、従来と同様のフルスキャ
ンATPGの処理を適用する(S8)。S8で求められ
たテストパターンをスキャンテスト用のテストパターン
にフォーマットする(S10)。ここでのフォーマット
は、以下のように行なう。パイプライン回路群214に
キャプチャクロックをmax_s回印可し、FF群60
A、60D、および60Fが、最初の(max_s−
1)回の印可時にはデータをホールドし、最後の1回の
印可時にはデータをホールドしないように設定する。な
ぜならば、FF群60Dは、最後の1回のキャプチャク
ロック印可時に組合せ回路62Cの出力を受け、保持す
るためである。上述の説明では、最後の1回のみデータ
をホールドしないような設定を行なった。実際には、表
1に示すように、最後の1回は必ずデータホールドしな
いように設定しなければならないが、((max_s−
min_s)+1)回から(max_s−1)回まで
は、データホールドを行なってもよいし、行なわなくて
もよい。また1回から(max_s−min_s)回ま
ではデータをホールドしなくてはならない。
【0089】
【表1】
【0090】ここで、min_sとは、パイプライン回
路群214を構成するスキャン変換されたFF群の間隔
の最小値である。たとえば、パイプライン回路群214
では、min_sは、FF群60DとFF群60Eとの
間隔(または、FF群60FとFF群60Iとの間
隔)、すなわち2となる。
路群214を構成するスキャン変換されたFF群の間隔
の最小値である。たとえば、パイプライン回路群214
では、min_sは、FF群60DとFF群60Eとの
間隔(または、FF群60FとFF群60Iとの間
隔)、すなわち2となる。
【0091】なお、パイプライン回路群214におい
て、FF群60Aを実施の形態4と同様にデータホール
ド機能を持たない通常のスキャンFFに変換しても良
い。
て、FF群60Aを実施の形態4と同様にデータホール
ド機能を持たない通常のスキャンFFに変換しても良
い。
【0092】実施の形態4で説明した自動テストパター
ン生成装置を用いてパイプライン回路群214のテスト
パターンを生成すると、FF群60AとFF群60Eと
の間にスキャン変換されたFF群が存在せず、その間の
組合せ回路の規模が増大する。このため、S8の処理に
おけるATPGの処理が困難となる。しかし、本実施の
形態の自動テストパターン生成装置では、パイプライン
回路のステージ数が非常に多くなった場合においても、
スキャン変換されたFF群間の組合せ回路の数を所定数
に制限することができる。このため、このような問題は
生ぜず、確実にテストパターン生成を行なうことができ
る。
ン生成装置を用いてパイプライン回路群214のテスト
パターンを生成すると、FF群60AとFF群60Eと
の間にスキャン変換されたFF群が存在せず、その間の
組合せ回路の規模が増大する。このため、S8の処理に
おけるATPGの処理が困難となる。しかし、本実施の
形態の自動テストパターン生成装置では、パイプライン
回路のステージ数が非常に多くなった場合においても、
スキャン変換されたFF群間の組合せ回路の数を所定数
に制限することができる。このため、このような問題は
生ぜず、確実にテストパターン生成を行なうことができ
る。
【0093】[実施の形態6]本発明の実施の形態6に
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
係るパイプライン回路の自動テストパターン生成装置
は、図1〜図2を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。
【0094】図19を参照して、異なる2つの回路を含
む回路群216について考える。回路群216に含まれ
る第1の回路は、FF群60A〜60Dおよび60K〜
60Mと、組合せ回路62A〜62D、62I、および
62Jとを含む。組合せ回路62Aは、FF群60Aに
保持された値を受け、所定の論理演算を行なった後、結
果をFF群60Bに書込む。組合せ回路62Bは、FF
群60Bに保持された値を受け、所定の論理演算を行な
った後、結果をFF群60Cに書込む。組合せ回路62
Cは、FF群60Cに保持された値を受け、所定の論理
演算を行なった後、結果をFF群60Dに書込む。組合
せ回路62Dは、FF群60Dに保持された値を受け、
所定の論理演算を行なった後、結果をFF群60Kに書
込む。組合せ回路62Iは、FF群60Kに保持された
値を受け、所定の論理演算を行なった後、結果をFF群
60Lに書込む。組合せ回路62Jは、FF群60Lに
保持された値およびFF群60Mに含まれるあるFFに
保持された値を受け、所定の論理演算を行なった後、結
果をFF群60Mに書込む。
む回路群216について考える。回路群216に含まれ
る第1の回路は、FF群60A〜60Dおよび60K〜
60Mと、組合せ回路62A〜62D、62I、および
62Jとを含む。組合せ回路62Aは、FF群60Aに
保持された値を受け、所定の論理演算を行なった後、結
果をFF群60Bに書込む。組合せ回路62Bは、FF
群60Bに保持された値を受け、所定の論理演算を行な
った後、結果をFF群60Cに書込む。組合せ回路62
Cは、FF群60Cに保持された値を受け、所定の論理
演算を行なった後、結果をFF群60Dに書込む。組合
せ回路62Dは、FF群60Dに保持された値を受け、
所定の論理演算を行なった後、結果をFF群60Kに書
込む。組合せ回路62Iは、FF群60Kに保持された
値を受け、所定の論理演算を行なった後、結果をFF群
60Lに書込む。組合せ回路62Jは、FF群60Lに
保持された値およびFF群60Mに含まれるあるFFに
保持された値を受け、所定の論理演算を行なった後、結
果をFF群60Mに書込む。
【0095】回路群216に含まれる第2の回路は、F
F群60F〜60J、60N、および60Pと、組合せ
回路62E〜62H、62K、および62Lとを含む。
組合せ回路62Eは、FF群60Fに保持された値を受
け、所定の論理演算を行なった後、結果をFF群60G
に書込む。組合せ回路62Fは、FF群60Gに保持さ
れた値を受け、所定の論理演算を行なった後、結果をF
F群60Hに書込む。組合せ回路62Gは、FF群60
Hに保持された値を受け、所定の論理演算を行なった
後、結果をFF群60Iに書込む。組合せ回路62H
は、FF群60Iに保持された値を受け、所定の論理演
算を行なった後、結果をFF群60Nに書込む。組合せ
回路62Kは、FF群60Nに保持された値を受け、所
定の論理演算を行なった後、結果の一部を組合せ回路6
2Lに書込み、結果のその他の部分をFF群60Pに書
込む。組合せ回路62Lは、FF群60Pに保持された
値および組合せ回路62Kの出力の一部を受け、所定の
論理演算を行なった後、結果をFF群60Jに書込む。
F群60F〜60J、60N、および60Pと、組合せ
回路62E〜62H、62K、および62Lとを含む。
組合せ回路62Eは、FF群60Fに保持された値を受
け、所定の論理演算を行なった後、結果をFF群60G
に書込む。組合せ回路62Fは、FF群60Gに保持さ
れた値を受け、所定の論理演算を行なった後、結果をF
F群60Hに書込む。組合せ回路62Gは、FF群60
Hに保持された値を受け、所定の論理演算を行なった
後、結果をFF群60Iに書込む。組合せ回路62H
は、FF群60Iに保持された値を受け、所定の論理演
算を行なった後、結果をFF群60Nに書込む。組合せ
回路62Kは、FF群60Nに保持された値を受け、所
定の論理演算を行なった後、結果の一部を組合せ回路6
2Lに書込み、結果のその他の部分をFF群60Pに書
込む。組合せ回路62Lは、FF群60Pに保持された
値および組合せ回路62Kの出力の一部を受け、所定の
論理演算を行なった後、結果をFF群60Jに書込む。
【0096】図20を参照して、本実施の形態における
テストパターン生成方法について説明する。第1の回路
および第2の回路の各々より、パイプライン回路部分を
抽出する(S23)。パイプライン回路部分とは、各々
の回路のFF群をmステージ(図19では2ステージ)
置きに順序付けをした場合に、i番目に探索したFF群
と(i+1)番目に探索したFF群とで挟まれる回路部
分であって、データの流れが一方向で、配線におけるF
F群の飛び越しやフィードバックがない回路部分を指
す。回路群216では、FF群60AとFF群60Kと
に挟まれた回路部分、およびFF群60FとFF群60
Nとに挟まれた回路部分がパイプライン回路部分であ
る。
テストパターン生成方法について説明する。第1の回路
および第2の回路の各々より、パイプライン回路部分を
抽出する(S23)。パイプライン回路部分とは、各々
の回路のFF群をmステージ(図19では2ステージ)
置きに順序付けをした場合に、i番目に探索したFF群
と(i+1)番目に探索したFF群とで挟まれる回路部
分であって、データの流れが一方向で、配線におけるF
F群の飛び越しやフィードバックがない回路部分を指
す。回路群216では、FF群60AとFF群60Kと
に挟まれた回路部分、およびFF群60FとFF群60
Nとに挟まれた回路部分がパイプライン回路部分であ
る。
【0097】パイプライン回路部分からはmステージ置
きにスキャン変換するFF群(FF群60A、60C、
60K、60F、60H、および60N)を抽出する。
パイプライン回路部分以外の回路部分からはすべてのF
F群(FF群60L、60M、60P、および60J)
を抽出する(S24)。
きにスキャン変換するFF群(FF群60A、60C、
60K、60F、60H、および60N)を抽出する。
パイプライン回路部分以外の回路部分からはすべてのF
F群(FF群60L、60M、60P、および60J)
を抽出する(S24)。
【0098】抽出したFF群をスキャン変換して、スキ
ャンチェーンを構築する(S25)。スキャンチェーン
は、パイプライン回路部分のFF群(FF群60A、6
0C、60K、60F、60H、および60N)を結ぶ
スキャンチェーン86と、パイプライン回路部分以外の
FF群(FF群60L、60M、60P、および60
J)およびパイプライン回路部分の最終ステージのFF
群(FF群60K、および60N)を結ぶスキャンチェ
ーン88とからなる。スキャンチェーン86は、スキャ
ンイン端子92、FF群60A、60C、60K、60
F、60Hおよび60N、ならびにスキャンアウト端子
94の順にデータを伝送するように構築されている。ス
キャンチェーン88は、スキャンイン端子96、FF群
60K、60N、60P、60L、60M、および60
J、ならびにスキャンアウト端子98の順にデータを伝
送するように構築されている。
ャンチェーンを構築する(S25)。スキャンチェーン
は、パイプライン回路部分のFF群(FF群60A、6
0C、60K、60F、60H、および60N)を結ぶ
スキャンチェーン86と、パイプライン回路部分以外の
FF群(FF群60L、60M、60P、および60
J)およびパイプライン回路部分の最終ステージのFF
群(FF群60K、および60N)を結ぶスキャンチェ
ーン88とからなる。スキャンチェーン86は、スキャ
ンイン端子92、FF群60A、60C、60K、60
F、60Hおよび60N、ならびにスキャンアウト端子
94の順にデータを伝送するように構築されている。ス
キャンチェーン88は、スキャンイン端子96、FF群
60K、60N、60P、60L、60M、および60
J、ならびにスキャンアウト端子98の順にデータを伝
送するように構築されている。
【0099】スキャン変換された回路群216にセレク
タ87および89を挿入する(S26)。セレクタ87
は、スキャンチェーン86および88の各々の値を受
け、図示しない第1セレクト信号に従って、いずれか一
方の値をFF群60Kに供給する。セレクタ89は、ス
キャンチェーン86および88の各々の値を受け、図示
しない第2セレクト信号に従って、いずれか一方の値を
FF群60Nに供給する。
タ87および89を挿入する(S26)。セレクタ87
は、スキャンチェーン86および88の各々の値を受
け、図示しない第1セレクト信号に従って、いずれか一
方の値をFF群60Kに供給する。セレクタ89は、ス
キャンチェーン86および88の各々の値を受け、図示
しない第2セレクト信号に従って、いずれか一方の値を
FF群60Nに供給する。
【0100】組合せ回路62A〜62Lに対するATP
Gの処理ができるようなデータベースを構築する(S2
7)。具体的には、スキャン変換の対象とならなかった
FF群60B、60D、60G、および60Iをデータ
が通過するような組合せ回路を考え、データベースを構
築する。
Gの処理ができるようなデータベースを構築する(S2
7)。具体的には、スキャン変換の対象とならなかった
FF群60B、60D、60G、および60Iをデータ
が通過するような組合せ回路を考え、データベースを構
築する。
【0101】データベース構築後、従来と同様にフルス
キャンATPGの処理を適用する(S28)。S28で
求められたテストパターンをスキャンテスト用のテスト
パターンにフォーマットする(S29)。パイプライン
回路部分に対するスキャンテスト時には、セレクタ87
およびセレクタ89が各々スキャンチェーン86の信号
値を選択するように第1のセレクト信号および第2のセ
レクト信号を設定し、パイプライン回路部分以外の回路
部分に対するスキャンテスト時には、セレクタ87およ
びセレクタ89が各々スキャンチェーン88の信号値を
選択するように第1のセレクト信号および第2のセレク
ト信号を設定する。パイプライン回路部分のスキャンテ
スト時には、キャプチャクロックを2回印可し、パイプ
ライン回路以外のスキャンテスト時には、キャプチャク
ロックを1回印可するようにする。
キャンATPGの処理を適用する(S28)。S28で
求められたテストパターンをスキャンテスト用のテスト
パターンにフォーマットする(S29)。パイプライン
回路部分に対するスキャンテスト時には、セレクタ87
およびセレクタ89が各々スキャンチェーン86の信号
値を選択するように第1のセレクト信号および第2のセ
レクト信号を設定し、パイプライン回路部分以外の回路
部分に対するスキャンテスト時には、セレクタ87およ
びセレクタ89が各々スキャンチェーン88の信号値を
選択するように第1のセレクト信号および第2のセレク
ト信号を設定する。パイプライン回路部分のスキャンテ
スト時には、キャプチャクロックを2回印可し、パイプ
ライン回路以外のスキャンテスト時には、キャプチャク
ロックを1回印可するようにする。
【0102】このようなテストパターン生成により、パ
イプライン回路部分に対しては、少ない回路付加でフル
スキャンATPGを行なうことができ、パイプライン回
路部分以外の回路部分に対しては従来と同様のフルスキ
ャンATPGを行なうことができる。よって、ファイル
サイズの小さなテストパターンで高故障検出率の高いテ
ストを行なうことができる。
イプライン回路部分に対しては、少ない回路付加でフル
スキャンATPGを行なうことができ、パイプライン回
路部分以外の回路部分に対しては従来と同様のフルスキ
ャンATPGを行なうことができる。よって、ファイル
サイズの小さなテストパターンで高故障検出率の高いテ
ストを行なうことができる。
【0103】図21の回路群218のように、1つのス
キャンチェーン91でスキャン変換されたFF群を接続
することも可能である。この場合、生成されるテストパ
ターンのパターン長は長くなるが、回路群216のよう
にセレクタ87および89を設ける必要がなく、スキャ
ンテストのための回路付加が少なくなる。また、スキャ
ンFFのシフト順序の自由度が大きくなるため、レイア
ウトに悪影響を与えないようにスキャンチェーンの構築
を行なうことができる。
キャンチェーン91でスキャン変換されたFF群を接続
することも可能である。この場合、生成されるテストパ
ターンのパターン長は長くなるが、回路群216のよう
にセレクタ87および89を設ける必要がなく、スキャ
ンテストのための回路付加が少なくなる。また、スキャ
ンFFのシフト順序の自由度が大きくなるため、レイア
ウトに悪影響を与えないようにスキャンチェーンの構築
を行なうことができる。
【0104】本実施の形態で説明した回路群216およ
び218の各々のパイプライン回路部分に対しては、実
施の形態2から4で説明した方法に従い、スキャンテス
トのための回路を構築しても良い。
び218の各々のパイプライン回路部分に対しては、実
施の形態2から4で説明した方法に従い、スキャンテス
トのための回路を構築しても良い。
【0105】
【発明の効果】請求項1〜12に記載の発明によると、
テスト回路の規模を小さくすることができる。
テスト回路の規模を小さくすることができる。
【0106】請求項13に記載の発明によると、テスト
回路の規模を小さくし、かつ配線を容易にすることがで
きる。
回路の規模を小さくし、かつ配線を容易にすることがで
きる。
【0107】請求項14〜19に記載の発明によると、
組合せ回路に対するテストを確実に行なうことができ、
コンパクトで、かつ故障検出率の高いテストパターンを
生成することができる。
組合せ回路に対するテストを確実に行なうことができ、
コンパクトで、かつ故障検出率の高いテストパターンを
生成することができる。
【図1】 従来のパイプライン回路の自動テストパター
ン生成装置の概観図である。
ン生成装置の概観図である。
【図2】 従来のパイプライン回路の自動テストパター
ン生成装置の構成を示すブロック図である。
ン生成装置の構成を示すブロック図である。
【図3】 実施の形態1に係る自動テストパターン生成
装置の動作を説明するフローチャートである。
装置の動作を説明するフローチャートである。
【図4】 実施の形態1に係るパイプライン回路220
の回路図である。
の回路図である。
【図5】 実施の形態1に係るパイプライン回路200
の回路図である。
の回路図である。
【図6】 実施の形態1に係るパイプライン回路202
の回路図である。
の回路図である。
【図7】 実施の形態1に係るATPG用データベース
構築の処理を説明するフローチャートである。
構築の処理を説明するフローチャートである。
【図8】 実施の形態1に係るパイプライン回路201
の回路図である。
の回路図である。
【図9】 実施の形態1に係るテストパターンのフォー
マット処理を説明するフローチャートである。
マット処理を説明するフローチャートである。
【図10】 実施の形態2に係るパイプライン回路20
3および205の回路図である。
3および205の回路図である。
【図11】 実施の形態3に係るパイプライン回路20
4の回路図である。
4の回路図である。
【図12】 実施の形態3に係る自動テストパターン生
成装置の動作を説明するフローチャートである。
成装置の動作を説明するフローチャートである。
【図13】 実施の形態3に係るパイプライン回路群2
06の回路図である。
06の回路図である。
【図14】 実施の形態4に係るパイプライン回路群2
08の回路図である。
08の回路図である。
【図15】 実施の形態4に係るデータホールド機能付
スキャンFFの回路図である。
スキャンFFの回路図である。
【図16】 実施の形態4に係るパイプライン回路群2
10の回路図である。
10の回路図である。
【図17】 実施の形態4に係るパイプライン回路群2
12の回路図である。
12の回路図である。
【図18】 実施の形態5に係るパイプライン回路群2
14の回路図である。
14の回路図である。
【図19】 実施の形態6に係るパイプライン回路群2
16の回路図である。
16の回路図である。
【図20】 実施の形態6に係る自動テストパターン生
成装置の動作を説明するフローチャートである。
成装置の動作を説明するフローチャートである。
【図21】 実施の形態6に係るパイプライン回路群2
18の回路図である。
18の回路図である。
【図22】 従来のパイプライン回路222の回路図で
ある。
ある。
【図23】 従来のフルスキャンATPGの処理を説明
するフローチャートである。
するフローチャートである。
【図24】 従来のパーシャルスキャンATPGの処理
を説明するフローチャートである。
を説明するフローチャートである。
【図25】 従来のパイプライン回路224の回路図で
ある。
ある。
30 コンピュータ、50 CPU、200 パイプラ
イン回路、60A〜60E FF群、62A〜62D
組合せ回路、64 スキャンチェーン。
イン回路、60A〜60E FF群、62A〜62D
組合せ回路、64 スキャンチェーン。
Claims (19)
- 【請求項1】 シリーズで配列された複数個のフリップ
フロップ群と、 前記複数個のフリップフロップ群の間にそれぞれ配置さ
れ、前段のフリップフロップ群の出力に接続された入力
と、後段のフリップフロップ群に接続された出力とを有
する複数個の組合せ回路とを含むパイプライン回路を含
み、 前記複数個のフリップフロップ群は、スキャン変換され
たフリップフロップ群と、スキャン変換されないフリッ
プフロップ群とを含み、 さらに、 前記スキャン変換されたフリップフロップ群を相互に接
続するスキャンチェーンを含む、テスト回路付パイプラ
イン回路。 - 【請求項2】 前記スキャン変換されたフリップフロッ
プ群は、所定ステージ数置きのフリップフロップ群であ
る、請求項1に記載のテスト回路付パイプライン回路。 - 【請求項3】 前記所定ステージ数は、前記組合せ回路
の個数と等しい、請求項2に記載のテスト回路付パイプ
ライン回路。 - 【請求項4】 前記所定ステージ数は、前記組合せ回路
の個数よりも小さい、請求項2に記載のテスト回路付パ
イプライン回路。 - 【請求項5】 第1および第2の前記パイプライン回路
を含み、 前記第1のパイプライン回路の前記スキャンチェーン
と、前記第2のパイプライン回路の前記スキャンチェー
ンとは相互に接続されている、請求項2に記載のテスト
回路付パイプライン回路。 - 【請求項6】 前記第1のパイプライン回路の前記所定
ステージ数は、前記第2のパイプライン回路の前記所定
ステージ数と等しい、請求項5に記載のテスト回路付パ
イプライン回路。 - 【請求項7】 前記第1のパイプライン回路の前記所定
ステージ数は、前記第2のパイプライン回路の前記所定
ステージ数より大きい、請求項5に記載のテスト回路付
パイプライン回路。 - 【請求項8】 前記第2のパイプライン回路の前記複数
個のフリップフロップ群のうち、最も前段のものはデー
タホールド機能付のフリップフロップ群である、請求項
7に記載のテスト回路付パイプライン回路。 - 【請求項9】 前記データホールド機能付のフリップフ
ロップ群を構成するデータホールド機能付スキャンフリ
ップフロップは、 第1のセレクタと、 第2のセレクタと、 フリップフロップとを含み、 前記第1のセレクタは、内部データ信号および前記フリ
ップフロップの出力にそれぞれ接続された2つの入力
と、第2のセレクタの入力に接続された出力とを有し、
データホールド信号に従い状態を定め、 前記第2のセレクタは、前記第1のセレクタの出力およ
び前段のフリップフロップの出力にそれぞれ接続された
2つの入力と、前記フリップフロップの入力に接続され
た出力とを有し、スキャンイネーブル信号に従い状態を
定め、 前記フリップフロップは、前記第2のセレクタの出力に
接続された入力と、前記第1のセレクタの入力に接続さ
れた出力とを有する、請求項8に記載のテスト回路付パ
イプライン回路。 - 【請求項10】 前記スキャン変換されたフリップフロ
ップ群のうち、隣接するものの間にあるステージ数は、
ある最大値を有しており、 前記最大値より少ない数のステージを隔てて隣接する2
つのフリップフロップ群のうち前段のものは、データホ
ールド機能付フリップフロップ群である、請求項1、
2、および4〜7のいずれかに記載のテスト回路付パイ
プライン回路。 - 【請求項11】 前記パイプライン回路は、シリーズで
配列された複数個のスキャン変換されたフリップフロッ
プ群と、組合せ回路と、前記複数個のスキャン変換され
たフリップフロップ群を相互に接続するスキャンチェー
ンとを含む非パイプライン回路部分をさらに含み、 前記非パイプライン回路以外の部分に含まれる前記スキ
ャンチェーンと、前記非パイプライン回路に含まれる前
記スキャンチェーンとが相互に接続されている、請求項
1〜10のいずれかに記載のテスト回路付パイプライン
回路。 - 【請求項12】 前記非パイプライン回路以外の部分に
含まれる前記スキャンチェーンと、前記非パイプライン
回路に含まれる前記スキャンチェーンとに接続された入
力を有し、前記非パイプライン回路部分の第1ステージ
の前記スキャン変換されたフリップフロップ群に接続さ
れた出力を有するセレクタをさらに含む、請求項11に
記載のテスト回路付パイプライン回路。 - 【請求項13】 シリーズで配列された複数個のフリッ
プフロップ群と、 前記複数個のフリップフロップ群の間にそれぞれ配置さ
れ、前段のフリップフロップ群の出力に接続された入力
と、後段のフリップフロップ群に接続された出力とを有
する複数個の組合せ回路とを各々含む第1および第2の
パイプライン回路を含み、 前記第1および第2のパイプライン回路の各々の前記複
数個のフリップフロップ群のうち、第1ステージのフリ
ップフロップ群と、最終ステージのフリップフロップ群
とはともにスキャン変換されており、 さらに、 前記第1および第2のパイプライン回路の前記第1ステ
ージのフリップフロップ群を相互に接続する第1のスキ
ャンチェーンと、 前記第1および第2のパイプライン回路の前記最終ステ
ージのフリップフロップ群を相互に接続する第2のスキ
ャンチェーンとを含む、テスト回路付パイプライン回
路。 - 【請求項14】 テスト回路付パイプライン回路をテス
トするための自動テストパターン生成方法であって、 前記テスト回路付パイプライン回路は、 シリーズで配列された複数個のフリップフロップ群と、 前記複数個のフリップフロップ群の間にそれぞれ配置さ
れ、前段のフリップフロップ群の出力に接続された入力
と、後段のフリップフロップ群に接続された出力とを有
する複数個の組合せ回路とを含むパイプライン回路を含
み、 前記複数個のフリップフロップ群は、スキャン変換され
たフリップフロップ群と、スキャン変換されないフリッ
プフロップ群とを含み、 さらに、 前記スキャン変換されたフリップフロップ群を相互に接
続するスキャンチェーンを含み、 前記パイプライン回路の各々を構成する前記組合せ回路
の各々に対して、前記スキャン変換されたフリップフロ
ップ群に挟まれた複数の前記組合せ回路を1つの回路と
みなして、自動テストパターン生成を行なうことができ
るようなデータベースを構築するデータベース構築ステ
ップと、 前記データベースに基づき、フルスキャン自動テストパ
ターンの生成を行なうステップと、 前記フルスキャン自動テストパターンをスキャンテスト
用テストパターンにフォーマットするテストパターンフ
ォーマットステップとを含む、自動テストパターン生成
方法。 - 【請求項15】 前記データベース構築ステップは、ス
キャン変換されなかった前記フリップフロップ群の各々
に属するフリップフロップの各々のデータ入力信号とデ
ータ出力信号とを短絡させるステップと、 前記スキャン変換されたフリップフロップ群の各々に属
するフリップフロップの各々を削除し、入力端子および
出力端子を各々挿入するステップとを含む、請求項14
に記載の自動テストパターン生成方法。 - 【請求項16】 前記テストパターンフォーマットステ
ップは、 前記フルスキャンテスト用テストパターンに基づき、ス
キャンテスト時に前記スキャン変換されたフリップフロ
ップ群にデータを前記スキャンチェーンを介して前記入
力端子より設定するようなテストパターンを出力する第
1のテストパターン出力ステップと、 前記スキャン変換されたフリップフロップ群に設定され
た前記データを前記組合せ回路の各々に順次取込むよう
に定められた所定回数だけキャプチャクロックを印可す
るようなテストパターンを出力する第2のテストパター
ン出力ステップと、 前記スキャン変換されたフリップフロップ群に保持され
たデータを前記出力端子より読出し、前記スキャンチェ
ーンを介して観測するためのテストパターンを出力する
第3のテストパターン出力ステップとを含む、請求項1
4または15に記載の自動テストパターン生成方法。 - 【請求項17】 前記スキャン変換されたフリップフロ
ップ群は、所定ステージ数置きのフリップフロップであ
り、 前記第2のテストパターン出力ステップは、前記所定ス
テージ数だけキャプチャクロックを印可するようなテス
トパターンを出力するステップを含む、請求項16に記
載の自動テストパターン生成方法。 - 【請求項18】 前記テスト回路付パイプライン回路
は、第1および第2の前記パイプライン回路を含み、 前記第1のパイプライン回路の前記スキャンチェーン
と、前記第2のパイプライン回路の前記スキャンチェー
ンとは相互に接続されており、 前記第1のパイプライン回路の前記所定ステージ数は、
前記第2のパイプライン回路の前記所定ステージ数より
大きく、 前記第2のパイプライン回路の前記複数個のフリップフ
ロップ群のうち、最も前段のものはデータホールド機能
付のフリップフロップ群であり、 前記データホールド機能付のフリップフロップ群を構成
するデータホールド機能付スキャンフリップフロップ
は、 第1のセレクタと、 第2のセレクタと、 フリップフロップとを含み、 前記第1のセレクタは、内部データ信号および前記フリ
ップフロップの出力にそれぞれ接続された2つの入力
と、第2のセレクタの入力に接続された出力とを有し、
データホールド信号に従い状態を定め、 前記第2のセレクタは、前記第1のセレクタの出力およ
び前段のフリップフロップの出力にそれぞれ接続された
2つの入力と、前記フリップフロップの入力に接続され
た出力とを有し、スキャンイネーブル信号に従い状態を
定め、 前記フリップフロップは、前記第2のセレクタの出力に
接続された入力と、前記第1のセレクタの入力に接続さ
れた出力とを有し、 前記第2のテストパターン出力ステップは、前記第1の
所定ステージ数のうち最大値を取る前記第1の所定ステ
ージ数だけキャプチャクロックを印可し、前記キャプチ
ャクロックの印可時には、前記第1のセレクタは前記フ
リップフロップの出力を出力するようにデータホールド
信号を設定し、かつ前記第2のセレクタは、前記第1の
セレクタの出力を出力するようにスキャンイネーブル信
号を設定するようなテストパターンを出力するステップ
を含む、請求項17に記載の自動テストパターン生成方
法。 - 【請求項19】 前記スキャン変換されたフリップフロ
ップ群のうち、隣接するものの間にあるステージ数は、
ある最大値を有しており、 前記最大値より少ない数のステージを隔てて隣接する2
つのフリップフロップ群のうち前段のものは、前記デー
タホールド機能付フリップフロップ群であり、 前記第2のテストパターン出力ステップは、max_s
回だけ前記キャプチャクロックを印可し、1回目から
(前記max_s−min_s)回目までの前記キャプ
チャクロック印可時には、前記第1のセレクタは前記フ
リップフロップの出力を出力するように前記データホー
ルド信号を設定し、かつ前記第2のセレクタは前記第1
のセレクタの出力を出力するように前記スキャンイネー
ブル信号を設定するような前記テストパターンを出力
し、前記max_s回目の前記キャプチャクロック印可
時には、前記第1のセレクタは前記内部データ信号を出
力するように前記データホールド信号を設定し、かつ前
記第2のセレクタは前段の前記フリップフロップの出力
を出力するように前記スキャンイネーブル信号を設定す
るような前記テストパターンを出力するステップを含
み、 前記max_sは、前記スキャン変換されたフリップフ
ロップ群の組に挟まれる前記組合せ回路の個数の最大値
であり、 前記min_sは、前記スキャン変換されたフリップフ
ロップ群の組に挟まれる前記組合せ回路の個数の最小値
である、請求項18に記載の自動テストパターン生成方
法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10004691A JPH11203158A (ja) | 1998-01-13 | 1998-01-13 | テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 |
US09/100,025 US6073265A (en) | 1998-01-13 | 1998-06-19 | Pipeline circuit with a test circuit with small circuit scale and an automatic test pattern generating method for testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10004691A JPH11203158A (ja) | 1998-01-13 | 1998-01-13 | テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11203158A true JPH11203158A (ja) | 1999-07-30 |
Family
ID=11590925
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10004691A Pending JPH11203158A (ja) | 1998-01-13 | 1998-01-13 | テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6073265A (ja) |
JP (1) | JPH11203158A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019535021A (ja) * | 2016-08-31 | 2019-12-05 | ノースロップ グラマン システムズ コーポレイションNorthrop Grumman Systems Corporation | ウェーブパイプライン型論理回路走査システム |
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EP4217752A1 (en) | 2020-11-03 | 2023-08-02 | Synopsys, Inc. | Reformatting scan patterns in presence of hold type pipelines |
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KR0180327B1 (ko) * | 1994-09-28 | 1999-04-15 | 가네꼬 히사시 | Lsi 의 고장위치 추정법 |
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JPH08248096A (ja) * | 1995-03-13 | 1996-09-27 | Advantest Corp | 回路試験装置 |
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-
1998
- 1998-01-13 JP JP10004691A patent/JPH11203158A/ja active Pending
- 1998-06-19 US US09/100,025 patent/US6073265A/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US6073265A (en) | 2000-06-06 |
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