JPH11203158A - テスト回路付パイプライン回路およびテスト回路付パイプライン回路をテストするための自動テストパターン生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の小さいテスト回路付パイプライン
回路を提供し、その回路を構成する組合せ回路のテスト
が確実にでき、コンパクトで、かつ故障検出率の高いテ
ストパターンを生成する自動テストパターン生成方法を
提供することである。 【解決手段】 パイプライン回路２００を構成するフリ
ップフロップ群６０を２ステージ置きにスキャン変換
し、スキャン変換されたフリップフロップ群６０Ａ、６
０Ｃ、および６０Ｅを相互に接続するようなスキャンパ
ス６４を構築する。スキャン変換されなかったフリップ
フロップ群６０Ｂ、および６０Ｄをそれぞれデータが通
過し、組合せ回路６２Ａおよび６２Ｂ、ならびに組合せ
回路６２Ｃおよび６２Ｄをそれぞれ１つの組合せ回路と
みなすように、キャプチャクロックを２回印加するよう
なテストパターンを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト回路付パイ
プライン回路およびテスト回路付パイプライン回路をテ
ストするための自動テストパターン生成方法に関し、特
に、回路規模の小さいテスト回路付パイプライン回路お
よび当該回路をテストするための自動テストパターン生
成方法に関する。

【０００２】

【従来の技術】図１を参照して、従来のパイプライン回
路の自動テストパターン生成装置は、ＥＷＳ（Engineer
ing Work Station）３０と、ＥＷＳ３０に指示を与える
ためのキーボード３８およびマウス４０と、ＥＷＳ３０
により演算された論理回路合成結果等を表示するための
ディスプレイ３２と、ＥＷＳ３０が実行するプログラム
をそれぞれ読取るための磁気テープ装置３４、ＣＤ−Ｒ
ＯＭ（Compact Disc-Read Only Memory ）装置４２およ
び通信モデム４６とを含む。

【０００３】トランジスタの論理回路合成を行なうため
のプログラムは、ＥＷＳ３０で読取可能な記録媒体であ
る磁気テープ３６またはＣＤ−ＲＯＭ４４に記録され、
磁気テープ装置３４およびＣＤ−ＲＯＭ装置４２でそれ
ぞれ読取られる。または、通信回線を介して通信モデム
４６で読取られる。

【０００４】図２を参照して、ＥＷＳ３０は、磁気テー
プ装置３４、ＣＤ−ＲＯＭ装置４２または通信モデム４
６を介して読取られたプログラムを実行するためのＣＰ
Ｕ（Central Processing Unit ）５０と、ＥＷＳ３０の
動作に必要なその他のプログラムおよびデータを記憶す
るためのＲＯＭ（Read Only Memory) ５２と、プログラ
ム、プログラム実行時のパラメータ、演算結果などを記
憶するためのＲＡＭ（Random Access Memory）５４と、
プログラムおよびデータなどを記憶するための磁気ディ
スク５６とを含む。

【０００５】本明細書にいうパイプライン回路とは、シ
リーズに配列されたｎステージのフリップフロップ（以
下「ＦＦ」という。）群と、各ステージのＦＦ群の間に
位置する組合せ回路よりなる。第ｉステージのＦＦ群と
第（ｉ＋１）ステージのＦＦ群との間に位置する組合せ
回路は、第ｉステージのＦＦ群の出力を受け、所定の論
理演算を行なった後、その出力値を第（ｉ＋１）ステー
ジのＦＦ群の入力に供給するものとする。

【０００６】図４を参照して、パイプライン回路２２０
は、第１ステージのＦＦ群６０Ａと、ＦＦ群６０Ａの保
持する値を受け、所定の論理演算を行なうための組合せ
回路６２Ａと、組合せ回路６２Ａの演算結果を受け、そ
の値を保持するための第２ステージのＦＦ群６０Ｂと、
ＦＦ群６０Ｂの保持する値を受け、所定の論理演算を行
なうための組合せ回路６２Ｂと、組合せ回路６２Ｂの演
算結果を受け、その値を保持するための第３ステージの
ＦＦ群６０Ｃと、ＦＦ群６０Ｃの保持する値を受け、所
定の論理演算を行なうための組合せ回路６２Ｃと、組合
せ回路６２Ｃの演算結果を受け、その値を保持するため
の第４ステージのＦＦ群６０Ｄと、ＦＦ群６０Ｄの保持
する値を受け、所定の論理演算を行なうための組合せ回
路６２Ｄと、組合せ回路６２Ｄの演算結果を受け、その
値を保持するための第５ステージのＦＦ群６０Ｅとを含
む。

【０００７】このような構成のパイプライン回路２２０
は、限られた処理性能のトランジスタを用いて高速処理
を実現するために演算処理用のＬＳＩ（Large Scale In
tegration ）などで、しばしば用いられる。ＬＳＩで
は、回路を直接調べることができないため、テスト方法
が問題となるが、その一手法としてスキャンテストがあ
る。パイプライン回路２２０に対する、スキャンテスト
のための汎用的な自動テストパターン生成（Automatic
Test Pattern Generation 、以下「ＡＴＰＧ」とい
う。）の方法として、フルスキャンＡＴＰＧとパーシャ
ルスキャンＡＴＰＧとがある。

【０００８】図２２を参照して、パイプライン回路２２
０を構成するすべてのＦＦをスキャン変換したパイプラ
イン回路２２２は、ＦＦ群６０Ａ〜６０Ｅの各々を接続
するスキャンチェーン９３をさらに含む。このようにス
キャン変換されたパイプライン回路２２２では、スキャ
ンチェーン９３を通じてシフト動作を行なうことができ
るようになっており、スキャンＦＦ（スキャン変換され
たＦＦ）の値をスキャンイン端子６５から設定したり、
スキャンアウト端子６７より観測したりすることが容易
にできるようになる。

【０００９】図２３を参照して、フルスキャンＡＴＰＧ
の処理手順について説明する。スキャン変換後のパイプ
ライン回路２２２より、組合せ回路６２Ａ〜６２Ｄの抽
出を行なう（Ｓ３２）。Ｓ３２で抽出された組合せ回路
６２Ａ〜６２Ｄの各々に対して、所定の方法でＡＴＰＧ
を行なう（Ｓ３４）。Ｓ３４の処理で生成されたテスト
パターンは、組合せ回路６２Ａ〜６２Ｄの各々に対する
テストパターンであるため、このテストパターンをその
ままスキャンテストに用いることはできない。このた
め、これらテストパターンをスキャンテスト用のテスト
パターンにフォーマットする（Ｓ３６）。たとえば、フ
ォーマット前の組合せ回路６２Ａのテストパターンは、
組合せ回路６２Ａの入力値と出力値との関係を示してい
る。スキャンテストでは、スキャンイン端子６５より、
この入力値を順次シフト動作をしながら読込み、ＦＦ群
６０Ａの各ＦＦへ入力値の設定を行なう。この設定が行
なわれた後、キャプチャクロックを組合せ回路６２Ａに
１回印加し、出力値をＦＦ群６０Ｂの各ＦＦに取込む。
その後、所定回数のシフト動作を行ない、スキャンアウ
ト端子６７より組合せ回路６２Ａの出力値を観測する。
このようなスキャンテストが可能となるようにＳ３６の
処理では、テストパターンに対する所定のフォーマット
を行なう。

【００１０】このように、フルスキャンＡＴＰＧでは、
すべての組合せ回路についてのテストを確実に行なうこ
とができるテストパターンを生成することができる。ま
た、そのテストパターンはコンパクトで、かつ故障検出
率の高いものである。

【００１１】図２４および図２５を参照して、パーシャ
ルスキャンＡＴＰＧの処理手順について説明する。パイ
プライン回路２２０を解析し、制御性／観測性の悪い順
にＦＦを配列する（Ｓ４２）。あらかじめ与えられたス
キャン化率に基づき、スキャン変換を行なうＦＦの個数
（＝回路中の総ＦＦ数×スキャン化率）を算出し、その
個数のＦＦを、制御性／観測性の悪いものから順にスキ
ャン変換を行なう（Ｓ４４）。図２５を参照して、スキ
ャン変換を行なった結果、一例としてパイプライン回路
２２４が得られる。

【００１２】制御性が良いか否かは、ＬＳＩ外部からの
入力ポートのみを使用して、ＦＦのデータをユーザの意
図通りに設定しやすいか否かにより判断される。たとえ
ば、多ビットカウンタを構成するＦＦのうち、カウンタ
値の最上位ビットに対応するＦＦは制御性が悪いとされ
る。なぜならば、このＦＦの値を変化させるためには、
多くのクロックを多ビットカウンタに印可しなければな
らないからである。ただし、この制御性が良いか否か
は、相対的に判断されるものであり、周囲の回路により
変化する。

【００１３】観測性が良いか否かは、ＦＦの値をＬＳＩ
の出力ポート（図示せず）を介して観測しやすいか否か
により判断される。たとえば、ＦＦから出力ポートに至
るまでの論理パスが長く、かつその論理パス上に多くの
ＦＦを含むような場合には、ＦＦの値を出力ポートに伝
えることが難しく、一般的に観測性が悪くなる。

【００１４】パイプライン回路２２４のスキャンパス９
５を介してスキャンテストを行なうための順序回路に対
するＡＴＰＧを実行する（Ｓ４６）。最後に、フルスキ
ャンＡＴＰＧの処理と同様にテストパターンのフォーマ
ットを行なう（Ｓ４８）。

【００１５】

【発明が解決しようとする課題】上述のようにフルスキ
ャンＡＴＰＧの処理では、すべての組合せ回路について
のテストを確実に行なうことができ、コンパクトで、か
つ故障検出率の高いテストパターンを生成することがで
きる。しかし、パイプライン回路に含まれるすべてのＦ
Ｆをスキャン変換する必要があり、スキャンＦＦを用い
ることによるテスト回路の回路規模が増大するという問
題がある。

【００１６】一方、パーシャルスキャンＡＴＰＧの処理
では、すべてのＦＦをスキャン変換する必要がないた
め、スキャン化率を低く設定することによりテスト回路
の回路規模を小さくすることができる。その反面、順序
回路に対するＡＴＰＧの処理は一般的に難しく、また、
スキャン化率を低く設定するにつれ、故障検出率が下が
り、テストパターンが膨大になるといった問題点が現れ
る。さらに、順序回路素子の状態を考慮しながらテスト
パターン生成を行なうため、パイプライン回路２２４全
体として一括処理する必要があり、現在のＥＷＳ３０の
性能では、大規模な回路を取り扱うことができない。

【００１７】本発明は、これらのような問題点を解決す
るためになされたもので、その目的は、回路規模の小さ
いテスト回路付パイプライン回路を提供することであ
る。

【００１８】本発明の他の目的は、回路規模が小さく、
かつ配線が容易なテスト回路付パイプライン回路を提供
することである。

【００１９】本発明のさらに他の目的は、回路規模の小
さいテスト回路付パイプライン回路を用いて、組合せ回
路に対するテストが確実にでき、コンパクトで、かつ故
障検出率の高いテストパターンを生成する自動テストパ
ターン生成方法を提供することである。

【００２０】

【課題を解決するための手段】請求項１に記載の発明に
係るテスト回路付パイプライン回路は、シリーズで配列
された複数個のフリップフロップ群と、複数個のフリッ
プフロップ群の間にそれぞれ配置され、前段のフリップ
フロップ群の出力に接続された入力と、後段のフリップ
フロップ群に接続された出力とを有する複数個の組合せ
回路とを含むパイプライン回路を含む。複数個のフリッ
プフロップ群は、スキャン変換されたフリップフロップ
群と、スキャン変換されないフリップフロップ群とを含
む。テスト回路付パイプライン回路は、さらに、スキャ
ン変換されたフリップフロップ群を相互に接続するスキ
ャンチェーンを含む。

【００２１】請求項１に記載の発明によると、一部のフ
リップフロップ群のみをスキャン変換する。このため、
テスト回路付パイプライン回路の規模を小さくすること
ができる。

【００２２】請求項２に記載の発明は、請求項１に記載
の発明の構成に加えて、スキャン変換されたフリップフ
ロップ群は、所定ステージ数置きのフリップフロップ群
である。

【００２３】請求項２に記載の発明によると、請求項１
に記載の発明の作用、効果に加えて、テスト回路付パイ
プライン回路に含まれるスキャン変換されたフリップフ
ロップ群は、所定ステージ数置きにスキャン変換された
フリップフロップ群である。このため、テスト回路付パ
イプライン回路の規模を小さくすることができる。

【００２４】請求項３に記載の発明は、請求項２に記載
の発明の構成に加えて、所定ステージ数は、組合せ回路
の個数と等しい。

【００２５】請求項３に記載の発明によると、請求項２
に記載の発明の作用、効果に加えて、テスト回路付パイ
プライン回路に含まれるスキャン変換されたフリップフ
ロップ群は、第１ステージのフリップフロップ群と、最
終ステージのフリップフロップ群とからなる。このた
め、スキャン変換されたフリップフロップ群の数を最小
にすることができ、テスト回路付パイプライン回路の規
模を小さくすることができる。

【００２６】請求項４に記載の発明は、請求項２に記載
の発明の構成に加えて、所定ステージ数は、組合せ回路
の個数よりも小さい。

【００２７】請求項５に記載の発明は、請求項２に記載
の発明の構成に加えて、第１および第２のパイプライン
回路を含み、第１のパイプライン回路のスキャンチェー
ンと、第２のパイプライン回路のスキャンチェーンとは
相互に接続されている。

【００２８】請求項５に記載の発明によると、請求項２
に記載の発明の作用、効果に加えて、２つのテスト回路
付パイプライン回路の各々に含まれるスキャン変換され
たフリップフロップ群は、所定ステージ数置きにスキャ
ン変換されたフリップフロップ群である。このため、テ
スト回路付パイプライン回路の規模を小さくすることが
できる。

【００２９】請求項６に記載の発明は、請求項５に記載
の発明の構成に加えて、第１のパイプライン回路の所定
ステージ数は、第２のパイプライン回路の所定ステージ
数と等しい。

【００３０】請求項６に記載の発明によると、請求項５
に記載の発明の作用、効果に加えて、２つのテスト回路
付パイプライン回路の各々に含まれるスキャン変換され
たフリップフロップ群は、等間隔に配置される。このた
め、同一のキャプチャクロックの印加によりテスト結果
をスキャン変換されたフリップフロップ群へ一斉に取込
むことができ、生成される（パターンフォーマット後
の）テストパターン数を小さくすることができる。

【００３１】請求項７に記載の発明は、請求項５に記載
の発明の構成に加えて、第１のパイプライン回路の所定
ステージ数は、第２のパイプライン回路の所定ステージ
数より大きい。

【００３２】請求項８に記載の発明は、請求項７に記載
の発明の構成に加えて、第２のパイプライン回路の複数
個のフリップフロップ群のうち、最も前段のものはデー
タホールド機能付のフリップフロップ群である。

【００３３】請求項８に記載の発明によると、請求項７
に記載の発明の作用、効果に加えて、第１ステージのフ
リップフロップ群と最終ステージのフリップフロップ群
との間に挟まれる組合せ回路の個数が最大である第１ス
テージのフリップフロップ群以外の第１ステージのフリ
ップフロップ群をデータホールド機能付のフリップフロ
ップ群とする。このため、データホールド機能付のフリ
ップフロップ群を用いたスキャンテストをする際の、デ
ータホールド機能付フリップフロップ群の個数を最小に
することができ、テスト回路付パイプライン回路の規模
を小さくすることができる。また、第１のパイプライン
回路のテストに合わせてキャプチャクロック印加回数を
定めても、第２のパイプライン回路を構成する第１ステ
ージのフリップフロップ群のデータはホールドされてい
るため、第２のパイプライン回路の最終ステージには、
上述のキャプチャクロック印加後にテスト結果が保持さ
れる。

【００３４】請求項９に記載の発明は、請求項８に記載
の発明の構成に加えて、データホールド機能付のフリッ
プフロップ群を構成するデータホールド機能付スキャン
フリップフロップは、第１のセレクタと、第２のセレク
タと、フリップフロップとを含む。第１のセレクタは、
内部データ信号およびフリップフロップの出力にそれぞ
れ接続された２つの入力と、第２のセレクタの入力に接
続された出力とを有し、データホールド信号に従い状態
を定める。第２のセレクタは、第１のセレクタの出力お
よび前段のフリップフロップの出力にそれぞれ接続され
た２つの入力と、フリップフロップの入力に接続された
出力とを有し、スキャンイネーブル信号に従い状態を定
める。フリップフロップは、第２のセレクタの出力に接
続された入力と、第１のセレクタの入力に接続された出
力とを有する。

【００３５】請求項１０に記載の発明は、請求項１、
２、および４〜７のいずれかに記載の発明の構成に加え
て、スキャン変換されたフリップフロップ群のうち、隣
接するものの間にあるステージ数は、ある最大値を有し
ており、その最大値より少ない数のステージを隔てて隣
接する２つのフリップフロップ群のうち前段のものは、
データホールド機能付フリップフロップ群である。

【００３６】請求項１０に記載の発明によると、請求項
１、２、および４〜７に記載の発明の作用、効果に加え
て、スキャン変換されたフリップフロップ群同士に挟ま
れる組合せ回路が最も多い、フリップフロップ群の組以
外のフリップフロップ群の組の前段のフリップフロップ
群のみがデータホールド機能付フリップフロップ群であ
る。このため、データホールド機能付フリップフロップ
群を用いたスキャンテストをする際の、データホールド
機能付フリップフロップ群の個数を最小にすることがで
き、テスト回路付パイプライン回路の規模を小さくする
ことができる。また、テスト時のキャプチャクロックの
印加回数を最大値の回数としても、データホールド機能
付フリップフロップ群を有するため、データホールドす
るか否かを調整することにより、キャプチャクロック印
加後に、後段のフリップフロップ群にテスト結果が保持
される。

【００３７】請求項１１に記載の発明は、請求項１〜１
０に記載の発明の構成に加えて、上記パイプライン回路
は、シリーズで配列された複数個のスキャン変換された
フリップフロップ群と、組合せ回路と、複数個のスキャ
ン変換されたフリップフロップ群を相互に接続するスキ
ャンチェーンとを含む非パイプライン回路部分をさらに
含み、非パイプライン回路以外の部分に含まれるスキャ
ンチェーンと、非パイプライン回路に含まれるスキャン
チェーンとが相互に接続されている。

【００３８】請求項１１に記載の発明によると、請求項
１〜１０に記載の発明の作用、効果に加えて、テスト回
路付パイプライン回路の非パイプライン回路部分以外の
部分に関しては、一部のフリップフロップ群のみをスキ
ャン変換する。このため、テスト回路付パイプライン回
路の規模を小さくすることができる。

【００３９】請求項１２に記載の発明は、請求項１１に
記載の発明の構成に加えて、非パイプライン回路以外の
部分に含まれるスキャンチェーンと、非パイプライン回
路に含まれるスキャンチェーンとに接続された入力を有
し、非パイプライン回路部分の第１ステージのスキャン
変換されたフリップフロップ群に接続された出力を有す
るセレクタをさらに含む。

【００４０】請求項１２に記載の発明によると、請求項
１１に記載の発明の作用、効果に加えて、非パイプライ
ン回路部分およびそれ以外の回路部分の各々に対するス
キャンテストを別個に行なうことができる、回路規模の
小さなテスト回路付パイプライン回路を提供することが
できる。

【００４１】請求項１３に記載の発明に係るテスト回路
付パイプライン回路は、シリーズで配列された複数個の
フリップフロップ群と、複数個のフリップフロップ群の
間にそれぞれ配置され、前段のフリップフロップ群の出
力に接続された入力と、後段のフリップフロップ群に接
続された出力とを有する複数個の組合せ回路とを各々含
む第１および第２のパイプライン回路を含み、第１およ
び第２のパイプライン回路の各々の複数個のフリップフ
ロップ群のうち、第１ステージのフリップフロップ群
と、最終ステージのフリップフロップ群とはともにスキ
ャン変換されており、さらに、第１および第２のパイプ
ライン回路の第１ステージのフリップフロップ群を相互
に接続する第１のスキャンチェーンと、第１および第２
のパイプライン回路の最終ステージのフリップフロップ
群を相互に接続する第２のスキャンチェーンとを含む。

【００４２】請求項１３に記載の発明によると、第１ス
テージおよび最終ステージのフリップフロップ群のみを
スキャン変換する。また、第１ステージのスキャン変換
されたフリップフロップ群を接続するためのスキャンチ
ェーンと、最終ステージのスキャン変換されたフリップ
フロップ群を接続するためのスキャンチェーンとを分け
ている。このため、テスト回路付パイプライン回路の規
模を小さくし、かつ配線を容易にすることができる。

【００４３】請求項１４に記載の発明は、テスト回路付
パイプライン回路をテストするための自動テストパター
ン生成方法であって、テスト回路付パイプライン回路
は、シリーズで配列された複数個のフリップフロップ群
と、複数個のフリップフロップ群の間にそれぞれ配置さ
れ、前段のフリップフロップ群の出力に接続された入力
と、後段のフリップフロップ群に接続された出力とを有
する複数個の組合せ回路とを含むパイプライン回路を含
み、複数個のフリップフロップ群は、スキャン変換され
たフリップフロップ群と、スキャン変換されないフリッ
プフロップ群とを含み、さらに、スキャン変換されたフ
リップフロップ群を相互に接続するスキャンチェーンを
含み、パイプライン回路の各々を構成する組合せ回路の
各々に対して、スキャン変換されたフリップフロップ群
に挟まれた複数の組合せ回路を１つの回路とみなして、
自動テストパターン生成を行なうことができるようなデ
ータベースを構築するデータベース構築ステップと、デ
ータベースに基づき、フルスキャン自動テストパターン
の生成を行なうステップと、フルスキャン自動テストパ
ターンをスキャンテスト用テストパターンにフォーマッ
トするテストパターンフォーマットステップとを含む。

【００４４】請求項１４に記載の発明によると、スキャ
ン変換されなかったフリップフロップ群を組合せ回路の
出力が通過するようにキャプチャクロックを印可するテ
ストパターンを生成する。これにより、すべてのフリッ
プフロップをスキャン変換した場合と同様、組合せ回路
に対するテストを確実に行なうことができ、コンパクト
で、かつ故障検出率の高いテストパターンを生成するこ
とができる。

【００４５】請求項１５に記載の発明は、請求項１４に
記載の発明の構成に加えて、上記データベース構築ステ
ップは、スキャン変換されなかったフリップフロップ群
の各々に属するフリップフロップの各々のデータ入力信
号とデータ出力信号とを短絡させるステップと、スキャ
ン変換されたフリップフロップ群の各々に属するフリッ
プフロップの各々を削除し、入力端子および出力端子を
各々挿入するステップとを含む。

【００４６】請求項１６に記載の発明は、請求項１４ま
たは１５に記載の発明の構成に加えて、上記テストパタ
ーンフォーマットステップは、フルスキャンテスト用テ
ストパターンに基づき、スキャンテスト時にスキャン変
換されたフリップフロップ群にデータをスキャンチェー
ンを介して入力端子より設定するようなテストパターン
を出力する第１のテストパターン出力ステップと、スキ
ャン変換されたフリップフロップ群に設定されたデータ
を組合せ回路の各々に順次取込むように定められた所定
回数だけキャプチャクロックを印可するようなテストパ
ターンを出力する第２のテストパターン出力ステップ
と、スキャン変換されたフリップフロップ群に保持され
たデータを出力端子より読出し、スキャンチェーンを介
して観測するためのテストパターンを出力する第３のテ
ストパターン出力ステップとを含む。

【００４７】請求項１７に記載の発明は、請求項１６に
記載の発明の構成に加えて、スキャン変換されたフリッ
プフロップ群は、所定ステージ数置きのフリップフロッ
プであり、上記第２のテストパターン出力ステップは、
所定ステージ数だけキャプチャクロックを印可するよう
なテストパターンを出力するステップを含む。

【００４８】請求項１８に記載の発明は、請求項１７に
記載の発明の構成に加えて、上記テスト回路付パイプラ
イン回路は、第１および第２のパイプライン回路を含
み、第１のパイプライン回路のスキャンチェーンと、第
２のパイプライン回路のスキャンチェーンとは相互に接
続されており、第１のパイプライン回路の所定ステージ
数は、第２のパイプライン回路の所定ステージ数より大
きく、第２のパイプライン回路の複数個のフリップフロ
ップ群のうち、最も前段のものはデータホールド機能付
のフリップフロップ群であり、データホールド機能付の
フリップフロップ群を構成するデータホールド機能付ス
キャンフリップフロップは、第１のセレクタと、第２の
セレクタと、フリップフロップとを含み、第１のセレク
タは、内部データ信号およびフリップフロップの出力に
それぞれ接続された２つの入力と、第２のセレクタの入
力に接続された出力とを有し、データホールド信号に従
い状態を定める。第２のセレクタは、第１のセレクタの
出力および前段のフリップフロップの出力にそれぞれ接
続された２つの入力と、フリップフロップの入力に接続
された出力とを有し、スキャンイネーブル信号に従い状
態を定める。フリップフロップは、第２のセレクタの出
力に接続された入力と、第１のセレクタの入力に接続さ
れた出力とを有する。上記第２のテストパターン出力ス
テップは、第１の所定ステージ数のうち最大値を取る第
１の所定ステージ数だけキャプチャクロックを印可し、
キャプチャクロックの印可時には、第１のセレクタはフ
リップフロップの出力を出力するようにデータホールド
信号を設定し、かつ第２のセレクタは、第１のセレクタ
の出力を出力するようにスキャンイネーブル信号を設定
するようなテストパターンを出力するステップを含む。

【００４９】請求項１８に記載の発明によると、請求項
１７に記載の発明の作用、効果に加えて、データホール
ド機能付スキャンフリップフロップ群を含むテスト回路
付パイプライン回路に対するテストパターン生成を行な
う。キャプチャクロックの印加回数を、最大数の組合せ
回路を含むパイプライン回路に対するスキャンテストが
できるように定める。また、それ以外のパイプライン回
路は、第１ステップのフリップフロップ群が、データホ
ールド機能付スキャンフリップフロップ群であるため、
データを保持させることにより、上述のキャプチャクロ
ック印加後には、最終ステージのフリップフロップ群に
は組合せ回路通過後の値が保持されていることになる。
これにより、すべてのフリップフロップをスキャン変換
した場合と同様、組合せ回路に対するテストを確実に行
なうことができ、コンパクトで、かつ故障検出率の高い
テストパターンを生成することができる。請求項１９に
記載の発明は、請求項１８に記載の発明の構成に加え
て、スキャン変換されたフリップフロップ群のうち、隣
接するものの間にあるステージ数は、ある最大値を有し
ており、最大値より少ない数のステージを隔てて隣接す
る２つのフリップフロップ群のうち前段のものは、デー
タホールド機能付フリップフロップ群である。上記第２
のテストパターン出力ステップは、ｍａｘ＿ｓ回だけキ
ャプチャクロックを印可し、１回目から（上記ｍａｘ＿
ｓ−ｍｉｎ＿ｓ）回目までのキャプチャクロック印可時
には、第１のセレクタはフリップフロップの出力を出力
するようにデータホールド信号を設定し、かつ第２のセ
レクタは第１のセレクタの出力を出力するようにスキャ
ンイネーブル信号を設定するようなテストパターンを出
力し、ｍａｘ＿ｓ回目のキャプチャクロック印可時に
は、第１のセレクタは内部データ信号を出力するように
データホールド信号を設定し、かつ第２のセレクタは前
段のフリップフロップの出力を出力するようにスキャン
イネーブル信号を設定するようなテストパターンを出力
するステップを含む。ｍａｘ＿ｓは、スキャン変換され
たフリップフロップ群の組に挟まれる組合せ回路の個数
の最大値であり、ｍｉｎ＿ｓは、スキャン変換されたフ
リップフロップ群の組に挟まれる組合せ回路の個数の最
小値である。

【００５０】請求項１９に記載の発明によると、請求項
１８に記載の発明の作用、効果に加えて、（ｍａｘ＿ｓ
−ｍｉｎ＿ｓ）回目までのキャプチャクロック印可時に
は、データホールド機能付スキャンフリップフロップ群
のデータをホールドし、ｍａｘ＿ｓ回目のキャプチャク
ロック印可時には、データホールド機能付スキャンフリ
ップフロップ群のデータをホールドせず、組合せ回路の
出力を保持するようなテストパターンを生成する。これ
により、すべてのフリップフロップをスキャン変換した
場合と同様、組合せ回路に対するテストを確実に行なう
ことができ、コンパクトで、かつ故障検出率の高いテス
トパターンを生成することができる。

【００５１】

【発明の実施の形態】［実施の形態１］本発明の実施の
形態１に係るパイプライン回路の自動テストパターン生
成装置は、図１〜図２を参照して説明を行なった従来の
自動テストパターン生成装置と同一の構成をとる。した
がって、ここではその構成についての説明は繰返さな
い。

【００５２】以下、図面を参照しつつ、実施の形態１に
係る自動テストパターン生成装置を用いた自動テストパ
ターン生成方法について説明する。なお、以下の説明で
は、同一の部品には同一の参照符号を付す。それらの名
称および機能も同一であるので、説明の繰返しは適宜省
略する。

【００５３】図３および図４を参照して、シリーズで配
列された５ステージのＦＦ群６０Ａ〜６０Ｅを含むパイ
プライン回路２２０中より、ｎ（ｎ≧２）ステージ（以
下「スキャン変換ステージ数ｎ」という。）置きにＦＦ
群を抽出する（Ｓ２）。一例としてｎ＝２とすると、Ｆ
Ｆ群６０Ａ、６０Ｃ、および６０Ｅがパイプライン回路
２２０より抽出される。

【００５４】図５を参照して、抽出したＦＦ群６０Ａ、
６０Ｃ、および６０Ｅをスキャン変換してスキャンチェ
ーン６４を構築し、パイプライン回路２００を得る（Ｓ
４）。パイプライン回路２００を構成する組合せ回路６
２Ａ〜６２Ｄに対するＡＴＰＧの処理ができるようなデ
ータベースを構築する（Ｓ６）。

【００５５】図６および図７を参照して、Ｓ６の処理に
ついて詳述する。中間ステージ（Ｓ２の処理で抽出され
なかったＦＦ群の属するステージ）に属するＦＦ群６０
Ｂおよび６０Ｄの各々に属するＦＦを仮想的に削除し
て、そのＦＦのデータ入力信号とデータ出力信号とを短
絡させ、パイプライン回路２０２を得る（Ｓ５２）。ス
キャン変換されたＦＦ群６０Ａ、６０Ｃおよび６０Ｅの
各々に属するＦＦを削除し、仮想的に入力端子および出
力端子を挿入する（Ｓ５４）。このようにして得られた
回路が、図８に示すパイプライン回路２０１である。

【００５６】再度、図３を参照して、パイプライン回路
２０１に対しては、従来と同様のフルスキャンＡＴＰＧ
の処理を適用することができる。図２３を参照して説明
を行なったＳ３４の処理と同様に、組合せ回路６２Ａ〜
６２Ｄに対するＡＴＰＧの処理を実行する（Ｓ８）。さ
らに、Ｓ８で求められたテストパターンをスキャンテス
ト用のテストパターンにフォーマットする（Ｓ１０）。
なお、ＦＦ群６０Ａに保持された値を組合せ回路６２Ａ
が受け、組合せ回路６２Ｂの出力をＦＦ群６０Ｃが受け
るまでには、パイプライン回路２００に対して、キャプ
チャクロックを２回印可しなければならない。このた
め、Ｓ１０の処理では、キャプチャクロックを２回印可
するようなテストパターンを生成する。

【００５７】図９を参照して、Ｓ１０の処理について詳
述する。スキャンシフトコントロール情報に基づき、シ
フトイン動作パターンが出力される（Ｓ６２）。スキャ
ンシフトコントロール情報とは、シフト動作を行なう際
に必要なピンの設定である。スキャンシフトコントロー
ル情報は、設計者が作成する場合と、ＤＲＣ（DesignRu
le Check ）プログラムが自動作成する場合とがある。
ＤＲＣプログラムとは、スキャン設計が正しく行なわれ
ているか否かをチェックするプログラムである。スキャ
ンシフトコントロール情報と組合せ回路にシフトインす
べきデータとを組合わせて、シフトイン動作パターンが
出力される。この時、シフトインされないピンのデータ
は、Ｄｏｎ' ｔ Ｃａｒｅに設定される。

【００５８】キャプチャコントロール情報およびキャプ
チャクロック繰返し回数（キャプチャクロックを印可す
る回数）に基づき、キャプチャパターンが出力される
（Ｓ６４）。キャプチャコントロール情報とは、データ
をキャプチャする際に必要なピンの設定を記述するもの
である。このキャプチャコントロール情報は、設計者が
作成する場合と、ＤＲＣプログラムが自動作成する場合
とがある。但し、キャプチャクロック繰返し回数だけ、
キャプチャパターンを繰返し出力する。キャプチャクロ
ック繰返し回数は、スキャン変換ステージ数ｎである。

【００５９】シフトイン動作パターンの出力（Ｓ６２）
と同様に、スキャンアウト端子より観測されるべきデー
タを組合わせて、シフトアウト動作パターンが出力され
る（Ｓ６６）。さらに出力すべきシフトイン動作パター
ンがある場合には、Ｓ６６の処理と並行して、Ｓ６２の
処理が実行される。

【００６０】このような、テスト回路を構成することに
より、従来の１／ｎの回路付加でフルスキャンＡＴＰＧ
を行なうことができ、少ないテストパターンで、フルス
キャンＡＴＰＧ処理の特徴である高故障検出率を得るこ
とができる。また、テストパターンが少ないため、大規
模回路を取り扱うことが可能であるという特徴を合わせ
持つ。

【００６１】［実施の形態２］本発明の実施の形態２に
係るパイプライン回路の自動テストパターン生成装置
は、図１〜図２を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。

【００６２】図１０を参照して、異なるパイプライン回
路２０３および２０５が同じＬＳＩ上にある場合を考え
る。パイプライン回路２０３は、ＦＦ群６０Ａ〜６０Ｅ
と、組合せ回路６２Ａ〜６２Ｄとを含む。組合せ回路６
２Ａは、ＦＦ群６０Ａに保持された値を受け、所定の論
理演算を行なった後、結果をＦＦ群６０Ｂに書込む。組
合せ回路６２Ｂは、ＦＦ群６０Ｂに保持された値を受
け、所定の論理演算を行なった後、結果をＦＦ群６０Ｃ
に書込む。組合せ回路６２Ｃは、ＦＦ群６０Ｂに保持さ
れた値を受け、所定の論理演算を行なった後、結果をＦ
Ｆ群６０Ｄに書込む。組合せ回路６２Ｄは、ＦＦ群６０
Ｄに保持された値を受け、所定の論理演算を行なった
後、結果をＦＦ群６０Ｅに書込む。

【００６３】パイプライン回路２０５は、ＦＦ群６０Ｆ
〜６０Ｊと、組合せ回路６２Ｅ〜６２Ｈとを含む。組合
せ回路６２Ｅは、ＦＦ群６０Ｆに保持された値を受け、
所定の論理演算を行なった後、結果をＦＦ群６０Ｇに書
込む。組合せ回路６２Ｆは、ＦＦ群６０Ｇに保持された
値を受け、所定の論理演算を行なった後、結果をＦＦ群
６０Ｈに書込む。組合せ回路６２Ｇは、ＦＦ群６０Ｈに
保持された値を受け、所定の論理演算を行なった後、結
果をＦＦ群６０Ｉに書込む。組合せ回路６２Ｈは、ＦＦ
群６０Ｉに保持された値を受け、所定の論理演算を行な
った後、結果をＦＦ群６０Ｊに書込む。

【００６４】この場合、パイプライン回路２０３および
２０５の各々に対して、実施の形態１と同様２ステージ
間隔でＦＦ群のスキャン変換を行ない、スキャンチェー
ン６９を構築することにより、テストパターンを生成す
ることができる。

【００６５】［実施の形態３］本発明の実施の形態３に
係るパイプライン回路の自動テストパターン生成装置
は、図１〜図２を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成を取る。したがっ
て、ここではその構成についての説明は繰返さない。

【００６６】図１１を参照して、パイプライン回路２０
４は、ＦＦ群６０Ａ〜６０Ｅおよび６０Ｋと、組合せ回
路６２Ａ〜６２Ｄおよび６２Ｉとを含む。組合せ回路６
２Ａは、ＦＦ群６０Ａに保持された値を受け、所定の演
算を行なった後、結果をＦＦ群６０Ｂに書込む。組合せ
回路６２Ｂは、ＦＦ群６０Ｂに保持された値を受け、所
定の演算を行なった後、結果をＦＦ群６０Ｃに書込む。
組合せ回路６２Ｃは、ＦＦ群６０Ｃに保持された値を受
け、所定の演算を行なった後、結果をＦＦ群６０Ｄに書
込む。組合せ回路６２Ｄは、ＦＦ群６０Ｄに保持された
値を受け、所定の演算を行なった後、結果をＦＦ群６０
Ｋに書込む。組合せ回路６２Ｉは、ＦＦ群６０Ｋに保持
された値を受け、所定の演算を行なった後、結果をＦＦ
群６０Ｅに書込む。このパイプライン回路２０４のＦＦ
群６０Ａ、６０Ｃ、および６０Ｅの各々のスキャン変換
を行ない、スキャンチェーン７２を構築する場合を考え
る。この場合、ｎ１ステージ置きにＦＦ群のスキャン変
換を行なったパイプライン回路７０Ａと、ｎ２ステージ
置きにＦＦ群のスキャン変換を行なったパイプライン回
路７０Ｂとに分けてテストパターンの生成を行なう。但
し、ｎ１とｎ２とは異なる値とする。

【００６７】図１２を参照して、パイプライン回路７０
Ａおよび７０Ｂのそれぞれより、ｎ１ステージ置きおよ
びｎ２ステージ置きにスキャン変換を行なうＦＦ群を抽
出する（Ｓ１２）。一例としてｎ１＝２、ｎ２＝３とす
ると、パイプライン回路７０ＡよりＦＦ群６０Ａおよび
６０Ｃが抽出され、パイプライン回路７０ＢよりＦＦ群
６０Ｃおよび６０Ｅが抽出される。

【００６８】抽出したＦＦ群６０Ａ、６０Ｃ、および６
０Ｅをスキャン変換してスキャンチェーン７２を構築す
る（Ｓ１４）。パイプライン回路２０４を構成する組合
せ回路６２Ａ〜６２Ｄおよび６２Ｉに対するＡＴＰＧの
処理ができるようなデータベースを構築する（Ｓ１
６）。具体的には、スキャン変換の対象とならなかった
ＦＦ群６０Ｂ、６０Ｄ、および６０Ｋをデータが通過す
るようなデータベースを構築する。

【００６９】図３を参照して説明したＳ８の処理と同様
に、組合せ回路６２Ａ〜６２Ｄ、および６２Ｉに対する
ＡＴＰＧの処理を実行する（Ｓ１８）。Ｓ１０の処理と
同様に、パイプライン回路７０Ａに対するＳ１８で求め
られたテストパターンをスキャンテスト用のテストパタ
ーンにフォーマットする（Ｓ２０）。同様に、パイプラ
イン回路７０Ｂに対するＳ１８で求められたテストパタ
ーンをスキャンテスト用のテストパターンにフォーマッ
トする（Ｓ２２）。パイプライン回路７０Ａに対するス
キャンテスト時には、パイプライン回路２０４に対して
キャプチャクロックを２回印可しなければならない。一
方、パイプライン回路７０Ｂに対するスキャンテスト時
には、パイプライン回路２０４に対してキャプチャクロ
ックを３回印可しなければならない。このため、テスト
パターンのフォーマット（Ｓ２０、Ｓ２２）は、スキャ
ン変換ステージ数ｎ１のパイプライン回路７０Ａおよび
スキャン変換ステージ数ｎ２のパイプライン回路７０Ｂ
毎に行なう。これに伴い、テストパターンは長くなる
が、以下のような長所を持つ。

【００７０】スキャン変換ステージ数ｎ＝２として、実
施の形態１で説明した方法を用い、パイプライン回路２
０４のテストパターンを生成する場合を考える。この場
合、スキャン変換されるＦＦ群は、ＦＦ群６０Ａ、６０
Ｃおよび６０Ｉの３つとなる。このため、組合せ回路６
２Ｉの出力値を観測することができるＦＦ群が存在せ
ず、組合せ回路６０Ｉの動作の検証ができるテストパタ
ーンの生成を行なうことができない。しかし、本方法を
用いることにより、このような場合でも、すべての組合
せ回路に対してテストパターンの生成を行なうことがで
きる。

【００７１】図１３を参照して、パイプライン回路群２
０６は、パイプライン回路８０Ａおよび８０Ｂを含む。
パイプライン回路８０Ａは、ＦＦ群６０Ａ〜６０Ｅと、
組合せ回路６２Ａ〜６２Ｄとを含む。これらの接続関係
は、図４を参照して説明を行なったパイプライン回路２
２０と同様であるため、その説明は繰返さない。パイプ
ライン回路８０Ｂは、ＦＦ群６０Ｆ〜６０Ｉと、組合せ
回路６２Ｅ〜６２Ｇとを含む。組合せ回路６２Ｅは、Ｆ
Ｆ群６０Ｆに保持された値を受け、所定の論理演算を行
なった後、結果をＦＦ群６０Ｇに書込む。組合せ回路６
２Ｆは、ＦＦ群６０Ｇに保持された値を受け、所定の論
理演算を行なった後、結果をＦＦ群６０Ｈに書込む。組
合せ回路６２Ｇは、ＦＦ群６０Ｈに保持された値を受
け、所定の論理演算を行なった後、結果をＦＦ群６０Ｉ
に書込む。

【００７２】パイプライン回路８０Ａおよび８０Ｂの各
々について、第１ステージのＦＦ群と最終ステージのＦ
Ｆ群とをスキャン変換するようにスキャン変換ステージ
数を決定する。パイプライン回路８０Ａに対するスキャ
ン変換ステージ数ｎ１は４となり、パイプライン回路８
０Ｂに対するスキャン変換ステージ数ｎ２は３となる。
以下は、上述の方法と同様にテストパターンの生成を行
なう。このように、各パイプライン回路の第１ステージ
のＦＦ群と最終ステージのＦＦ群とをスキャン変換する
ことにより、最小の回路付加でフルスキャンＡＴＰＧを
行なうことができ、かつ全ての組合せ回路に対するテス
トパターン生成が可能である。

【００７３】［実施の形態４］本発明の実施の形態４に
係るパイプライン回路の自動テストパターン生成装置
は、図１〜図２を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。

【００７４】図１４を参照して、異なる２つのパイプラ
イン回路を含むパイプライン回路群２０８について考え
る。パイプライン回路群２０８に含まれる第１のパイプ
ライン回路は、ＦＦ群６０Ａ〜６０Ｅと、組合せ回路６
２Ａ〜６２Ｄとを含む。これらの接続関係は、図４を参
照して説明を行なったパイプライン回路２２０と同様で
あるため、その説明は繰返さない。第２のパイプライン
回路は、ＦＦ群６０Ｆ、６０Ｇ、および６０Ｉと、組合
せ回路６２Ｅおよび６２Ｇとを含む。組合せ回路６２Ｅ
は、ＦＦ群６０Ｆに保持された値を受け、所定の論理演
算を行なった後、結果をＦＦ群６０Ｇに書込む。組合せ
回路６２Ｇは、ＦＦ群６０Ｇに保持された値を受け、所
定の論理演算を行なった後、結果をＦＦ群６０Ｉに書込
む。

【００７５】本実施の形態におけるテストパターン生成
方法は、図３を参照して説明を行なった、実施の形態１
のテストパターン生成方法と同様の方法である。２つの
パイプライン回路の各々より、第１ステージのＦＦ群と
最終ステージのＦＦ群とを抽出する（Ｓ２）。第１のパ
イプライン回路からは、ＦＦ群６０Ａおよび６０Ｅが抽
出され、第２のパイプライン回路からは、ＦＦ群６０Ｆ
および６０Ｉが抽出される。

【００７６】Ｓ２で抽出されたＦＦ群をスキャン変換
し、スキャンチェーン７６を構築する（Ｓ４）。なお、
第１ステージのＦＦ群６０Ａおよび６０Ｆにそれぞれ含
まれるＦＦは、各々データホールド機能付のスキャンＦ
Ｆに変換する。図１５を参照して、データホールド機能
付のスキャンＦＦは、ＦＦ１００と、ＦＦ１００の保持
する値および内部システムからのデータ信号を受け、デ
ータホールド信号９０ａに従い、いずれか一方を出力す
るためのセレクタ１０４と、セレクタ１０４の出力およ
び前段のスキャンＦＦに含まれるＦＦ１００の出力を受
け、スキャンイネーブル信号９０ｂに従い、いずれか一
方を出力するためのセレクタ１０２とを含む。なお、Ｆ
Ｆ１００は、セレクタ１０２の出力を受け、保持し、そ
の値を上述のセレクタ１０４の一方の入力および後段の
スキャンＦＦに含まれるセレクタ１０２の一方の入力に
供給する。

【００７７】スキャン変換されなかったＦＦ群６０Ｂ〜
６０Ｄ、および６０Ｇをデータが通過するような組合せ
回路に対するＡＴＰＧの処理ができるように、データベ
ースを構築する（Ｓ６）。

【００７８】第１のパイプライン回路および第２のパイ
プライン回路の各々に対して、従来と同様のフルスキャ
ンＡＴＰＧの処理を適用する（Ｓ８）。Ｓ８で求められ
たテストパターンをスキャンテスト用のテストパターン
にフォーマットする（Ｓ１０）。ここでのフォーマット
は、以下のように行なう。パイプライン回路群２０８よ
り、パイプライン回路の最大のステージ数ｍａｘ＿ｎを
求める。ここでは、ｍａｘ＿ｎ＝５となる。パイプライ
ン群２０８にキャプチャクロックを（ｍａｘ＿ｎ−１）
回印可するようなテストパターンを生成する。なお、キ
ャプチャクロック印可時には、セレクタ１０４およびセ
レクタ１０２は、それぞれＦＦ１００の出力およびセレ
クタ１０４の出力を選択するように、データホールド信
号９０ａおよびスキャンイネーブル信号９０ｂの値を設
定する。

【００７９】このように、（ｍａｘ＿ｎ−１）回のキャ
プチャクロック印可中にスキャンＦＦのデータをホール
ド状態とすることにより、ステージ数の異なるパイプラ
イン回路を同時にテストすることができ、パイプライン
毎にテストパターンを作成する必要がなくなる。これに
伴いテストパターンのファイルサイズを小さくすること
ができる。

【００８０】図１４のパイプライン回路群２０８では、
パイプライン回路の第１ステージのＦＦ群と最終ステー
ジのＦＦ群とを接続するようにスキャンチェーン７６を
構築した。パイプライン回路群２０８では、ｍａｘ＿ｎ
の値が大きくなるにつれ、スキャンチェーン７６の長さ
が長くなり、配線が困難となる。このため、図１６を参
照して、パイプライン回路群２１０のように、第１ステ
ージのＦＦ群６０Ａおよび６０Ｆを接続する入力専用の
スキャンチェーン８０と、最終ステージのＦＦ群６０Ｅ
および６０Ｉを接続する出力専用のスキャンチェーン７
８とに分けても良い。パイプライン回路群２１０では、
ｍａｘ＿ｎの値に拘らず、スキャンチェーンの長さを一
定にすることができ、配線が容易である。

【００８１】また、図１７を参照して、パイプライン回
路群２１２のうち、最大のステージ数を持つパイプライ
ン回路の第１ステージのＦＦ群６０Ａに関しては、デー
タホールド機能を持たない通常のスキャンＦＦに変換し
ても良い。このようにしても、ｍａｘ＿ｎ回のキャプチ
ャクロック印可後には、ＦＦ群６０Ａに設定された値を
入力とする、組合せ回路６２Ａ〜６２Ｄ通過後の値が、
ＦＦ群６０Ｅに設定される。パイプライン回路群２１２
は、データホールド付スキャンＦＦの数を最小にするこ
とができ、パイプライン回路に対する回路付加を最小に
することができる。

【００８２】［実施の形態５］本発明の実施の形態５に
係るパイプライン回路の自動テストパターン生成装置
は、図１〜図２を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。

【００８３】図１８を参照して、異なる２つのパイプラ
イン回路を含むパイプライン回路群２１４について考え
る。パイプライン回路群２１４に含まれる第１のパイプ
ライン回路は、ＦＦ群６０Ａ〜６０Ｅ、および６０Ｋ
と、組合せ回路６２Ａ〜６２Ｄ、および６２Ｉとを含
む。組合せ回路６２Ａは、ＦＦ群６０Ａに保持された値
を受け、所定の論理演算を行なった後、結果をＦＦ群６
０Ｂに書込む。組合せ回路６２Ｂは、ＦＦ群６０Ｂに保
持された値を受け、所定の論理演算を行なった後、結果
をＦＦ群６０Ｃに書込む。組合せ回路６２Ｃは、ＦＦ群
６０Ｃに保持された値を受け、所定の論理演算を行なっ
た後、結果をＦＦ群６０Ｄに書込む。組合せ回路６２Ｄ
は、ＦＦ群６０Ｄに保持された値を受け、所定の論理演
算を行なった後、結果をＦＦ群６０Ｋに書込む。組合せ
回路６２Ｉは、ＦＦ群６０Ｋに保持された値を受け、所
定の論理演算を行なった後、結果をＦＦ群６０Ｅに書込
む。

【００８４】パイプライン回路群２１４に含まれる第２
のパイプライン回路は、ＦＦ群６０Ｆ〜６０Ｉと、組合
せ回路６２Ｅおよび６２Ｇとを含む。これらの接続関係
は、図１４を参照して説明を行なったパイプライン回路
２０８に含まれる第２のパイプライン回路と同様である
ため、その説明は繰返さない。

【００８５】本実施の形態におけるテストパターン生成
方法は、図３を参照して説明を行なった、実施の形態１
のテストパターン生成方法と同様の方法である。２つの
パイプライン回路の各々より、第１ステージのＦＦ群と
最終ステージのＦＦ群とを抽出する（図１８のＦＦ群６
０Ａ、６０Ｅ、６０Ｆ、６０Ｉ）。また、パイプライン
回路の各々のステージ数が所定のステージ数（ｍａｘ＿
ｓ、図１８ではｍａｘ＿ｓ＝３）を越える場合には、所
定のステージ数毎にＦＦ群を抽出する（図３のＳ２、図
１８のＦＦ群６０Ｄ）。

【００８６】Ｓ２で抽出されたＦＦ群をスキャン変換
し、スキャンチェーン８４を構築する（Ｓ４）。なお、
第１ステージのＦＦ群６０Ａおよび６０Ｆ、ならびにＦ
Ｆ群６０Ｄは、各々データホールド機能付のスキャンＦ
Ｆに変換する。

【００８７】スキャン変換されなかったＦＦ群６０Ｂ、
６０Ｃ、６０Ｋ、および６０Ｇをデータが通過するよう
な組合せ回路に対するＡＴＰＧの処理ができるように、
データベースを構築する（Ｓ６）。

【００８８】第１のパイプライン回路および第２のパイ
プライン回路の各々に対して、従来と同様のフルスキャ
ンＡＴＰＧの処理を適用する（Ｓ８）。Ｓ８で求められ
たテストパターンをスキャンテスト用のテストパターン
にフォーマットする（Ｓ１０）。ここでのフォーマット
は、以下のように行なう。パイプライン回路群２１４に
キャプチャクロックをｍａｘ＿ｓ回印可し、ＦＦ群６０
Ａ、６０Ｄ、および６０Ｆが、最初の（ｍａｘ＿ｓ−
１）回の印可時にはデータをホールドし、最後の１回の
印可時にはデータをホールドしないように設定する。な
ぜならば、ＦＦ群６０Ｄは、最後の１回のキャプチャク
ロック印可時に組合せ回路６２Ｃの出力を受け、保持す
るためである。上述の説明では、最後の１回のみデータ
をホールドしないような設定を行なった。実際には、表
１に示すように、最後の１回は必ずデータホールドしな
いように設定しなければならないが、（（ｍａｘ＿ｓ−
ｍｉｎ＿ｓ）＋１）回から（ｍａｘ＿ｓ−１）回まで
は、データホールドを行なってもよいし、行なわなくて
もよい。また１回から（ｍａｘ＿ｓ−ｍｉｎ＿ｓ）回ま
ではデータをホールドしなくてはならない。

【００８９】

【表１】

【００９０】ここで、ｍｉｎ＿ｓとは、パイプライン回
路群２１４を構成するスキャン変換されたＦＦ群の間隔
の最小値である。たとえば、パイプライン回路群２１４
では、ｍｉｎ＿ｓは、ＦＦ群６０ＤとＦＦ群６０Ｅとの
間隔（または、ＦＦ群６０ＦとＦＦ群６０Ｉとの間
隔）、すなわち２となる。

【００９１】なお、パイプライン回路群２１４におい
て、ＦＦ群６０Ａを実施の形態４と同様にデータホール
ド機能を持たない通常のスキャンＦＦに変換しても良
い。

【００９２】実施の形態４で説明した自動テストパター
ン生成装置を用いてパイプライン回路群２１４のテスト
パターンを生成すると、ＦＦ群６０ＡとＦＦ群６０Ｅと
の間にスキャン変換されたＦＦ群が存在せず、その間の
組合せ回路の規模が増大する。このため、Ｓ８の処理に
おけるＡＴＰＧの処理が困難となる。しかし、本実施の
形態の自動テストパターン生成装置では、パイプライン
回路のステージ数が非常に多くなった場合においても、
スキャン変換されたＦＦ群間の組合せ回路の数を所定数
に制限することができる。このため、このような問題は
生ぜず、確実にテストパターン生成を行なうことができ
る。

【００９３】［実施の形態６］本発明の実施の形態６に
係るパイプライン回路の自動テストパターン生成装置
は、図１〜図２を参照して説明を行なった従来の自動テ
ストパターン生成装置と同一の構成をとる。したがっ
て、ここではその構成についての説明は繰返さない。

【００９４】図１９を参照して、異なる２つの回路を含
む回路群２１６について考える。回路群２１６に含まれ
る第１の回路は、ＦＦ群６０Ａ〜６０Ｄおよび６０Ｋ〜
６０Ｍと、組合せ回路６２Ａ〜６２Ｄ、６２Ｉ、および
６２Ｊとを含む。組合せ回路６２Ａは、ＦＦ群６０Ａに
保持された値を受け、所定の論理演算を行なった後、結
果をＦＦ群６０Ｂに書込む。組合せ回路６２Ｂは、ＦＦ
群６０Ｂに保持された値を受け、所定の論理演算を行な
った後、結果をＦＦ群６０Ｃに書込む。組合せ回路６２
Ｃは、ＦＦ群６０Ｃに保持された値を受け、所定の論理
演算を行なった後、結果をＦＦ群６０Ｄに書込む。組合
せ回路６２Ｄは、ＦＦ群６０Ｄに保持された値を受け、
所定の論理演算を行なった後、結果をＦＦ群６０Ｋに書
込む。組合せ回路６２Ｉは、ＦＦ群６０Ｋに保持された
値を受け、所定の論理演算を行なった後、結果をＦＦ群
６０Ｌに書込む。組合せ回路６２Ｊは、ＦＦ群６０Ｌに
保持された値およびＦＦ群６０Ｍに含まれるあるＦＦに
保持された値を受け、所定の論理演算を行なった後、結
果をＦＦ群６０Ｍに書込む。

【００９５】回路群２１６に含まれる第２の回路は、Ｆ
Ｆ群６０Ｆ〜６０Ｊ、６０Ｎ、および６０Ｐと、組合せ
回路６２Ｅ〜６２Ｈ、６２Ｋ、および６２Ｌとを含む。
組合せ回路６２Ｅは、ＦＦ群６０Ｆに保持された値を受
け、所定の論理演算を行なった後、結果をＦＦ群６０Ｇ
に書込む。組合せ回路６２Ｆは、ＦＦ群６０Ｇに保持さ
れた値を受け、所定の論理演算を行なった後、結果をＦ
Ｆ群６０Ｈに書込む。組合せ回路６２Ｇは、ＦＦ群６０
Ｈに保持された値を受け、所定の論理演算を行なった
後、結果をＦＦ群６０Ｉに書込む。組合せ回路６２Ｈ
は、ＦＦ群６０Ｉに保持された値を受け、所定の論理演
算を行なった後、結果をＦＦ群６０Ｎに書込む。組合せ
回路６２Ｋは、ＦＦ群６０Ｎに保持された値を受け、所
定の論理演算を行なった後、結果の一部を組合せ回路６
２Ｌに書込み、結果のその他の部分をＦＦ群６０Ｐに書
込む。組合せ回路６２Ｌは、ＦＦ群６０Ｐに保持された
値および組合せ回路６２Ｋの出力の一部を受け、所定の
論理演算を行なった後、結果をＦＦ群６０Ｊに書込む。

【００９６】図２０を参照して、本実施の形態における
テストパターン生成方法について説明する。第１の回路
および第２の回路の各々より、パイプライン回路部分を
抽出する（Ｓ２３）。パイプライン回路部分とは、各々
の回路のＦＦ群をｍステージ（図１９では２ステージ）
置きに順序付けをした場合に、ｉ番目に探索したＦＦ群
と（ｉ＋１）番目に探索したＦＦ群とで挟まれる回路部
分であって、データの流れが一方向で、配線におけるＦ
Ｆ群の飛び越しやフィードバックがない回路部分を指
す。回路群２１６では、ＦＦ群６０ＡとＦＦ群６０Ｋと
に挟まれた回路部分、およびＦＦ群６０ＦとＦＦ群６０
Ｎとに挟まれた回路部分がパイプライン回路部分であ
る。

【００９７】パイプライン回路部分からはｍステージ置
きにスキャン変換するＦＦ群（ＦＦ群６０Ａ、６０Ｃ、
６０Ｋ、６０Ｆ、６０Ｈ、および６０Ｎ）を抽出する。
パイプライン回路部分以外の回路部分からはすべてのＦ
Ｆ群（ＦＦ群６０Ｌ、６０Ｍ、６０Ｐ、および６０Ｊ）
を抽出する（Ｓ２４）。

【００９８】抽出したＦＦ群をスキャン変換して、スキ
ャンチェーンを構築する（Ｓ２５）。スキャンチェーン
は、パイプライン回路部分のＦＦ群（ＦＦ群６０Ａ、６
０Ｃ、６０Ｋ、６０Ｆ、６０Ｈ、および６０Ｎ）を結ぶ
スキャンチェーン８６と、パイプライン回路部分以外の
ＦＦ群（ＦＦ群６０Ｌ、６０Ｍ、６０Ｐ、および６０
Ｊ）およびパイプライン回路部分の最終ステージのＦＦ
群（ＦＦ群６０Ｋ、および６０Ｎ）を結ぶスキャンチェ
ーン８８とからなる。スキャンチェーン８６は、スキャ
ンイン端子９２、ＦＦ群６０Ａ、６０Ｃ、６０Ｋ、６０
Ｆ、６０Ｈおよび６０Ｎ、ならびにスキャンアウト端子
９４の順にデータを伝送するように構築されている。ス
キャンチェーン８８は、スキャンイン端子９６、ＦＦ群
６０Ｋ、６０Ｎ、６０Ｐ、６０Ｌ、６０Ｍ、および６０
Ｊ、ならびにスキャンアウト端子９８の順にデータを伝
送するように構築されている。

【００９９】スキャン変換された回路群２１６にセレク
タ８７および８９を挿入する（Ｓ２６）。セレクタ８７
は、スキャンチェーン８６および８８の各々の値を受
け、図示しない第１セレクト信号に従って、いずれか一
方の値をＦＦ群６０Ｋに供給する。セレクタ８９は、ス
キャンチェーン８６および８８の各々の値を受け、図示
しない第２セレクト信号に従って、いずれか一方の値を
ＦＦ群６０Ｎに供給する。

【０１００】組合せ回路６２Ａ〜６２Ｌに対するＡＴＰ
Ｇの処理ができるようなデータベースを構築する（Ｓ２
７）。具体的には、スキャン変換の対象とならなかった
ＦＦ群６０Ｂ、６０Ｄ、６０Ｇ、および６０Ｉをデータ
が通過するような組合せ回路を考え、データベースを構
築する。

【０１０１】データベース構築後、従来と同様にフルス
キャンＡＴＰＧの処理を適用する（Ｓ２８）。Ｓ２８で
求められたテストパターンをスキャンテスト用のテスト
パターンにフォーマットする（Ｓ２９）。パイプライン
回路部分に対するスキャンテスト時には、セレクタ８７
およびセレクタ８９が各々スキャンチェーン８６の信号
値を選択するように第１のセレクト信号および第２のセ
レクト信号を設定し、パイプライン回路部分以外の回路
部分に対するスキャンテスト時には、セレクタ８７およ
びセレクタ８９が各々スキャンチェーン８８の信号値を
選択するように第１のセレクト信号および第２のセレク
ト信号を設定する。パイプライン回路部分のスキャンテ
スト時には、キャプチャクロックを２回印可し、パイプ
ライン回路以外のスキャンテスト時には、キャプチャク
ロックを１回印可するようにする。

【０１０２】このようなテストパターン生成により、パ
イプライン回路部分に対しては、少ない回路付加でフル
スキャンＡＴＰＧを行なうことができ、パイプライン回
路部分以外の回路部分に対しては従来と同様のフルスキ
ャンＡＴＰＧを行なうことができる。よって、ファイル
サイズの小さなテストパターンで高故障検出率の高いテ
ストを行なうことができる。

【０１０３】図２１の回路群２１８のように、１つのス
キャンチェーン９１でスキャン変換されたＦＦ群を接続
することも可能である。この場合、生成されるテストパ
ターンのパターン長は長くなるが、回路群２１６のよう
にセレクタ８７および８９を設ける必要がなく、スキャ
ンテストのための回路付加が少なくなる。また、スキャ
ンＦＦのシフト順序の自由度が大きくなるため、レイア
ウトに悪影響を与えないようにスキャンチェーンの構築
を行なうことができる。

【０１０４】本実施の形態で説明した回路群２１６およ
び２１８の各々のパイプライン回路部分に対しては、実
施の形態２から４で説明した方法に従い、スキャンテス
トのための回路を構築しても良い。

【０１０５】

【発明の効果】請求項１〜１２に記載の発明によると、
テスト回路の規模を小さくすることができる。

【０１０６】請求項１３に記載の発明によると、テスト
回路の規模を小さくし、かつ配線を容易にすることがで
きる。

【０１０７】請求項１４〜１９に記載の発明によると、
組合せ回路に対するテストを確実に行なうことができ、
コンパクトで、かつ故障検出率の高いテストパターンを
生成することができる。

【図面の簡単な説明】

【図１】 従来のパイプライン回路の自動テストパター
ン生成装置の概観図である。

【図２】 従来のパイプライン回路の自動テストパター
ン生成装置の構成を示すブロック図である。

【図３】 実施の形態１に係る自動テストパターン生成
装置の動作を説明するフローチャートである。

【図４】 実施の形態１に係るパイプライン回路２２０
の回路図である。

【図５】 実施の形態１に係るパイプライン回路２００
の回路図である。

【図６】 実施の形態１に係るパイプライン回路２０２
の回路図である。

【図７】 実施の形態１に係るＡＴＰＧ用データベース
構築の処理を説明するフローチャートである。

【図８】 実施の形態１に係るパイプライン回路２０１
の回路図である。

【図９】 実施の形態１に係るテストパターンのフォー
マット処理を説明するフローチャートである。

【図１０】 実施の形態２に係るパイプライン回路２０
３および２０５の回路図である。

【図１１】 実施の形態３に係るパイプライン回路２０
４の回路図である。

【図１２】 実施の形態３に係る自動テストパターン生
成装置の動作を説明するフローチャートである。

【図１３】 実施の形態３に係るパイプライン回路群２
０６の回路図である。

【図１４】 実施の形態４に係るパイプライン回路群２
０８の回路図である。

【図１５】 実施の形態４に係るデータホールド機能付
スキャンＦＦの回路図である。

【図１６】 実施の形態４に係るパイプライン回路群２
１０の回路図である。

【図１７】 実施の形態４に係るパイプライン回路群２
１２の回路図である。

【図１８】 実施の形態５に係るパイプライン回路群２
１４の回路図である。

【図１９】 実施の形態６に係るパイプライン回路群２
１６の回路図である。

【図２０】 実施の形態６に係る自動テストパターン生
成装置の動作を説明するフローチャートである。

【図２１】 実施の形態６に係るパイプライン回路群２
１８の回路図である。

【図２２】 従来のパイプライン回路２２２の回路図で
ある。

【図２３】 従来のフルスキャンＡＴＰＧの処理を説明
するフローチャートである。

【図２４】 従来のパーシャルスキャンＡＴＰＧの処理
を説明するフローチャートである。

【図２５】 従来のパイプライン回路２２４の回路図で
ある。

【符号の説明】

３０ コンピュータ、５０ ＣＰＵ、２００ パイプラ
イン回路、６０Ａ〜６０Ｅ ＦＦ群、６２Ａ〜６２Ｄ
組合せ回路、６４ スキャンチェーン。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 シリーズで配列された複数個のフリップ
   フロップ群と、 前記複数個のフリップフロップ群の間にそれぞれ配置さ
   れ、前段のフリップフロップ群の出力に接続された入力
   と、後段のフリップフロップ群に接続された出力とを有
   する複数個の組合せ回路とを含むパイプライン回路を含
   み、 前記複数個のフリップフロップ群は、スキャン変換され
   たフリップフロップ群と、スキャン変換されないフリッ
   プフロップ群とを含み、 さらに、 前記スキャン変換されたフリップフロップ群を相互に接
   続するスキャンチェーンを含む、テスト回路付パイプラ
   イン回路。
2. 【請求項２】 前記スキャン変換されたフリップフロッ
   プ群は、所定ステージ数置きのフリップフロップ群であ
   る、請求項１に記載のテスト回路付パイプライン回路。
3. 【請求項３】 前記所定ステージ数は、前記組合せ回路
   の個数と等しい、請求項２に記載のテスト回路付パイプ
   ライン回路。
4. 【請求項４】 前記所定ステージ数は、前記組合せ回路
   の個数よりも小さい、請求項２に記載のテスト回路付パ
   イプライン回路。
5. 【請求項５】 第１および第２の前記パイプライン回路
   を含み、 前記第１のパイプライン回路の前記スキャンチェーン
   と、前記第２のパイプライン回路の前記スキャンチェー
   ンとは相互に接続されている、請求項２に記載のテスト
   回路付パイプライン回路。
6. 【請求項６】 前記第１のパイプライン回路の前記所定
   ステージ数は、前記第２のパイプライン回路の前記所定
   ステージ数と等しい、請求項５に記載のテスト回路付パ
   イプライン回路。
7. 【請求項７】 前記第１のパイプライン回路の前記所定
   ステージ数は、前記第２のパイプライン回路の前記所定
   ステージ数より大きい、請求項５に記載のテスト回路付
   パイプライン回路。
8. 【請求項８】 前記第２のパイプライン回路の前記複数
   個のフリップフロップ群のうち、最も前段のものはデー
   タホールド機能付のフリップフロップ群である、請求項
   ７に記載のテスト回路付パイプライン回路。
9. 【請求項９】 前記データホールド機能付のフリップフ
   ロップ群を構成するデータホールド機能付スキャンフリ
   ップフロップは、 第１のセレクタと、 第２のセレクタと、 フリップフロップとを含み、 前記第１のセレクタは、内部データ信号および前記フリ
   ップフロップの出力にそれぞれ接続された２つの入力
   と、第２のセレクタの入力に接続された出力とを有し、
   データホールド信号に従い状態を定め、 前記第２のセレクタは、前記第１のセレクタの出力およ
   び前段のフリップフロップの出力にそれぞれ接続された
   ２つの入力と、前記フリップフロップの入力に接続され
   た出力とを有し、スキャンイネーブル信号に従い状態を
   定め、 前記フリップフロップは、前記第２のセレクタの出力に
   接続された入力と、前記第１のセレクタの入力に接続さ
   れた出力とを有する、請求項８に記載のテスト回路付パ
   イプライン回路。
10. 【請求項１０】 前記スキャン変換されたフリップフロ
    ップ群のうち、隣接するものの間にあるステージ数は、
    ある最大値を有しており、 前記最大値より少ない数のステージを隔てて隣接する２
    つのフリップフロップ群のうち前段のものは、データホ
    ールド機能付フリップフロップ群である、請求項１、
    ２、および４〜７のいずれかに記載のテスト回路付パイ
    プライン回路。
11. 【請求項１１】 前記パイプライン回路は、シリーズで
    配列された複数個のスキャン変換されたフリップフロッ
    プ群と、組合せ回路と、前記複数個のスキャン変換され
    たフリップフロップ群を相互に接続するスキャンチェー
    ンとを含む非パイプライン回路部分をさらに含み、 前記非パイプライン回路以外の部分に含まれる前記スキ
    ャンチェーンと、前記非パイプライン回路に含まれる前
    記スキャンチェーンとが相互に接続されている、請求項
    １〜１０のいずれかに記載のテスト回路付パイプライン
    回路。
12. 【請求項１２】 前記非パイプライン回路以外の部分に
    含まれる前記スキャンチェーンと、前記非パイプライン
    回路に含まれる前記スキャンチェーンとに接続された入
    力を有し、前記非パイプライン回路部分の第１ステージ
    の前記スキャン変換されたフリップフロップ群に接続さ
    れた出力を有するセレクタをさらに含む、請求項１１に
    記載のテスト回路付パイプライン回路。
13. 【請求項１３】 シリーズで配列された複数個のフリッ
    プフロップ群と、 前記複数個のフリップフロップ群の間にそれぞれ配置さ
    れ、前段のフリップフロップ群の出力に接続された入力
    と、後段のフリップフロップ群に接続された出力とを有
    する複数個の組合せ回路とを各々含む第１および第２の
    パイプライン回路を含み、 前記第１および第２のパイプライン回路の各々の前記複
    数個のフリップフロップ群のうち、第１ステージのフリ
    ップフロップ群と、最終ステージのフリップフロップ群
    とはともにスキャン変換されており、 さらに、 前記第１および第２のパイプライン回路の前記第１ステ
    ージのフリップフロップ群を相互に接続する第１のスキ
    ャンチェーンと、 前記第１および第２のパイプライン回路の前記最終ステ
    ージのフリップフロップ群を相互に接続する第２のスキ
    ャンチェーンとを含む、テスト回路付パイプライン回
    路。
14. 【請求項１４】 テスト回路付パイプライン回路をテス
    トするための自動テストパターン生成方法であって、 前記テスト回路付パイプライン回路は、 シリーズで配列された複数個のフリップフロップ群と、 前記複数個のフリップフロップ群の間にそれぞれ配置さ
    れ、前段のフリップフロップ群の出力に接続された入力
    と、後段のフリップフロップ群に接続された出力とを有
    する複数個の組合せ回路とを含むパイプライン回路を含
    み、 前記複数個のフリップフロップ群は、スキャン変換され
    たフリップフロップ群と、スキャン変換されないフリッ
    プフロップ群とを含み、 さらに、 前記スキャン変換されたフリップフロップ群を相互に接
    続するスキャンチェーンを含み、 前記パイプライン回路の各々を構成する前記組合せ回路
    の各々に対して、前記スキャン変換されたフリップフロ
    ップ群に挟まれた複数の前記組合せ回路を１つの回路と
    みなして、自動テストパターン生成を行なうことができ
    るようなデータベースを構築するデータベース構築ステ
    ップと、 前記データベースに基づき、フルスキャン自動テストパ
    ターンの生成を行なうステップと、 前記フルスキャン自動テストパターンをスキャンテスト
    用テストパターンにフォーマットするテストパターンフ
    ォーマットステップとを含む、自動テストパターン生成
    方法。
15. 【請求項１５】 前記データベース構築ステップは、ス
    キャン変換されなかった前記フリップフロップ群の各々
    に属するフリップフロップの各々のデータ入力信号とデ
    ータ出力信号とを短絡させるステップと、 前記スキャン変換されたフリップフロップ群の各々に属
    するフリップフロップの各々を削除し、入力端子および
    出力端子を各々挿入するステップとを含む、請求項１４
    に記載の自動テストパターン生成方法。
16. 【請求項１６】 前記テストパターンフォーマットステ
    ップは、 前記フルスキャンテスト用テストパターンに基づき、ス
    キャンテスト時に前記スキャン変換されたフリップフロ
    ップ群にデータを前記スキャンチェーンを介して前記入
    力端子より設定するようなテストパターンを出力する第
    １のテストパターン出力ステップと、 前記スキャン変換されたフリップフロップ群に設定され
    た前記データを前記組合せ回路の各々に順次取込むよう
    に定められた所定回数だけキャプチャクロックを印可す
    るようなテストパターンを出力する第２のテストパター
    ン出力ステップと、 前記スキャン変換されたフリップフロップ群に保持され
    たデータを前記出力端子より読出し、前記スキャンチェ
    ーンを介して観測するためのテストパターンを出力する
    第３のテストパターン出力ステップとを含む、請求項１
    ４または１５に記載の自動テストパターン生成方法。
17. 【請求項１７】 前記スキャン変換されたフリップフロ
    ップ群は、所定ステージ数置きのフリップフロップであ
    り、 前記第２のテストパターン出力ステップは、前記所定ス
    テージ数だけキャプチャクロックを印可するようなテス
    トパターンを出力するステップを含む、請求項１６に記
    載の自動テストパターン生成方法。
18. 【請求項１８】 前記テスト回路付パイプライン回路
    は、第１および第２の前記パイプライン回路を含み、 前記第１のパイプライン回路の前記スキャンチェーン
    と、前記第２のパイプライン回路の前記スキャンチェー
    ンとは相互に接続されており、 前記第１のパイプライン回路の前記所定ステージ数は、
    前記第２のパイプライン回路の前記所定ステージ数より
    大きく、 前記第２のパイプライン回路の前記複数個のフリップフ
    ロップ群のうち、最も前段のものはデータホールド機能
    付のフリップフロップ群であり、 前記データホールド機能付のフリップフロップ群を構成
    するデータホールド機能付スキャンフリップフロップ
    は、 第１のセレクタと、 第２のセレクタと、 フリップフロップとを含み、 前記第１のセレクタは、内部データ信号および前記フリ
    ップフロップの出力にそれぞれ接続された２つの入力
    と、第２のセレクタの入力に接続された出力とを有し、
    データホールド信号に従い状態を定め、 前記第２のセレクタは、前記第１のセレクタの出力およ
    び前段のフリップフロップの出力にそれぞれ接続された
    ２つの入力と、前記フリップフロップの入力に接続され
    た出力とを有し、スキャンイネーブル信号に従い状態を
    定め、 前記フリップフロップは、前記第２のセレクタの出力に
    接続された入力と、前記第１のセレクタの入力に接続さ
    れた出力とを有し、 前記第２のテストパターン出力ステップは、前記第１の
    所定ステージ数のうち最大値を取る前記第１の所定ステ
    ージ数だけキャプチャクロックを印可し、前記キャプチ
    ャクロックの印可時には、前記第１のセレクタは前記フ
    リップフロップの出力を出力するようにデータホールド
    信号を設定し、かつ前記第２のセレクタは、前記第１の
    セレクタの出力を出力するようにスキャンイネーブル信
    号を設定するようなテストパターンを出力するステップ
    を含む、請求項１７に記載の自動テストパターン生成方
    法。
19. 【請求項１９】 前記スキャン変換されたフリップフロ
    ップ群のうち、隣接するものの間にあるステージ数は、
    ある最大値を有しており、 前記最大値より少ない数のステージを隔てて隣接する２
    つのフリップフロップ群のうち前段のものは、前記デー
    タホールド機能付フリップフロップ群であり、 前記第２のテストパターン出力ステップは、ｍａｘ＿ｓ
    回だけ前記キャプチャクロックを印可し、１回目から
    （前記ｍａｘ＿ｓ−ｍｉｎ＿ｓ）回目までの前記キャプ
    チャクロック印可時には、前記第１のセレクタは前記フ
    リップフロップの出力を出力するように前記データホー
    ルド信号を設定し、かつ前記第２のセレクタは前記第１
    のセレクタの出力を出力するように前記スキャンイネー
    ブル信号を設定するような前記テストパターンを出力
    し、前記ｍａｘ＿ｓ回目の前記キャプチャクロック印可
    時には、前記第１のセレクタは前記内部データ信号を出
    力するように前記データホールド信号を設定し、かつ前
    記第２のセレクタは前段の前記フリップフロップの出力
    を出力するように前記スキャンイネーブル信号を設定す
    るような前記テストパターンを出力するステップを含
    み、 前記ｍａｘ＿ｓは、前記スキャン変換されたフリップフ
    ロップ群の組に挟まれる前記組合せ回路の個数の最大値
    であり、 前記ｍｉｎ＿ｓは、前記スキャン変換されたフリップフ
    ロップ群の組に挟まれる前記組合せ回路の個数の最小値
    である、請求項１８に記載の自動テストパターン生成方
    法。