KR0180327B1 - Lsi 의 고장위치 추정법 - Google Patents

Abstract

LSI의 고장위치 추정법은 실제 LSI를 시험하여 통과/실패핀 정보를 얻는 단계, 실채 출력핀의 하나로부터의 추적에 의해 조합회로를 추출하는 단계, 조합회로의 입력측에 위치한 플립플롭의 기대출력을 입력 시험 벡터로서 사용하여 추출 조합회로를 시뮬레이트하는 단계, 및 통과/실패 정보를 시험 벡터에 대한 조합회로에서의 각 노드상의 기대치에 대한 시뮬레이션 결과와 비교하여 고장위치를 추정하는 단계를 포함한다.

이 방법은 조합회로를 따르는 다른 조합회로를 추출하는 것에 의해 조합회로 내에 고장위치가 추정되지 않는 경우 반복된다.

Description

LSI의 고장위치 추정법

제1도는 LSI의 고장위치를 추정에 의해 위치 결정하는 종래 방법을 나타내는 흐름도.

제2도는 본 발명의 제1실시예에 따른 LSI의 고장위치 추정법을 나타내는 흐름도.

제3도는 제2도에 나타낸 흐름도의 단계 6에서의 절차를 나타내는 흐름도.

제4도는 조합 회로의 부분을 예시하는 블럭도.

제5도는 본 발명의 제2실시예에 따른 LSI의 고장위치 추정법을 나타내는 흐름도.

제6도는 본 발명의 제3실시예에 따른 LSI의 고장위치 추정법을 나타내는 흐름도.

제7도는 제6도에 나타낸 흐름도의 단계 110 에서의 절차를 나타내는 흐름도.

제8도는 다중 고장 전달이 제3실시예에 가정될 때 앞의 조합회로에서 신호선의 지로(branches)들을 확인하는 동작을 설명하는 블럭도.

제9도는 고장위치가 제3실시예의 조합회로 내에 추정될때 입력 실패 벡터용 고장 전달경로를 비교하는 것에 의해 중첩 영역을 추출하는 동작을 설명하는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

31, 33, 36, 38 : 조합회로 32, 34, 35, 37 : 플립플롭군

본 발명은 LSI의 순서 회로용 고장(fault) 진단법에 관한 것으로, 특히, 논리회로의 고정위치를 추정(inferring)에 의해 위치결정하는 방법에 관한 것이다.

제1도에 나타낸 바와 같이, LSI의 고장위치를 추정에 의해 위치결정하는 종래의 방법은 고장 진단 시뮬레이터(고장 시뮬레이터)를 사용하여 고장진단 사전(고장 사전)을 준비하는 단계(19), LSI를 실제 시험하여 고장 정보를 획득하는 단계(20), 시험 결과를 나타내는 고장 정보에 의거하여 고장 사전을 조사 혹은 검색하는 단계(21), 및 고장 위치를 추정에 의해 위치 결정하는 단계(22)로 이루어진다.

고장 시뮬레이터는 LSI가 고장위치를 포함하는 것을 가정하면서 LSI에 대해 논리 시뮬레이션을 행한다. 이 고장 시뮬레이터는 논리 시뮬레이션의 결과와 출력핀의 결과치를 비교하여 출력핀 혹은 핀들에서 고장을 나타내는 입력 실패 벡터와 관련하여 가정된 고장 위치가 저장되는 고장 사전을 준비한다. 고장 사전은 LSI에 대해 실제적으로 행해진 시험의 결과를 나타내는 고장 정보에 의거하여 조사되므로 가능한 고장 위치가 추정되게 한다. 고장 위치를 위치결정 하기 위해 복수조의 실패/통과 정보를 사용하는 가정된 고장 위치 사이에 우선순위가 부여될 수도 있다.

상술한 방법에서는, 고장 사전이 미리 준비되어야 하는데, 그동안 고장 시뮬레이션이 실제적 사용을 위한 고장 사전을 준비하기 위해 긴 시간 주기동안 행해져야 한다. 따라서, 상기 방법은 고장 시뮬레이션을 위한 실행시간이 극도로 크고 고장 사전을 위한 테이터파일의 수가 시험되는 LSI의 집적규모가 증가함에 따라 커진다고 하는 문제점을 갖는다.

또한, 이 고장 시뮬레이션에 사용된 고장 모델은 일반적으로 플로팅 실패 출력을 무시하는 단일 스택 고장 즉, 실패출력에서 1 혹은 0을 가정하는 단일 고장에 대해 설계되기 때문에, 이 모델은 브릿지 고장과 같은 다중 고장의 경우 실제적으로 작동을 올바르게 나타내지 않는다. 이 고장 시뮬레이션에 사용된 모델이 다중 고장과 같은 것에 대처하도록 업그레이드 된다면, 고장 시뮬레이션에 필요한 실행시간이 과도하게 크게 되게 때문에, 이 방법은 비실제적이 될 것이다.

상술한 절차가 계층구조 시이퀀스로 반복되어 의심된 영역을 단계적으로 좁히고 절차 사이에 전자빔 시험기에 의해 LSI의 내부회로를 관찰하는 절차를 이용하여 의심된 영역을 제한하는 다른 방법이 제안되었다. 이 방법에서는 그 절차를 위해 넓은 영역으로 시작해서, 더 좁은 고장영역 가정이 각 단계에서 2개의 단계 사이에 전자빔 시험기를 이용하여 앞의 후보 고장영역을 제한하는 것에 의해 수행되어 절차의 하위 순위전에 후보 고장위치에 대한 영역을 제한한다.

2번째 방법은 후보 고장위치에 대한 영역이 후보 고장영역을 관찰하는 것에 단계적으로 제한되므로 효과적이다. 그러나, 이 방법은 다레벨상호 연결구조의 저부 근처에 위치된 상호 연결층상의 전위의 관찰이 층의 수가 LSI의 집적 규모의 증가에 기인하여 증가하기 때문에 어렵게 된다는 문제점을 갖는다.

상기 문제점을 고려하여, 본 발명의 목적은 단일 스택 고장 뿐만 아니라 다중 고장과 같은 다른 종류의 고장을 감소된 실행시간으로 추정할 수 있는, 개량된 LSI의 고장위치 추정법을 제공하는 것이다.

본 발명의 제1태양의 바람직한 실시예에 따른 LSI의 고장위치 추정법은 LSI의 가능한 입력 시험벡터에 대하여 LSI에서의 플립플롭의 논리 시뮬레이션 기대 출력치에 의하여 계산하는 단계; LSI를 시힘하여 LSI의 가능한 입력 시험 벡터에 대한 출력핀의 통과/실패핀 정보를 얻는 단계; LSI의 네트 리스트와 통과/실패핀 정보에 의거하여, 입력핀 혹은 어떠한 플립플롭의 출력에 연결된 입력과 출력핀 혹은 어떠한 플립플롭의 입력에 연결된 출력을 갖는 조합회로를 추출하는 단계로서, 상기 조합회로는 네트 및 논리소자의 추적시에 도달한 어떠한 플립플롭 이외의 네트 및 논리소자를 포함하고, 상기 추적은 후방 추적에 의해 제1실패 출력핀으로부터 개시하고, 상기 추적은 후방 추적시 도달한 입력핀 혹은 어떠한 플립플롭의 출력으로부터의 전방 추적을 포함하고, 상기 추적은 상기 조합회로의 추출시 추적에 의해 도달한 제1실패핀 이외의 적어도 하나의 실패 출력핀으로부터의 추적을 포함하는 조합회로를 추출하는 단계; 조합회로의 논리 시뮬레이션에 의해, 플립플롭의 기대 출력치와 가능한 입력 벡터에 의거하여 조합회로에 대한 가능한 입력 벡터를 위해 조합회로의 각 노드에서의 기대치를 얻는 단계; 통과/실패핀 정보를 조합회로의 각 노드에서의 기대치를 비교하는 것에 의해 고장위치를 추정하는 단계를 포함한다.

본 발명의 제2태양의 바람직한 실시예에 따른 LSI의 고장위치 추정법은 LSI를 시험하여 LSI의 가능한 입력 시험벡터에 대한 출력핀의 통과/실패핀 정보를 얻는 단계; 제1조합회로를 추출하는 단계로서, 상기 제1조합회로는 복수개의 입력과 복수개의 출력, 각각 상기 제1조합회로의 입력중 하나에 연결된 출력을 갖는 플립플롭들의 제1플립플롭군, 각각 상기 제1조합회로의 출력중 하나에 연결된 입력을 갖는 플립플롭들의 제2플립플롭군을 가지며, 어떠한 플립플롭 이외의 네트를 따라 및 논리소자를 통해 추적하는 것에 의해 상기 제1조합 회로를 추출하며, 상기 추적은 후방 추적에 의해 제1실패 출력핀 혹은 제2플립플롭군의 추정된 제1 실패 입력으로부터 개시하고, 상기 추적은 후방 추적시 도달한 입력핀 혹은 어떠한 플립플롭의 출격으로부터의 전방 추적을 포함하며, 상기 추적은 상기 제1 조합회로 추출시 전방 추적에 의해 도달한 제1 실패핀 이외의 적어도 하나의 추정 실패 출력핀 혹은 제2플립플롭군의 추정된 제1 실패 입력 이외의 제2플립플롭의 적어도 하나의 실패입력으로부터의 후방 추적을 포함하는, 제1 조합회로를 추출하는 단계; 출력핀을 향한 전방추적에 의해 제1 플립플롭군의 출력부에 연결된 입력을 갖는 제2조합회로를 추출하는 단계; 통과/실패핀 정보에 의거하여 상기 제1 조합회로에 대한 의심된 입력 실패 벡터를 얻는 단계로서, 상기 의심된 입력 실패 벡터 각각은 상기 제1 조합 회로를 통하여 통과/실패핀 정보에서 발견과 실패출력 패턴의 부분과 일치하는 출력 패턴을 제공하는 의심된 입력 실패 벡터를 얻는 단계; 통과/실패핀 정보에 의거하여 제1 및 제2조합회로의 논리 시뮬레이션에 의해, 의심된 입력 실패 벡터들로부터 제1 및 제2조합회로에 대한 입력실패 벡터를 선택하는 단계로서, 입력실패 벡터는 제1 및 제2조합회로를 통하여 통과/실패핀 정보에서 발견된 실패출력 패턴의 부분과 일치하는 출력패턴을 제공하는 입력 실패 벡터를 선택하는 단계; 입력실패 벡터를 사용하는 제1 시뮬레이션에 의해 그리고 제1 플립플롭군의 기대출력에 의거하여 상기 제1 조합회로에 대한 정상 입력벡터를 사용하는 제2시뮬레이션에 의해 상기 제1 조합회로를 시뮬레이트하는 단계; 제1 시뮬레이션의 신호와 상기 제1 조합회로에서의 제2시뮬레이션의 대응신호를 비교하는 것에 의해 상기 제1 조합회로에서의 고장 네트를 추정하는 단계를 포함한다.

본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.

[실시예 1]

제2도는 본 발명의 제1실시예에 따른 LSI의 고장위치 진단법을 나타낸다. 제2도의 단계 1 에서, LSI는 LSI시험기로 시험되어 LSI의 출력핀에 대한 완전한 통과/실패(핀) 정보를 얻는다. 이 통과/실패 정보는 출력핀 각각이 실제로 시험되었는지의 여부를 나타내는 비마스크/마스크 데이터 뿐만 아니라 출력핀 각각이 기대치를 공급하는지 여부를 나타내는 통과/실패 데이터를 포함한다. 통과/실패 정보는 출력핀 혹은 핀들에서 실패를 발생하고 그 데이터가 통과/실패 데이터와 관련하여 저장되는 LSI의 입력 실패 벡터를 포함한다.

단계 2에서, 후방 추적은 LSI에서의 어떠한 플립플롭 이외의 네트를 따라 및 논리 소자를 통하여 LSI의 입력측을 향한 LSI의 네트 리스트에 의거하여 단계 1에서 얻는 바와 같이 실패핀들중의 하나(제1실패핀)으로부터 수행된다. 추적에 의해 추적된 네트가 지로를 갖고, 전방 및 후방추적이 그 지로로부터 수행된다. 후방 추적이 입력핀 혹은 어떠한 플립플롭의 출력에 도달하면, 전방추적은 LSI의 출력측을 향해 입력핀 혹은 플립플롭의 출력으로부터 행해진다. 전방 추적이 출력핀에 도착하고 그 도달된 출력핀이 제1실패핀 이외의 적어도 하나의 실패핀을 포함하면, 전방추적은 또한 제1실패핀에 대해 설명한 바와 같은 절차와 유사하게 실행된다. 도달된 출력핀이 다른 실패핀을 포함하지 않는다면, 전후방 추적은 마무리 되어 추적된 네트와 통과된 논리소자를 포함하는 객관적인 조합회로를 추출한다.

상술한 절차에서, 조합회로는, LSI의 부분으로서, 입력핀 혹은 어떠한 플립플롭의 출력에 연결된 복수개의 입력과 출력핀 혹은 어떠한 플립플롭의 입력에 연결된 복수개의 출력을 포함한다.

한편, 단계 3에서, LSI의 네트 리스트에 포함된 모든 플립플롭이 추출된다. 단계 4에서, 논리 시뮬레이션이 수행되어 LSI에 대한 가능한 입력 시험 벡터 모두 즉, 입력패턴의 가능한 조합 모두에 대하여 모든 플립플롭의 가능한 기대 출력치를 얻는다.

단계 5에서, 실패를 전달한다고 생각되는 단계 2에서 얻은 조합회로에 대하여, 논리 시뮬레이션이 플립플롭의 기대치를 사용하여 수행되어 조합회로에 대한 모든 가능한 입력 벡터에 대해 조합회로의 각 노드에서의 모든 기대치를 얻는다.

단계 6에서, 실패가 조합회로의 각 노드에서 존재하느냐의 여부는 단계 5에서 얻어진 각 노드에서의 기대치와 단계 1에서 얻은 통과/실패 정보에 의거하여 평가된다.

실패 소자 혹은 네트는 상술한 바의 절차를 반복하는 것에 의해 후보 고장위치에 대한 영역 혹은 수를 제한하는 것에 의해 추정될 수 있다. 조합 회로에 대한 모든 가능한 입력 벡터에 대하여 어떠한 실패 노드가 없는 경우, 조합회로는 바르다고 간주되고 조합회로의 입력측에서의 플립플롭의 입력은 고장위치를 갖는다고 의심된다.

이하, 단계 6을 제3도에 나타낸 흐름도 및 제4도에 나타낸 블럭도를 참조하여 상술한다.

조합회로의 부분을 나타내는 제4도를 참조하여 설명하면, 도면부호 X, Y및 Z는 조합회로에서의 논리 블럭 혹은 소자를 나타내며, 도면부호 a 내지 g는 네트를 나타낸다. 실패가 네트 b에서 일어난다고 가정한다. 흐름도의 단계 14에서, 네트 b가 지로를 가지고 있느지의 여부가 판단된다. 네트 b가 지로를 갖지 않으므로, 프로세스는 단계 16으로 이동하고, 여기에서 후방추적이 계속되는지의 여부가 판단된다. 후방 추적이 입력핀 혹은 플립플롭의 출력에 도달하지 않는한, 단계 15에서 네트가 정상임을 판단되고 후방 추적이 계속된다. 따라서 네트 b에서의 후방추적은 블럭 Y에 도달된다.

단계 17에서, 네트 d, e 및 b에 대한 기대치가 네트 블럭 Y 가 고장인지 여부를 판단하기 위해 블럭 Y의 진리표를 사용하여 출력 네트 b의 통과/실패 정보와 비교된다. 단계 18에서, 블럭 Y의 진리표, 네트 d, e 및 b의 기대치, 네트 b의 추정 실패를 사용하여, 실패가 전달되는 블럭 Y의 입력은 이것이 실패를 갖는지에 대해 판단된다. 네트 d의 실패가 의심된다라고 가정되면, 프로세스는 단계 14에서 네트 d가 지로를 갖는지의 여부를 판단하기 위해 동작한다. 네트 d는 지로를 갖기 때문에, 프로세스는 단계 15로 이동한다.

단게15에서, 연속적인 전방 추적이 네트 d, 블럭 X 그런다음 네트 a에서 수행된다. 이 전방추적은 이 추적이 출력핀 혹은 플립플롭의 입력에 도달할 때까지 반복된다. 후속하여, 출력핀의 통과/실패 정보 혹은 플립플롭의 추정된 통과/실패 정보는 네트 b에서 후방 추적의 개시점에서의 판단의 결과와 비교되어 실패가 네트 d의 지로점의 상류측에서 혹은 지로점의 하류측에 위치한 블럭 Y의 입력측에서 위치한 블럭 Y의 입력측에서 일어나는지가 판단된다. 단계 16에서 실패가 네트 d의 지로점의 하류측에서 일어나고 그러므로 블럭 Z의 출력이 정상인 것으로 판단되면, 후방 추정은 종료된다. 그렇지 않고, 실패가 네트 d의 지로점의 상류측에서 일어나는 것으로 판단되는 경우, 후방 추적이 계속되고, 단계 17에서 블럭 Z가 적절히 동작하는지의 여부가 판단된다.

제2도의 단계 6에서 조합회로에서의 후보고장 위치를 추정한 후, 제2도의 단계 7에서 후보 선택이 완료되었느지가 판단된다. 추적이 실패를 검출함이 없이 어떠한 플립플롭의 출력에 도달했을 때, 후보의 선택이 완료되지 않았음을 의미한다. 이 경우, 프로세스는 단계 8로 이동하고, 여기서 조합회로의 입력 실패가 추정된다. 즉, 플립플롭 혹은 플립플롭의 입력측의 실패가 추정된다. 그 후, 프로세스는 단계 2로 다시 이동하고, 여기서 후방추적이 실패가 전달되는 플립플롭으로부터의 다시 수행된다. 또한, 전방추적이, 있다라면, 지로점으로부터 수행된다.

후방추적이 후보고장 위치를 추정하는 것에 의해 단계 b에서 종료될 때, 후보의 선택이 종료되었는지가 단계 7에서 판단된다. 선택이 완료되었으면, 프로세스는 단계 9로 이동하여, 여기서 현재까지 얻어진 모든 후보 고장 위치에 가중치가 주어진다. 단계 10에서, 모든 후보 고장위치가 그들에게 주어진 가중치에 의거하여 결정되는 우선순위의 순서로 리스트된 리스트가 출력된다.

[실시예 2]

본 발명의 제2실시예를 제5도를 참조하여 설명한다. 제2도에 나타낸 제1실시예에서와 같이, LSI는 단계 1에서 LSI시험기로 시험되어 가능한 입력 시험 벡터에 대하여 LSI의 출력핀에 대한 완전한 통과/실패 정보를 얻는다. 제11도에서, 후방 추적이 네트 리스트에 의거하여 실패핀중 하나(제1핀)으로부터 네트를 따라 논리소자를 통하여 수행된다. 네트가 지로를 갖는 경우, 전방추적이 실시예1과 유사하게 부가적으로 수행된다.

후방출력이 입력핀 혹은 어떠한 플립플롭의 출력에 도달했으면, 전방추적이 도달된 입력핀 혹은 플립플롭의 출력으로부터 출력핀을 향해 수행된다. 도달된 출력핀이 제1실패핀 이외의 실패핀을 포함하지 않으면, 전방 및 후방추적이 완료되어 조합회로 및 조합회로의 입력측 혹은 출력측에서의 어떠한 플립플롭도 추출한다. 도달된 출력핀이 제1실패핀 이외의 새로운 실패핀을 포함하면, 추가적인 전방 및 후방 추적이 이 새로운 실패핀을 포함하면, 추가적인 전방 및 후방추적이 이 새로운 실패핀으로부터 실행된다. 이 새로운 후방 및 전방 추적이 새로운 출력 실패핀에 이르지 못하면, 추정 프로세스가 완료되어 조합회로 및 조합회로의 입력측 혹은 출력측에 있는 플립플롭군을 추출한다.

상기 설명한 프로세스가 후속 과정에서 후보 고장위치를 발견하지 않는 경우, 후방 및 전방추적은 플립플롭군의 입력으로부터 반복되어 새로운 조합회로를 추출한다.

이렇게 추출된 조합회로는 복수개의 입력과 출력을 가지며, 조합회로의 입력측에서의 입력핀 혹은 플립플롭의 출력은 조합회로의 입력에 연결되고 출력측에 있는 출력핀 혹은 플립플롭의 입력은 조합회로의 출력에 연결된다.

단계 12에서, 제1 및 제2입력 플립플롭군의 추출된 플립플롭의 논리 시뮬레이션이 수행되어, LSI의 모든 입력 시험 벡터에 대하여 모든 기대 출력치를 얻는다. 단계 13에서, 단계 11에서 얻어지고 LSI의 부분이며 실패를 전달하는 것으로 여겨지는 조합회로에 대하여 논리 시뮬레이션이 단계 12에서 얻은 플립플롭의 기대 출력치를 사용하여 수행되어 그 조합회로에 대한 모든 가능한 입력 벡터에 대하여 조합회로의 각 노드에서 기대치를 얻는다. 다음 단계 6내지 10은 제1실시예에서의 단계 6내지 10과 각각 유사하다.

단계 6에서, 각 노드에서의 실패의 유무는 단계 13에서 얻었던 조합 회로의 각 노드 기대치와, 단계 1에서 얻었던 통과/실패 정보에 의거하여 판단된다. 이 과정은 후보 고장 영역을 좁히거나 혹은 후보 고장 위치를 선택하기 위해 반복될 수 있다.

단계 17에서, 후보 고장위치의 선택이 완료되었는지의 여부가 판단된다. 후방 추적이 실패를 검출함이 없이 단계 6에서 후보의 선택중에 플립플롭의 출력에 도달했을 때, 이것은 후보의 선택이 완료되지 않았음을 의미한다. 이 경우, 프로세스는 단계 8로 이동하고, 여기에서 조합회로의 입력 실패가 추정된다. 즉, 입력 플립플롭군의 플립플롭의 실패가 의심된다. 그 후, 프로세스는 단계 11로 돌아가서, 거기에서 새로운 후방 추적이 실패가 전달되는 제1플립프롭군의 플립플롭으로부터 플립플롭의 입력이 후방 추적의 각각의 개시점이 되어 다시 수행된다. 또한, 전방추적이, 필요하다면, 지로로부터 부가적으로 수행된다.

후방추적이 단계 13에서 끝에 이르렀을 때, 후보의 선택이 완료되었는지의 여부가 단계 7에서 판단된다. 선택이 완료된 경우, 프로세스는 단계 9로 이동하고, 거기에서 현재까지 얻어진 후보 고장위치에 가중치가 주어진다. 단계 10에서, 후보 고장위치들이 그들에 주어진 가중치에 의거하여 결정된 우선 순위의 순서에 의해 리스트된 리스트가 출력된다.

상술한 바와 같이, 제1 및 제2실시예에 따른 방법에서, LSI에서 작은 영역을 차지하고 추정된 고장위치를 갖는 부분 조합회로가 후방추적 혹은 전방추적에 의해 추출된다. 그런다음 부분 조합회로의 논리 시뮬레이션이 플립플롭의 기대치를 사용하여 수행되고, 후방추적이 시뮬레이션의 결과를 사용하여 수행되어 고장 위치를 추정할 수 있다. 따라서, 고장 시뮬레이셔의 동작에 의해 고장사전을 마련하거나 고장 사전을 저장할 필요가 없다. 그 결과, 실행시간이 극적으로 감소될 수 있다. 이러한 효과는 LSI의 집적 규모의 증가에 따라 노드수가 증가할 때 더욱 증대된다. 더우기, 고장이 단일 스택고장이 아닐지라 조차도 후보 고장위치가 발견될 수 있다.

또한, 시험되는 LSI가 다레벨(multi-level) 상호연결 구조를 가질지라도, 상기 방법은 전자빔 시험기 없이 추정된 고장위치를 검출할 수 있고, 따라서 층의 수가 증가할수록 관찰이 어려운 전자빔 시험기를 사용하는 종래 방법에 비하여 우수하다.

[실시예 3]

본 발명의 제3실시예를 제6도 내지 제9도를 참조하여 설명한다.

제6도는 통과/실패 핀 정보에서 발견되고 시뮬레이션에 의해 조합회로에 입력되는 실패출력패턴을 제공하는 입력실패 벡터를 얻기 위한 절차를 나타내는 흐름도이다. 제7도는 제6도의 단계 110에 대응하고 조합회로에서의 후보고장위치를 얻기 위한 절차를 나타낸다. 제8도는 다중고장 전달이 가정될 때 앞의 조합회로의 신호선의 고장 지로를 추정하는 동작의 예를 나타낸다. 제9도는 후보 고장위치가 조합회로 내에서 얻어질 때 모든 입력 실패벡터에 대하여 조합회로에서의 고장 전달 경로를 비교하는 것에 의해 중첩된 경로를 추출하는 동작의 예를 나타낸다.

본 발명의 절차는 조합회로의 입력측에서 위치한 제1플립플롭군으로부터 조합회로의 출력측에 위치한 제2플립플롭군으로부터 고장전달을 추정하는 처리단계 들에서 수행된다.

제6도에서, 통과/실패 정보 SI, 모든 플립플롭의 기대치 S2, 전체회로의 네트정보 S3이 단계 101에서 저장된 파일로부터 독출된다. 후속단계 102에서, 후방 추적은 통과/실패 정보 SI 및 전체회로의 네트정보S3에 의거하여 제1조합회로의 추출로부터 실패출력핀중 하나 혹은 플립플롭의 추정된 실패 입력으로부터 수행된다.

제1조합회로의 추출은 입력핀 혹은 LSI의 어떠한 플립플롭 출력에 도달할 때까지 먼저 수행된다. 후속하여, 전방추적이 도달된 입력핀 혹은 플립플롭의 출력으로부터 LSI의 출력쪽으로 수행된다. 제1조합회로의 추출은 출력핀 혹은 어떠한 플립플롭 입력에 도달할 때까지 계속된다.

후보 제1조합회로의 출력핀은 제1실패핀 이외의 다른 실패핀 혹은 플립플롭의 제1실패입력 이외의 다른 실패입력을 포함하는 경우, 전방 및 후방 방향으로의 회로 추출은 제1실패핀 혹은 제1실패입력에 대한 탐색과 유사하게 다른 실패핀 혹은 실패입력에 대해 수행된다. 이 동작은 새로운 실패핀 혹은 새로운 추정 실패입력을 발견할 수 없을 때까지 반복되어 조합회로의 네트정보 S4가 LSI의 네트 리스트에 의거하여 얻어지는 조합회로를 얻는다.

제1조합회로의 추출을 위한 단계 102를 위한 처리부, 103 및 104가 또한 수행된다. 단계 103에서, 전체회로에 대한 네트정보S3을 참조하므로써, 제8도에 도시된 바와 같이, 조합회로(33)의 입력측에 위치된 제1플립플롭군(32)의 출력측으로부터 조합회로(33)의 입력측에 위치된 제1플립프롭군(32)의 출력측으로부터 조합회로의 출력측에 위치한 출력핀 혹은 제2플립플롭군(34)의 입력으로의 데이터 흐름에 관한 데이터 흐름 정보가 모든 가능한 입력 벡터에 대해 마련된다. 후속단계 105에서, 제8도에는 도시되지 않았지만, 제2조합회로는 제1플립플롭군(32)의 다른 출력으로부터 LSI의 출력을 향하여 추출된다.

제2조합회로는 플립플롭군(32)의 제1출력과 제3플립플롭군 혹은 출력핀 사이에 위치된다.

단계 102후에, 제1조합회로에 대한 의심된 입력 실패 벡터가 단계 104에서 제1조합회로에 대한 통과/실패 정보, 네트 리스트에 의거하여 추출된다. 의심된 입력 실패벡터는 가능한 입력 벡터에 응하는 제1플립플롭군의 기대 출력치에 얻어지지 않는 입력패턴을 포함할 수도 있다.

그후, 제1 및 제2조합회로의 시뮬레이션에 의해, 의심된 입력 실패 벡터 각각에 대해 의심된 입력 실패 벡터의 각각이 제1 및 제2조합회로에 의해 전송되는 통과/실패 정보에 리스트된 실패 출력패턴의 부분과 일치하는 출력패턴을 제공하는지의 여부가 판단된다. 따라서, 제1 및 제2조합회로에 관한 통과/실패 정보와 일치하는 출력 패턴을 제공하는 추정된 입력 실패 벡터가 추정된다. 본 실시예에서, 추정된 입력 실패 백터는 조합회로의 각 입력 핀에서의 단일 실패 전달 및 다중 실패 전달을 포함한다.

제8도에 개략적으로 도시한 다중 실패전달의 경우, 앞단에서의 다른 조합회로(31)가 조사된다. 즉, 제1플립플롭군(32)의 입력측에서 신호선이 조합회로(33)의 추정된 실패 입력의 하나로부터 파단선에 의해 나타낸 실패 전달경로를 따라 후방 추적되어 실패를 전달하는 네트가 연결되는 앞의 조합회로에서의 종료점(301, 302)을 추출한다.

후속하여, 종료점(301, 302)에 연결된 경로가 추적되어 공통신호선으로부터 지로되고 플립플롭군(32)의 입력에 연결된 일련의 실패 전파 신호선을 추출한다. 다음, 모든 플립플롭의 기대치S2와 앞단에서의 조합회로(31)를 사용하여 정상논리 시뮬레이션이 수행되어 조합회로(31)로부터 감지하지 않는 신호경로를 제외한다. 또한, 제1플립프롭군(32)용 클럭신호선이 체크되어 그때 인에이블되지 않은 클럭신호선을 제외한다.

제6도의 단계 106에서, 전방으로 동작을 시뮬레이트하기 위한 시뮬레이션은 단계 104에서 얻은 입력 실패벡터를 사용하여 수행되어 동일한 것을 제1 및 제2조합회로에 입력한다. 단계 107에서, 단계 106에서 수행된 시뮬레이션 출력에서의 결과가 통과/실패 정보와 비교되고, 출력패턴 각각이 통과/실패 정보에 리스트된 것과 일치하는지의 여부가 판단된다. 통과/실패 정보에 리스트된 실패 출력패턴을 제공하는 입력 실패벡터는 제1플립플롭군(32)의 추정된 출력정보로서 단계 108에서 선택되어 파일에 저장된다.

통과/실패 정보에서 발견되지 않은 출력 패턴을 제공하는 입력 실패 벡터중 하나는 단계 104에서 얻은 추정치가 옳지 않았다고 가정하는 것에 의해 무시된다. 그런 다음 프로세스는 단계 109로 이동하여 거기에서 의심된 입력 실패 벡터중 하나가 유사하게 조사된다. 추정 프로세스가 모든 입력 실패 벡터에 대해 수행되지 않았다는 것이 단계 109에서 판단될 때, 프로세스는 단계 102로 돌아가서 단계 102 및 그 후속 단계 를 반복한다. 추정 프로세스가 모든 의심된 입력 실패 벡터에 대해 수행됐다고 단계 109에서 판단될 때, 프로세스는 단계 110으로 이동하고, 거기에서 조합회로(33)에서의 실패가 조사된다. 단계 110의 상세한 절차는 후술하는 제7도에 도시되어 있다.

단계 110의 프로세스가 완료된 후, 프로세스는 단계 111로 이동하여, 거기서 고장 위치를 추정하는 프로세스가 추출 조합회로에 대해 수행되었는지의 여부가 판단된다. 추정이 추정된 고장위치를 얻기 위해 수행될 수 없을 때, 프로세스는 단계 102로 돌아가서 앞의 조합회로의 추출을 위해 단계 102의 절차와 후속되는 단계 들을 반복한다.

다음, 단계 110의 절차에 대해 제7도를 참조하여 상술한다. 단계 201에서, 조합회로(33)의 입력측에서의 제1플립플롭군(32)의 기대 출력치 S6은 플립플롭의 기대치 정보 S5를 사용하여 추출된다. 단계 202에서, 제1플립플롭군(32)의 기대치 S6은 단계 108에서 얻어 독출된 플립플롭군(32)에 대한 추정된 입력 실패 벡터파일 S7에 의해 대치된다. 단계 203에서, 제1논리 시뮬레이션이 플립플롭군(32)에 대한 추정 입력 실패 벡터파일 S7을 사용하여 수행된다.

단계 204에서, 제2 및 정상논리 시뮬레이션이 조합회로(33)의 네트정보 S4와 플립플롭군(32)의 기대치 S6을 사용하여 수행된다. 후속 단계 205에서, 조합회로(33)에서의 각각의 신호선의 스테이터스는 단계 203 및 204에서의 절차의 결과를 사용하여 서로 비교되어, 조합 회로(33)에서의 실패 전달경로가 그들 사이의 차이에 의거하여 추출된다. 다음 단계 206에서, 단계 205에서 얻은 모든 입력 실패 벡터에 대한 실패 전달 경로가 서로 비교되어 중첩 회로부분을 추출한다.

제9도에서, 실패 전달경로로서 조합회로(36)에서 실행된 제1플립플롭군(35)의 출력으로부터의 신호선(401, 402, 403)은 조합회로(36)의 출력선에 연결된다. 이들 경로는 제9도의 파단선에 의해 도시되었다. 제9도는 실패전달 경로의 중첩 부분이 되는 영역(404, 405, 406)을 나타낸다. 영역(404)은 추정된 실패 신호선(402, 403)의 중첩경로를 포함하며, 영역(405)은 실패 전달 신호선(401, 402, 403)의 주업 경로를 포함한다. 실패는 그들이 조합회로에서 발생되었는지 혹은 조합회로(36)의 출력패턴으로부터 조합회로의 앞단으로부터 전달 되었는지에 의해 결정되지 않는다.

단계 207에서, 우선순위가 단계 206에서 얻은 중첩의 빈도를 나타내는 결과에 의거하여 검출된 후보 고장위치에 할당된다.

단계 208에서, 우선순위가 할당된 영역이 시뮬레이션의 결과에 의거하여 얻어지고, 각 영역이 모든 입력 실패벡터에 대해 0 혹은 1로 스택되는지가 체크된다. 그후, 프로세스는 단계 111(제6도에 도시됨)로 이동한다.

상술한 바와 같이, 제3실시예에 따른 방법에서, 제1 및 제2조합회로가 실패핀으로부터의 후방 및 전방 추적에 의해 추출되고, 입력 실패벡터가 제1 및 제2조합회로부터의 출력의 출력 실패패턴 각각에 할당되므로, 시뮬레이트되는 추정된 입력 실패벡터의 수가 실패 조사를 위해 추출된다. 따라서, 실패 시뮬레이션을 위한 실행시간이 감소될 수 있다.

또한, 실패 전달경로가 조합회로에서 추출될 때, 실패전달 경로는 추정된 입력 실패벡터를 사용하여 제1조합회로에 대한 제1시뮬레이션과 정상 동작을 시뮬레이트하는 제2시뮬레이션의 결과 사이를 비교하는 것에 의해서만 추출될 수 있다. 따라서, 실패경로를 위치결정하기 위해 시뮬레이션에 필요한 실행시간이 감소될 수 있다. 또한, 실패전달 경로가 조합회로에서 재변환 회로(re-conversing circuit)에 대해서조차 추출될 수 있다.

또한, 본 실시예에 따른 방법에서, 제1조합회로에 대한 입력 실패 벡터가 제1조합회로의 입력 경계에서 선택되므로, 추정된 실패 전달경로는 제1조합회로의 앞단으로 다시 추적될 수 있다. 따라서, 브릿지 고장 실패와 같은 다중 고장실패가 일어난다 하더라도, 서로에 대해 독립적인 실패 전달경로 및 상호 영향받는 실패 전달 경로 모두를 추정하는 것이 가능하다. 그러므로 본 실시예의 방법은 고장 전달경로 추정시 오류가 거의 일어나지 않는 효과가 있다.

상기 실시예들은 단지 예로서 설명했으므로, 본 발명은 그 실시예들에 제한되지 않고 본 발명의 범위 내에서 상기 실시예들에 의거하여 다양한 변화 및 변경이 용이하게 행해질 수 있음은 당업자에게 명백할 것이다.

Claims (6)

1. LSI의 고장위치 추정법에 있어서, LSI의 가능한 입력 시험 벡터에 대하여 LSI에서의 플립플롭의 논리 시뮬레이션 기대 출력치에 의하여 계산하는 단계, LSI를 시험하여 LSI의 가능한 입력 시험 벡터에 대한 출력핀의 통과/실패핀 정보를 얻는 단계, LSI의 네트 리스트와 통과/실패핀 정보에 의거하여, 각각 입력핀 혹은 어떠한 플립플롭의 출력에 연결된 복수개의 입력과 각각 출력핀 혹은 어떠한 플립플롭의 입력에 연결된 복수개의 출력을 갖는 조합회로를 추출하는 단계로서, 상기 조합회로는 네트 및 논리 소자의 추적시에 도달한 어떠한 플립플롭 이외의 네트 및 논리 소자를 포함하고, 상기 추적은 후방 추적에 의해 제1실패 출력핀으로부터 개시하고, 상기 추적은 후방 추적시 도달한 입력핀 혹은 어떠한 플립플롭의 출력으로부터의 전방 추적은 포함하고, 상기 추적은 상기 조합회로의 추출시 추적에 의해 도달한 제1실패핀 이외의 적어도 하나의 실패 출력핀으로부터의 추적을 포함하는 조합회로를 추출하는 단계, 조합 회로의 논리 시뮬레이션에 의해, 플립플롭의 기대 출력치와 가능한 입력 벡터에 의거하여 조합회로에 대한 가능한 입력 벡터를 위해 조합회로의 각 노드에서의 기대치를 얻는 단계, 통과/실패핀 정보를 조합회로의 각 노드에서의 기대치를 비교하는 것에 의해 고장위치를 추정하는 단계를 구비하는 것을 특징으로 하는 LSI의 고장위치 추정법.
2. 제1항에 있어서, LSI의 네트 리스트에 의거하여, 각각 입력핀 혹은 어떠한 플립플롭의 출력에 연결된 복수개의 입력과 각각 출력핀 혹은 어떠한 플립플롭의 입력에 연결된 복수개의 출력을 갖는 다른 조합회로를 추출하는 단계로서, 상기 다른 조합회로는 네트 및 논리소자의 추적시에 도달한 어떠한 플립플롭 이외의 네트 및 논리 소자를 포함하고, 상기 추적은 후방 추적에 의해 조합회로로 연결된 추정된 실패 출력을 갖는 플립플롭으로부터 개시하고, 상기 추적은 후방 추적시 도달한 입력핀 혹은 어떠한 플립플롭의 출력으로부터의 전방 추적을 포함하고, 상기 추적은 상기 다른 조합회로의 추출시 추적에 의해 도달한 제1실패핀 이외의 적어도 하나의 실패 출력으로부터의 추적을 포함하는 다른 조합회로를 추출하는 단계를 더 구비하는 것을 특징으로 하는 LSI의 고장위치 추정법.
3. 제1항에 있어서, 추정된 고장위치를 우선순위로 가중하는 단계를 더 구비하는 것을 특징으로 하는 LSI의 고장위치 추정법.
4. 제1항에 있어서, 상기 비교하는 것은 추적시 도달한 지로로부터의 후방 추적 및 전방 추적을 포함하는 것을 특징으로 하는 LSI의 고장위치 추정법.
5. LSI의 고장위치 추정법에 있어서, LSI를 시험하여 LSI의 가능한 입력 시험 벡터에 대한 출력핀의 통과/실패 핀 정보를 얻는 단계, 제1조합회로를 추출하는 단계로서, 상기 제1조합회로는 복수개의 입력과 복수개의 출력, 각각 상기 제1조합회로의 입력중 하나에 연결된 출력을 갖는 플립플롭들의 제1플립플롭군, 각각 상기 제1조합회로의 출력중 하나에 연결된 입력을 갖는 플립플롭들의 제2플립플롭군을 가지며, LSI에서의 어떠한 플립플롭 이외의 네트를 따라 및 논리 소자를 통해 추적하는 것에 의해 상기 제1조합 회로를 추출하며, 상기 추적은 후방 추적에 의해 제1실패 출력핀 혹은 제2플립플롭군의 추정된 제1실패 입력으로부터 개시하고, 상기 추적은 후방 추적시 도달한 입력핀 혹은 어떠한 플립플롭의 출력으로부터의 전방 추적을 포함하며, 상기 추적은 상기 제1조합회로 추출시 전방 추적에 의해 도달한 제1실패핀 이외의 적어도 하나의 추정 실패 출력핀 혹은 제2플립플롭군의 추정된 제1실패 입력 이외의 제2플립플롭의 적어도 하나의 실패 입력으로부터의 후방 추적을 포함하는, 제1조합회로를 추출하는 단계, 출력핀을 향한 전방 추적에 의해 제1플립플롭군의 출력부에 연결된 입력을 갖는 제2조합회로를 추출하는 단계, 통과/실패 핀 정보 및 네트 리스트에 의거하여 상기 제1조합회로에 대한 의심된 입력 실패 벡터를 얻는 단계로서, 상기 의심된 입력 실패 벡터 각각은 상기 제1조합회로를 통하여 통과/실패 핀 정보에서 발견과 실패출력 패턴의 부분과 일치하는 출력패턴을 제공하는 의심된 입력 실패 벡터를 얻는 단계, 통과/실패 핀 정보에 의거하여 제1 및 제2조합회로의 논리 시뮬레이션에 의해, 의심된 입력 실패 벡터들로부터 제1 및 제2조합회로에 대한 입력 실패 벡터를 선택하는 단계로서, 입력 실패 벡터는 제1 및 제2조합회로를 통하여 통과/실패 핀 정보에서 발견된 실패 출력 패턴의 부분과 일치하는 출력패턴을 제공하는 입력 실패 벡터를 선택하는 단계, 입력 실패 벡터를 사용하는 제1시뮬레이션에 의해 그리고 제1플립플롭군의 기대 출력에 의거하여 상기 제1조합회로에 대한 정상 입력 벡터를 사용하는 제2시뮬레이션에 의해 상기 제1조합회로를 시뮬레이트하는 단계, 제1시뮬레이션의 신호와 상기 제1조합회로에서의 제2시뮬레이션의 대응신호를 비교하는 것에 의해 상기 제1조합회로에서의 고장 네트를 추정하는 단계 를 구비하는 것을 특징으로 하는 LSI의 고장 위치 추정법.
6. 제5항에 있어서, 상기 고장 네트를 추정하는 단계는 입력 실패 벡터에 대한 제1조합회로에서의 추정된 고장 전달 경로들 각각의 빈도를 계수하는 단계, 및 추정된 고장 전달 경로들 각각에 추정된 고장 전달 경로에 우선순위를 할당하는 가중치를 제공하는 단계를 포함하는 것을 특징으로 하는 LSI의 고장위치 추정법.