JP2021193366A - チップをテストするための方法、電子デバイス、コンピュータ可読記憶媒体、対応するチップ及びコンピュータプログラム - Google Patents

Abstract

【課題】ピンの数を減少させ、テストコストを効果的に削減させることができるチップをテストするための方法、デバイス、記憶媒体及び対応するチップを提供する。【解決手段】上記方法は、該チップの第１ピンを介して、該演算モジュールのテストタイプを示すテスト制御信号を受信することと、該テスト制御信号に示される該テストタイプに基づいて、第１テストベクトルを使用して該演算モジュールに対して第１テストを実行すること、或いは第２テストベクトルを使用して該演算モジュールに対して第２テストを実行することと、を含み、該第１テストは該演算モジュールのメモリに対して行われるテストであり、該第２テストは該演算モジュールの機能ロジックに対して行われるテストである。【選択図】図２

Description

本開示は主にチップ分野に関し、より具体的に、チップをテストするための方法及び対応するチップに関する。本開示は、チップをテストするための電子デバイス、コンピュータ可読記憶媒体及びコンピュータプログラムに関する。

人工知能（ＡＩ）チップ分野では、チップの内部構造が正常であるかどうかを判断するために、チップをテストする必要がある。テスト期間には、チップのピンを介して外部からテストベクトルを入力する必要があり、返されたテスト結果を通じて上記の判断を行う。チップのピンは貴重なリソースであるため、チップテストによるチップのピンの数の増加を如何に回避することは、設計者が実現を期待する目標である。

本開示は、チップをテストするための方法、電子デバイス及びコンピュータ可読記憶媒体及び対応するチップを提供する。

本開示の第１態様において、演算モジュールを備えるチップをテストするための方法を提供する。該方法は、チップの第１ピンを介して、演算モジュールのテストタイプを示すテスト制御信号を受信することと、テスト制御信号に示されたテストタイプに基づいて、第１テストベクトルを使用して演算モジュールに対して第１テストを実行することと、または、第２テストベクトルを使用して演算モジュールに対して第２テストを実行することとを含み、第１テストは、演算モジュールのメモリに対して行われるテストであり、第２テストは、演算モジュールの機能ロジックに対して行われるテストである。

本開示の第２態様において、演算モジュールと、第１ピンと、コントローラとを備えるチップを提供する。該第１ピンは、演算モジュールにカップリングされ、演算モジュールのテストタイプを示すテスト制御信号を受信するように構成される。該コントローラは、第１ピンと演算モジュールにカップリングされ、テスト制御信号に示されたテストタイプに基づいて、第１テストベクトルを使用して演算モジュールに対して演算モジュールのメモリをテストする第１テストを行われるか、或いは第２テストベクトルを使用して演算モジュールに対して演算モジュールの機能ロジックをテストする第２テストを行われるように構成される。

本開示の第３態様において、電子デバイスを提供し、該電子デバイスは、１つまたは複数のプロセッサと、１つまたは複数のプログラムを記憶するためのメモリとを備え、１つまたは複数のプロセッサによって実行されると、該電子デバイスに本開示の第１態様による方法を実現させる。

本開示の第４態様において、コンピュータ可読記憶媒体を提供し、該コンピュータ可読記憶媒体にコンピュータプログラムが格納され、該プログラムはプロセッサによって実行されると、本開示の第１態様による方法を実現させる。
本開示の第５態様において、コンピュータプログラムを提供し、該コンピュータプログラムがプロセッサによって実行されると、本開示の第１態様による方法を実現させる。

本願に係る技術は、ピンの数によって制限される従来のチップテストの問題を解決した。本開示によれば、改善されたチップをテストするための手段を提供し、該手段はテストによるチップのピンの数の増加を回避することができ、且つチップテストを加速させ、テストコストを削減させることができる。

なお、この部分で説明する内容は、本開示の実施例の肝心なまたは重要な特徴をマークすることを意図するものでもなく、本開示の範囲を限定することを意図するものでもないことを理解すべきである。本開示の他の特徴は以下の明細書を通じて理解が容易になる。

図面を組み合わせて以下の詳しい説明を参照し、本開示の上記及びその他の特徴、利点及び態様をより明らかにする。図面は、本手段をより良く理解するためのものであり、本願を限定するものではないことを理解すべきものである。図面において、同じまたは類似な図面符号は同じまたは類似な構成を示す。
本開示の複数の実施例によるチップをテストするための手段が実現される例示的な環境を示す模式図である。 本開示の複数の実施例によるチップをテストするためのプロセスを示すフローチャートである。 本開示の実施例によるコントローラを示す模式図である。 本開示の複数の実施例によるチップ用のクロック制御回路構造を示す模式図である。 本開示の複数の実施例によるチップ用のクロック制御回路構造を示す模式図である。 本開示の複数の実施例による電子デバイスを実施できる模式的なブロック図である。

以下、図面を参照して、本願の例示的な実施例の様々な細部を含む説明をするが、これらは理解を助けるためのものであり、単なる例示的なものである。従って、当業者は、本願の範囲と精神から逸脱しない限り、ここで説明する実施例に様々な変更と修正を加えることができることを認識すべきである。同様に、明確かつ簡潔に説明するために、以下の説明では、既知の機能と構造の説明を省略する。

本開示の実施例の説明では、「含む」という用語及びその類似の用語は、オープン型の包含で、即ち「含むが、これに限定されない」と理解すべきである。「に基づく」という用語は、「少なくとも一部的に基づく」と理解すべきである。「一実施例」または「該実施例」という用語は、「少なくとも１つの実施例」と理解すべきである。「第１」、「第２」という用語などは、異なるまたは同じ対象を示すのに用いることができる。以下には、他の明示的および暗黙的な定義も含まれる場合がある。

本明細書で使用されるように、「チップ」という用語は、既存のまたは将来開発される任意のソフトウェアまたはハードウェア、ならびにそれらの組み合わせによって実現される物理的キャリアを指す。一部の応用場面では、「ＳｏＣ」、「結晶」、「エピスター」、「ダイ」、「集積回路」、「モノリシックデバイス」、「半導体デバイス」、「マイクロエレクトロニクデバイス」などを含むが、これらに限定されない。

本明細書で使用されるように、「演算モジュール」という用語は、チップ内で特定の機能または演算を実現するためのモジュールを指し、既存または将来開発される任意のソフトウェアまたはハードウェア、ならびにそれらの組み合わせによって実現されることができる。演算モジュールは、複数の演算ユニットを備えてもよく、例えば、演算モジュールはマトリックスの形で複数の演算ユニットを含んでもよい。演算モジュールは、複雑で繰り返す演算を迅速に行うことができ、演算能力に対するＡＩアルゴリズムのニーズに応えることができる。

上記に言及されたように、従来の手段において、チップをテストする場合テストベクトルを導入することによって、チップにおける演算モジュールをテストする。チップのテストには、チップにおける演算モジュール内のメモリのテストと演算モジュールの機能ロジックのテストを含むことができる。従来の手段において２種のテストタイプを区別していなかった。例えば、チップの受信したテストベクトルがチップの演算モジュールのメモリをテストするためのテストベクトルである場合、テストベクトルが演算モジュールに出力され、メモリテストを完了させる。チップの受信したテストベクトルがチップの演算モジュールの機能ロジックをテストするためのテストベクトルである場合、テストベクトルは機能ロジックテストを行うために演算モジュールに出力される。従来の技術はテストタイプを区別することができないため、あるピンから入力されるテストベクトルのタイプが相対的に単一である。

発明者は、ＡＩチップの場合、その構造は比較的規則的であることに気付いた。一方、ＡＩチップの階層構造は明確であり、１つのＡＩチップは複数の演算モジュールを含み得、演算モジュールごとにメモリを含む。他方、ＡＩチップにおける各演算ユニットは高い再現性を有する。単なる例示として、画像処理用のＡＩチップは、同じ構造と機能を有する複数の（例えば、６個）の畳み込み演算モジュールを含むことができる。さらに、各演算モジュールは、同じ構造と機能を有する複数の演算ユニットを含むことができ、単なる例示として、畳み込み演算モジュールは、サイズが１０２４×５１２の畳み込み演算ユニットのマトリックスであってもよい。

従来の技術的問題を解決するために、本開示はチップをテストするための改善手段を提供する。本開示の実施例によれば、テストのタイプを選択するために、入力された演算モジュールのテストタイプを示すテスト制御信号がチップに入力される。テストタイプの判断に基づいて、メモリのテスト或いは機能ロジックのテストを実行する。このようにすると、実行するテストに限らず、テストベクトルのタイプをより多様化することができるようになる。したがって、本開示は効率的でかつテストコストを削減することができるチップテスト手段を提供する。

以下、図面を参照して本開示の実施例を具体的に説明する。図１は、本開示の複数の実施例を実現することができる例示的な環境１０を示す模式図である。該例示的な環境１０はチップ１００を備える。図に示されるように、チップ１００は、本開示の手段を実行することができるコントローラ１１０、及び複数の演算モジュール１２０−１−１、１２０−１−２、１２０−２−１、……を備える。第１演算モジュール１２０−１−１、第２演算モジュール１２０−１−２、第３演算モジュール１２０−２−１は、チップ１００におけるテスト実行対象演算モジュールである。例えば、これらの演算モジュールは、畳み込み演算モジュール、変位演算モジュールなどであってよく、上記演算モジュールは互いに独立して設計されることができる。

これらの演算モジュールは、特定の基準に従ってグループ化されることができ、これらの基準はユーザの需要とチップ１００によって具体的実現される機能によって決定されることができる。例えば、同じまたは類似の機能（例えば、畳み込み演算動作を完了する）をするいくつかの演算モジュール１２０−１−１と１２０−１−２は１グループに分けられてもよい。いくつかの実施例において、同じまたは類似の構造を有する演算モジュールも１グループに分けられてもよい。なお、ここで言及したグループ化基準は例示的なものであり、限定的なものではなく、具体的なグループ化基準はこれに限定されない。図では、符号１２０−ｍ−ｎでチップ１００における各演算モジュールを示す。数字ｍは、該演算モジュールがｍ番目のグループに分けられていることを示し、数字ｎは、該演算モジュールが所属するグループ内のｎ番目の演算モジュールであることを示す。図に示されるように、演算モジュール１２０−１−１と１２０−１−２は同じグループに分けられ、演算モジュール１２０−２−１とは異なるグループにある。なお、図１に示すようなコントローラ１１０と演算モジュール１２０の数は例示的なものにすぎず、限定的なものではなく、他の実施例において、コントローラ１１０と演算モジュール１２０の数は他の任意の数値であり、本開示はこの点で制限がない。さらに、理解すべきものとして、ここで示された各グループ内の演算モジュールの数も例示的なものにすぎず、具体的なグループ化状況は、示すような実施例によって制限されることはない。説明の便宜上、複数の演算モジュール１２０−１−１、１２０−１−２、１２０−２−１をまとめて演算モジュール１２０と呼ぶことができる。

図１に示されるように、演算モジュール１２０−１−１を例として、演算モジュール１２０−１−１には、メモリ１２４−１−１と機能ロジック１２２−１−１が含まれる。チップ１００をテストする場合、演算モジュール１２０−１−１におけるメモリ１２４−１−１と機能ロジック１２２−１−１の両方をテストする必要がある。図に示されるように、他の演算モジュールにおけるメモリ１２４−ｍ−ｎと機能ロジック１２２−ｍ−ｎの番号の付け方は演算モジュール１２０−ｍ−ｎと同様であり、ここで繰り返し説明はしない。

一般的に、チップ１００のテストを実行する場合、チップ１００を試験機（図示せず）に置き、該試験機によりテストベクトル１３０を出力してテストを完了させる。また演算モジュール１２０−１−１を例として、テストベクトル１３０はチップ１００のピンを介して入力され、コントローラ１１０を介して演算モジュール１２０−１−１に入力される。演算モジュール１２０−１−１はテスト結果１９０−１−１をコントローラ１１０に返し、コントローラ１１０は複数の演算モジュールのテスト結果のテスト出力１４０を試験機に伝送し返す。このように、受信した実際のテスト結果と所望のテスト結果とを比較することにより、演算モジュール１２０−１−１における有効性テスト結果を得ることができ、それにより、演算モジュール１２０−１−１が設計要件を満たすかどうかを判断する。

以下、図２を参照して本開示によるチップ１００をテストするためのプロセスをより詳細に説明する。図２は、本開示の複数の例示的な実施例によるチップ１００をテストするためのプロセス２００を示すフローチャートである。プロセス２００は図１のコントローラ１１０により実現できる。検討の便宜上、図１を参照して主にチップ１００における演算モジュール１２０−１−１を組み合わせてプロセス２００を説明する。

ブロック２０２で、図１を組み合わせて、コントローラ１１０はチップ１００の第１ピン１５０−１からテスト制御信号１６０を受信し、テスト制御信号１６０は、演算モジュール１２０−１−１のテストタイプを示すために使用される。具体的に、ここで言及した「テストタイプ」は、該テストが演算モジュール１２０−１−１におけるメモリ１２４−１−１のテストを示すか、それとも演算モジュール１２０−１−１における機能ロジック１２２−１−１のテストを示すかをテストする。以下の説明では、演算モジュール１２０−１−１におけるメモリ１２４−１−１に対するテストを「第１テスト」と呼び、演算モジュール１２０−１−１における機能ロジック１２２−１−１に対するテストを「第２テスト」と呼ぶ。

戻って図２を参照すると、ブロック２０４で、テスト制御信号１６０で示されるテストタイプに基づいて、テストを実行する。該テストタイプに基づいて、演算モジュール１２０−１−１のメモリ１２４−１−１をテストする第１テストが必要になると、対応するメモリテストベクトル、即ち第１テストベクトルを使用してメモリに対するテストを実行する。対応して、該テストタイプに基づいて、演算モジュール１２０−１−１の機能ロジック１２２−１−１をテストする第２テストが必要になると、対応する機能ロジックテストベクトル、即ち第２ベクトルを使用して機能ロジックに対するテストを実行する。

本開示の実施例によれば、チップ１００の第１ピン１５０−１から受信したテスト制御信号１６０を使用して、テストベクトル１３０を選択する。テスト制御信号１６０に示されたテストタイプに基づいて、演算モジュール１２０−１−１においてメモリ１２４−１−１に対する第１テスト或いは機能ロジック１２２−１−１に対する第２テストを行うように、テストベクトル１３０を対応する演算モジュール１２０−１−１に伝送することができる。本発明においてテスト制御信号１６０の選択が実現できたので、入力されるテストベクトル１３０のタイプはより多くすることができ、ある特定のテストタイプに限定されることはない。この方法によって、異なるテストモードの柔軟な切り換えが実現できる。

また図１を参照すると、チップ１００における演算モジュール１２０−１−１のメモリ１２４−１−１と機能ロジック１２２−１−１をテストするためのテストベクトル１３０は第２ピン１５０−２を共有して入力される。つまり、チップ１００の第２ピン１５０−２から入力されるテストベクトル１３０は、チップ１００における演算モジュール１２０−１−１のメモリ１２４−１−１に対して第１テストを実行するベクトルであってもよいし、チップ１００における演算モジュール１２０−１−１の機能ロジック１２２−１−１に対して第２テストを実行するベクトルであってもよい。言い換えると、演算モジュール１２０−１−１におけるメモリ１２４−１−１或いは機能ロジック１２２−１−１は１つのピン１５０−２を共有してテストを完了させることができる。

以上のように、従来の手段においては、専用のメモリテストピンを設けてメモリのテストを実行する必要があると同時に、専用の機能ロジックテストピンを設けて機能ロジックのテストを実行する必要もある。なお、本開示による実施例において、同じピン１５０−２から入力されたテストベクトル１３０さえ受信すれば、選択の後、演算モジュール１２０−１−１にメモリ１２４−１−１に対するテスト或いは機能ロジック１２２−１−１に対するテストを対応して完了させることができる。従来の方法と比べて、このような設置は、テストによるピンの数の増加を削減することに役に立ち、それにより、チップのサイズが大きすぎることを回避することができる。

戻って図１を参照すると、テストベクトル１３０は演算モジュール１２０−１−１に入力され、対応するテストを実行する。なお、このテストベクトル１３０は、演算モジュール１２０−１−１におけるメモリ１２４−１−１に対する第１テスト用であってもよいし、演算モジュール１２０−１−１における機能ロジック１２２−１−１に対する第２テスト用であってもよい。ここでさらなる細分はしない。

いくつかの実施例において、テスト制御信号１６０を受信するための第１ピン１５０−１とテストベクトル１３０を受信するための第２ピン１５０−２はチップ１００での同じピンであってもよい。このような設置は、チップ１００のピンの数をさらに削減することに役に立つ。

いくつかの実施例において、テスト制御信号１６０で示されるテストタイプが第１テストである場合、第１クロック信号１７０−１を演算モジュール１２０−１−１に入力し、該第１クロック信号１７０−１を使用して演算モジュール１２０−１−１におけるメモリ１２４−１−１に対して第１テストを実行する。図１を参照すると、図では、実線でこのプロセスを示す。それに対応して、該テスト制御信号１６０で示されるテストタイプが第２テストである場合、第２クロック信号１８０−１を演算モジュール１２０−１−１に入力し、該第２クロック信号１８０−１を使用して演算モジュール１２０−１−１における機能ロジック１２２−１−１に対して第２テストを実行する。以上のように、図１にテストベクトル１３０によって第１テストを実行する形態のみが示されているため、図では破線で演算モジュール１２０−１−１における機能ロジック１２２−１−１に対してテストを実行するプロセスを示す。

戻って図１を参照すると、上記に言及したように、チップ１００は複数の演算モジュール１２０−１−１、１２０−１−２、１２０−２−１を含み得、各演算モジュールには対応するメモリと機能ロジックが含まれている。特定の基準に基づいて、これらの演算モジュールを１つまたは複数の演算モジュールグループに分ける。図に示されるように、演算モジュール１２０−１−１、１２０−１−２は１つの演算モジュールグループＧ１に分けられている。同様に、他の演算モジュールグループＧ２を形成できる。

いくつかの実施例において、該基準は、演算モジュールグループＧ１における各演算モジュール１２０−１−１、１２０−１−２が備える同じまたは類似の属性または機能ロジックであってもよい。なお、ここで言及する「同じ」は、完全に同じ或いは厳密に同じであることを必要としない。いくつかの実施例において、これらの基準は、演算モジュール１２０−１−１、１２０−１−２の位置、タイプ、サイズ、クロック周波数などの属性であってもよい。代替実施例において、これらの基準は、演算モジュール１２０−１−１、１２０−１−２のテスト要件などの機能ロジックであってもよい。例えば、基準が演算モジュール１２０−１−１、１２０−１−２の機能ロジックである場合、あるタスクを共同して完了させる（例えば畳み込み演算を完了させる）機能ロジックが同じまたは類似のいくつかの演算モジュールを１グループとして選択することができる。この基準に基づいて演算モジュールを選択してテストを並行して実行し、チップ１００における配線の簡素化に役に立ち、それにより、チップ１００のコストが削減され、故障率が低減される。したがって、同じまたは類似のテスト要件を選択基準とすることで、テストベクトル１３０の設計を簡素化することができる。

演算モジュールをグループ化することによって、演算モジュール間で属性と機能が同じまたは類似の特性を充分に使用することができる。これにより、チップ１００のテスト効率を最適化することができる。ここで、いくつかの例示的な基準が挙げられる。なお、ユーザのニーズとチップ１００の具体的な構成に応じて対応する基準を選択することができ、このような実施例は本発明の範囲に属する。

簡潔にするために、演算モジュールグループＧ１が２つの演算モジュール１２０−１−１、１２０−１−２を含む形態のみを示し、且つ２つの演算モジュールグループＧ１、Ｇ２のみを示す。勿論、各演算モジュールグループＧ１、Ｇ２はより多くの演算モジュールを備えてもよく、チップ１００はより多くの演算モジュールグループを含むことができる。以下、主に演算モジュールグループＧ１を参照して本開示の実施例によるより多くの例示的な実現形態を説明する。

演算モジュールグループＧ１における演算モジュール１２０−１−１、１２０−１−２は同じまたは類似の特性を有するため、そのテストベクトル１３０が同じである。したがって、これらの演算モジュール１２０−１−１、１２０−１−２を１グループに分けることは、チップ１００のピンを共有するのに有利で、それにより、テストによるピン数の増加を更に削減させるのに有利である。

図１に示されるように、テストベクトル１３０がチップ１００のコントローラ１１０に入力される場合、コントローラ１１０はテスト制御信号１６０に基づいて第１クロック信号１７０−１或いは第２クロック信号１８０−１を出力する。第１クロック信号１７０−１は、演算モジュールグループＧ１における各演算モジュール１２０−１−１、１２０−１−２に対してメモリの第１テストを実行することに適用され、第２クロック信号１８０−１は、演算モジュールグループＧ１における各演算モジュール１２０−１−１、１２０−１−２に対して機能ロジックの第２テストを実行することに適用される。テストベクトル１３０は演算モジュール１２０−１−２におけるメモリ１２４−１−２と機能ロジック１２２−１−２に入力されることができる。図１では、破線で演算モジュール１２０−１−２におけるメモリ１２４−１−２と機能ロジック１２２−１−２に対してテストを実行するプロセスを示し、対応するテスト結果１９０−１−２がコントローラ１１０に返して出力されることができ、それを演算モジュール１２０−１−２が設計要件を満たすかどうかを判断するために使用される。

チップ１００における他の演算モジュールグループＧ２に対して類似の動作を実行することができる。図１を参照すると、第１クロック信号１７０−２は演算モジュールグループＧ２の対応する演算モジュール１２０−２−１に入力されることができ、メモリ１２４−２−１の第１テストを実行するために使用される。第２クロック信号１８０−２も演算モジュールグループＧ２の対応する演算モジュール１２０−２−１に入力されることができ、機能ロジック１２２−２−１の第２テストを実行するために使用される。

以下、図３を参照して本開示の実施例によるコントローラ１１０のいくつかの実現形態を説明する。図に示されるように、コントローラ１１０はテスト制御ロジック３１０とクロック制御モジュール３３０とを備える。

テスト制御ロジック３１０は、テストタイプが第１テストであることに応答して、メモリテスト信号３２６をクロック制御モジュール３３０に出力し、テストタイプが第２テストであることに応答し、機能ロジックテスト信号３２８をクロック制御モジュール３３０に出力するように構成される。

クロック制御モジュール３３０は、テスト制御ロジック３１０から機能ロジックテスト信号３２８を受信したことに応答して、第１クロック信号１７０−１を演算モジュール１２０−１−１に入力し、及びテスト制御ロジック３１０からメモリテスト信号３２６を受信したことに応答して、第２クロック信号１８０−１を演算モジュール１２０−１−１に入力するように構成される。

いくつかの実施例において、クロック制御モジュール３３０はさらに、外部クロック信号３２２を受信するか或いは内部クロック信号を生成するように構成される。第１クロック信号１７０−１は外部クロック信号３２２或いはチップ１００の内部クロック信号であってもよく、第２クロック信号１８０−１はチップ１００の内部クロック信号であってもよい。

いくつかの実施例において、テスト制御ロジック３１０はさらに、クロック選択信号３２４を生成し、クロック選択信号３２４をクロック制御モジュール３３０に出力するように構成される。クロック選択信号３２４は、クロック制御モジュール３３０が内部クロック信号または外部クロック信号３２２を選択することを示す。

図４は、本開示のいくつかの実現形態によるクロック制御回路構造４００を示す模式図であり、図５は、本開示のいくつかの実現形態によるクロック制御回路構造５００を示す模式図である。クロック制御回路構造４００、５００はコントローラ１１０のクロック制御モジュール３３０の内部回路構造であってもよい。

図４に示されるように、クロック制御回路構造４００は、内部クロック信号を生成し、内部クロック信号をマルチプレクサ４４０の第１入力端及び第１クロックスイッチ４２０の第１入力端に出力するためのオンチップクロック４１０を備える。クロック制御回路構造４００は、マルチプレクサ４４０の第１入力端がオンチップクロック４１０の出力端にカップリングされ、オンチップクロック４１０からの内部クロック信号を受信し、マルチプレクサ４４０の第２入力端が外部クロック信号３２２を受信するように構成されるマルチプレクサ４４０をさらに備え、マルチプレクサ４４０は、テスト制御ロジック３１０からのクロック選択信号３２４に基づいて、内部クロック信号または外部クロック信号３２２を出力することを選択するように構成され、マルチプレクサ４４０の出力端は第２クロックスイッチ４３０の第１入力端にカップリングされる。

クロック制御回路構造４００はＯＲゲート４５０をさらに備え、ＯＲゲート４５０の第１入力端はテスト制御ロジック３１０からのメモリテスト信号３２６を受信するように構成され、ＯＲゲート４５０の第２入力端はテスト制御ロジック３１０からの機能ロジックテスト信号３２８を受信するように構成され、ＯＲゲート４５０出力端は第２クロックスイッチ４３０の第２入力端にカップリングされる。

クロック制御回路構造４００は第１クロックスイッチ４２０をさらに備え、第１クロックスイッチ４２０の第１入力端はオンチップクロック４１０の出力端にカップリングされて、オンチップクロック４１０からの内部クロック信号を受信し、第１クロックスイッチ４２０の第２入力端はテスト制御ロジック３１０からのメモリテスト信号３２６の逆信号を受信するように構成され、第１クロックスイッチ４２０の出力端は第２クロック信号１８０−１を出力して、第２テストを実行するために使用されるように構成される。

クロック制御回路構造４００は第２クロックスイッチ４３０をさらに備え、第２クロックスイッチ４３０の第１入力端はマルチプレクサ４４０の出力端にカップリングされ、第２クロックスイッチ４３０の第２入力端がＯＲゲート４５０の出力端にカップリングされ、第２クロックスイッチ４３０の出力端は第１クロック信号１７０−１を出力して、第１テストを実行するために使用されるように構成される。

図５に示されるように、クロック制御回路構造５００はオンチップクロック５１０を備えてもよく、オンチップクロック５１０は内部クロック信号を生成し、内部クロック信号を第１クロックスイッチ５２０の第１入力端及び第２クロックスイッチ５３０の第１入力端に出力するのに用いられる。

クロック制御回路構造５００は第１ＯＲゲート５５０をさらに備え、第１ＯＲゲート５５０の第１入力端がテスト制御ロジック３１０からのメモリテスト信号３２６を受信するように構成され、第１ＯＲゲート５５０の第２入力端がテスト制御ロジック３１０からの機能ロジックテスト信号３２８を受信するように構成され、第１ＯＲゲート５５０の出力端は第１ＡＮＤゲート５６０の第２入力端及び第２ＡＮＤゲート５７０の第１入力端にカップリングされる。

クロック制御回路構造５００は第１ＡＮＤゲート５６０をさらに備え、第１ＡＮＤゲート５６０の第１入力端がテスト制御ロジック３１０からのクロック選択信号３２４の逆信号を受信するように構成され、第１ＡＮＤゲート５６０の出力端は第２クロックスイッチ５３０の第２入力端にカップリングされる。

クロック制御回路構造５００は第２ＡＮＤゲート５７０をさらに備え、第２ＡＮＤゲート５７０の第２入力端はテスト制御ロジック３１０からのクロック選択信号３２４を受信するように構成され、第２ＡＮＤゲート５７０の出力端は第３クロックスイッチ５８０の第２入力端にカップリングされる。

クロック制御回路構造５００は第１クロックスイッチ５２０をさらに備え、第１クロックスイッチ５２０の第２入力端はテスト制御ロジック３１０からのメモリテスト信号３２６の逆信号を受信するように構成され、第１クロックスイッチ５２０の出力端は第２クロック信号１８０−１を出力して、第２テストを実行するために使用されるように構成される。

クロック制御回路構造５００は第２クロックスイッチ５３０と第３クロックスイッチ５８０とをさらに備え、第２クロックスイッチ５３０の出力端が第２ＯＲゲート５４０の第１入力端にカップリングされ、第３クロックスイッチ５８０の第１入力端がテスト制御ロジック３１０からの外部クロック信号３２２を受信するように構成され、第３クロックスイッチ５８０の出力端が第２ＯＲゲート５４０の第２入力端にカップリングされる。

クロック制御回路構造５００は第２ＯＲゲート５４０をさらに備え、第２ＯＲゲート５４０の出力端は第１クロック信号１７０−１を出力して、第１テストを実行するために使用されるように構成される。

なお、ここで示されるクロック制御回路構造４００、５００は、例示的なものにすぎず、限定的なものではなく、他の実施例において、他の形態の制御回路構造を使用して信号の制御を実現することができ、本開示はこの点で制限されることはない。

いくつかの実施例において、コントローラ１１０は、演算モジュール１２０におけるテストする必要のない演算モジュールを決定することもできる。これらのテストする必要のない演算モジュールのクロックをオフにすることにより、チップ１００のテスト電力消費を効果的に削減することができ、それにより、テストのコストを削減することができる。

いくつかの実施例において、演算モジュール１２０−１−１におけるメモリ１２４−１−１または機能ロジック１２２−１−１をテストする前に、演算モジュール１２０−１−１に対応するリセット信号を入力し、両者をリセットすることができる。メモリ１２４−１−１または機能ロジック１２２−１−１を個別にリセットすることができる。具体的に、コントローラ１１０は、リセットタイプを示すリセット制御信号を受信することができる。ここで言及した「リセットタイプ」とは、該リセットが演算モジュール１２０−１−１におけるメモリ１２４−１−１をリセットするか、または演算モジュール１２０−１−１における機能ロジック１２２−１−１をリセットするかを指す。いくつかの実施例において、該リセットタイプが演算モジュール１２０−１−１におけるメモリ１２４−１−１をリセットすることを示すものが決定されたことに応答して、第１テストを実行する前に、演算モジュール１２０−１−１に第１リセット信号を入力し、演算モジュール１２０−１−１のメモリ１２４−１−１をリセットするようにする。代替的な実施例において、該リセットタイプが演算モジュール１２０−１−１における機能ロジック１２２−１−１をリセットすることを示すものを決定したことに応答して、第２テストを実行する前に、演算モジュール１２０−１−１に第２リセット信号を入力し、演算モジュール１２０−１−１の機能ロジック１２２−１−１をリセットするようにする。このようにすることによって、チップ１００におけるメモリ１２４−１−１と機能ロジック１２２−１−１を柔軟にリセット制御することを容易に実現することができる。

なお、ここで演算モジュール１２０−１−１を参照して説明したが、これらの説明は同様にチップ１００における他の演算モジュール１２０−１−２、１２０−２−１などに適用される。

図１に戻って、テストベクトル１３０はチップ１００のピン１５０−２を介して入力されることができる。いくつかの実施例において、テストベクトル１３０とテスト出力１４０は有線通信または無線通信の方法によってコントローラ１１０と演算モジュール１２０との間にやりとりをすることができる。さらに、理解すべきものとして、具体的な応用場面により、テストベクトル１３０とテスト出力１４０は１つまたは複数回のやりとりを介してコントローラ１１０と演算モジュール１２０との間に伝送されることができ、本開示は、この点でも制限はしない。

なお、具体的なテストベクトル１３０を設計する場合、既存または将来のテストベクトル１３０を設計するための任意の方法を使用することができることを理解すべきである。さらに、ものとして、チップ１００をテストする配線を実行する場合、既存または将来の任意の配線方法を使用することができることを理解すべきであり、本開示はこの点で制限がない。

本開示の実施例によって、従来のチップテスト方法と異なり、本発明は、チップ１００におけるテストタイプを選択することにより、テストベクトルをチップの同じピンから入力させ、このようにして、チップ１００のピン数の削減に有利で、それにより、チップ１００のサイズが大きすぎることを回避する。なお、同じまたは類似の特性を有する演算モジュールをグループ化してグループ内の演算モジュールを並行してテストし、このような構成によって、チップ１００のテスト速度を向上させることができる。また、本願の手段によれば、アイドル状態の演算モジュールをオフにすることで、チップ１００テストのコストを効果的に削減することもできる。

本願の実施例によれば、本願は、電子デバイスと可読記憶媒体をさらに提供する。図６は、本開示の複数の実施例による電子デバイス６００を実施できる模式的なブロック図である。

図に示されるように、電子デバイス６００は中央処理ユニット（ＣＰＵ）６０１を含み、読み取り専用メモリ（ＲＯＭ）６０２に記憶されるコンピュータプログラム指令或いは記憶ユニット６０８からランダムアクセスメモリ（ＲＡＭ）６０３にロードされるコンピュータプログラム指令に従って、様々な適切な動作と処理を実行する。ＲＡＭ６０３には、電子デバイス６００の動作に必要な様々なプログラムとデータが記憶されることもできる。ＣＰＵ６０１、ＲＯＭ６０２及びＲＡＭ６０３はバス６０４によって互いに接続される。入力／出力（Ｉ／Ｏ）インターフェース６０５もバス６０４に接続される。

電子デバイス６００における複数の部材、例えば、キーボード、マウスなどの入力ユニット６０６、様々なタイプのモニター、スピーカーなどの出力ユニット６０７、ディスク、ＣＤなどの記憶ユニット６０８、ネットワークカード、モデム、無線通信トランシーバーなどの通信ユニット６０９はＩ／Ｏインターフェース６０５に接続される。通信ユニット６０９は、電子デバイス６００がインターネットなどのコンピューターネットワークおよび／または様々な電気通信ネットワークを介して他のデバイスと情報／データを交換することを許容する。

以上説明した各プロセス及び処理、例えば方法２００は、処理ユニット６０１により実行されることができる。例えば、いくつかの実施例において、方法２００はコンピューターソフトウェアプログラムとして実現されることができ、有形なものとして機械可読媒体、例えば記憶ユニット６０８に含まれる。いくつかの実施例において、コンピュータプログラムの一部或いは全部はＲＯＭ６０２および／または通信ユニット６０９を介して電子デバイス６００にロードおよび／またはインストールされる。コンピュータプログラムはＲＡＭ６０３にロードされてＣＰＵ６０１により実行される場合、上記説明した方法２００の１つまたは複数の動作が実行されることができる。

本開示は、方法、装置、システムおよび／またはコンピュータプログラム製品であってもよい。コンピュータプログラム製品は、本開示の各態様を実行するためのコンピュータ可読プログラム指令が記憶されるコンピュータ可読記憶媒体を含み得る。

コンピュータ可読記憶媒体は、指令実行デバイスにより使用される指令を保持と記憶することができる有形デバイスであってもよい。コンピュータ可読記憶媒体は、例えば電気記憶デバイス、磁気記憶デバイス、光記憶デバイス、電磁気記憶デバイス、半導体記憶デバイス或いは上記の任意の適切な組み合わせであってもよいが、これらに制限されない。コンピュータ可読記憶媒体のより具体的な例（網羅的ではないリスト）は、ポータブルコンピュータディスク、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能なプログラム可能な読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、ポータブルコンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリスティック、フロッピーディスク、機械的エンコードデバイス、例えばその上に指令が記憶されるパンチカードまたは溝内の突起構造、及び上記の任意の適切な組み合わせを含む。ここで使用されるコンピュータ可読記憶媒体は、電波または他の自由に伝播される電磁波、導波路または他の伝達媒体を通って伝播される電磁波（例えば、光ファイバーケーブルを介した光パルス）、またはワイヤを通して伝送される電気信号などの瞬時信号自体には解釈されない。

ここで説明するコンピュータ可読プログラム指令は、コンピュータ可読記憶媒体から各演算／処理デバイスにダウンロードし、或いはネットワーク、例えばインターネット、ローカルエリアネットワーク、ワイドエリアネットワークおよび／またはワイヤレスネットワークを介して外部コンピュータまたは外部記憶デバイスにダウンロードされることができる。ネットワークは、銅製伝送ケーブル、光ファイバー伝送、ワイヤレス伝送、ルーター、ファイアウォール、スイッチ、ゲートウェイコンピュータ、および/またはエッジサーバーを含み得る。各演算／処理デバイスにおけるネットワークアダプターカード或いはネットワークインターフェースはネットワークからコンピュータ可読プログラム指令を受信し、且つ該コンピュータ可読プログラム指令を転送し、各演算／処理デバイスにおけるコンピュータ可読記憶媒体に記憶される。

本開示の操作を実行するためのコンピュータプログラム指令は、アセンブリ指令、指令セットアーキテクチャ（ＩＳＡ）指令、機械指令、機械関連指令、マイクロコード、ファームウェア指令、状態設定データ、または１つ以上のプログラミング言語の任意の組み合わせで記述されたソースコード、またはオブジェクトコードであってよく、前記プログラミング言語は、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向のプログラミング言語と、Ｃ言語または同様のプログラミング言語などの従来の手続き型プログラミング言語を含む。コンピュータ可読プログラム指令は、完全にユーザコンピュータで、部分的にユーザコンピュータで、スタンドアロンのソフトウェアパッケージとして、部分的にユーザコンピュータで部分的にリモートコンピュータで、或いは完全にリモートコンピュータまたはサーバーで実行できる。リモートコンピュータに関する場合、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）またはワイドエリアネットワーク（ＷＡＮ）などの任意の種類のネットワークを介してユーザコンピューターに接続でき、或いは、外部コンピュータ（例えばインターネットサービスプロバイダーを使用してインターネットを介して接続する）に接続できる。いくつかの実施例において、コンピュータ可読プログラム指令のステータス情報を使用して、プログラマブルロジック回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）またはプログラマブルロジック配列（ＰＬＡ）などの電子回路をパーソナライズし、該電子回路はコンピュータ可読プログラム指を実行することができ、それにより、本開示の各態様を実現する。

ここで、本開示の実施例による方法、装置（システム）及びコンピュータプログラム製品のフローチャートおよび／またはブロック図を参照して本開示の各態様を説明した。理解すべきなのは、フローチャートおよび／またはブロック図の各ブロック及びフローチャートおよび／またはブロック図の各ブロックの組み合わせは、コンピュータ可読プログラム指令により実現されることができる。

これらのコンピュータ可読プログラム指令は、汎用コンピュータ、専用コンピュータまたは他のプログラマブルデータ処理装置の処理ユニットに提供されることができ、それにより、これらの指令がコンピュータまたは他のプログラマブルデータ処理装置の処理ユニットによって実行されると、フローチャートおよび／またはブロック図の１つまたは複数のブロックに規定している機能／動作を実現する装置を生成するようにする機器を製造する。これらのコンピュータ可読プログラム指令はコンピュータ可読記憶媒体に記憶されてもよく、これらの指令によってコンピュータ、プログラマブルデータ処理装置および／または他のデバイスが特定の方法で作動させ、それにより、指令を記憶したコンピュータ可読媒体は、フローチャートおよび／またはブロック図の１つまたは複数のブロックに規定している機能／動作の各態様を実現する指令を含む製造物を含む。

コンピュータ可読プログラム指令をコンピュータ、他のプログラマブルデータ処理装置、または他のデバイスにロードすることもでき、コンピュータ、他のプログラマブルデータ処理装置または他のデバイスで一連の操作ステップを実行させ、コンピュータによって実現されるプロセスを生成し、それにより、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイスで実行される指令にフローチャートおよび／またはブロック図の１つまたは複数のブロックに規定されている機能／動作を実現させる。

図面におけるフローチャートとブロック図は、本開示の複数の実施例によるシステム、方法及びコンピュータプログラム製品の実現可能なシステムアーキテクチャ、機能及び操作を示す。この点で、フローチャートまたはブロック図の各ブロックは１つのモジュール、プログラムセグメントまたは指令の一部を示し、前記モジュール、プログラムセグメントまたは指令の一部は規定しているロジック機能を実現するための１つまたは複数の実行可能な指令を含む。代替としていくかの実現において、ブロックで付記される機能は図面に付記される順序と異なる順序で発生する場合がある。例えば、２つの連続するブロックは、実際には基本的に並行して実行することができ、関連する機能に応じて、逆の順序で実行することもできる。さらに、注意すべきものとして、ブロック図および／またはフローチャートの各ブロック、及びブロック図および／またはフローチャートのブロックの組み合わせは、規定している機能または動作を実行するハードウェアに基づく専用のシステムを使用して実現することも、専用のハードウェアとコンピュータ指令との組み合わせを使用して実現することもできる。

なお、上記に示される様々な形態のプロセスを使用してソートし、ステップを追加し、削除できることを理解すべきである。例えば、本願に記載された各ステップは、本願に開示される技術的解決手段の所望の結果を達成できる限り、並行、順次、または異なる順序で実行されてもよく、ここでは制限しない。

上記の具体的な実施形態は、本願の特許の保護範囲を限定するものではない。当業者は、設計上の必要性及び他の要因に応じて、様々な修正、組み合わせ、サブ組み合わせ、及び置換を行うことができることを理解すべきである。本願の精神及び原則を逸脱せずに行われた補正、均等な置換、改良などはすべて本願の保護範囲に含まれるとすべきである。

Claims (22)

1. 演算モジュールを備えるチップをテストするための方法であって、前記方法は、
   前記チップの第１ピンを介して、前記演算モジュールのテストタイプを示すテスト制御信号を受信することと、
   前記テスト制御信号に示された前記テストタイプに基づいて、
   第１テストベクトルを使用して前記演算モジュールに対して第１テストを行われるか、または
   第２テストベクトルを使用して前記演算モジュールに対して第２テストを行われることと、を含み、
   前記第１テストは前記演算モジュールのメモリに対して行なわれるテストであり、前記第２テストは前記演算モジュールの機能ロジックに対して行われるテストであるチップをテストするための方法。
2. 前記チップの第２ピンを介して、前記第１テスト用の前記第１テストベクトルを受信すること、または
   前記第２ピンを介して、前記第２テスト用の前記第２テストベクトルを受信することとをさらに含む請求項１に記載の方法。
3. 前記第１ピンと前記第２ピンは前記チップの同じピンである請求項２に記載の方法。
4. 前記テスト制御信号に基づいて、前記テストタイプが第１テストであることを示し、第１クロック信号を前記演算モジュールに入力することと、
   前記第１クロック信号を使用して、前記演算モジュールに対して前記第１テストを実行すること、
   または
   前記テスト制御信号に基づいて、前記テストタイプが第２テストであることを示し、第２クロック信号を前記演算モジュールに入力することと、
   前記第２クロック信号を使用して、前記演算モジュールに対して前記第２テストを実行することと、をさらに含む請求項１に記載の方法。
5. 前記第１クロック信号は外部クロック信号或いは前記チップの内部クロック信号であり、前記第２クロック信号は前記チップの前記内部クロック信号である請求項４に記載の方法。
6. 前記チップは複数の演算モジュールを備え、前記方法は、
   基準に従って、前記複数の演算モジュールにおける２つ以上の演算モジュールを１つまたは複数の演算モジュールグループに分けることをさらに含み、
   前記演算モジュールに対して前記第１テストを実行することは、前記演算モジュールグループにおける各演算モジュールの前記メモリをテストすることを含み、
   または
   前記演算モジュールに対して前記第２テストを実行することは、前記演算モジュールグループにおける各演算モジュールの前記機能ロジックをテストすることを含む請求項１に記載の方法。
7. 前記基準は、前記演算モジュールグループにおける各演算モジュールが同じ属性または機能ロジックを有することである請求項６に記載の方法。
8. リセットタイプを示すリセット制御信号を受信することと、
   前記リセット制御信号で示される前記リセットタイプに基づいて、
   前記第１テストを実行する前に、前記演算モジュールに第１リセット信号を入力して、前記演算モジュールの前記メモリをリセットするようにすることと、または
   前記第２テストを実行する前に、前記演算モジュールに第２リセット信号を入力して、前記演算モジュールの前記機能ロジックをリセットようにすることと、をさらに含む請求項１に記載の方法。
9. 前記チップは複数の演算モジュールを備え、前記方法は、
   前記複数の演算モジュールにおけるテストする必要のない演算モジュールを決定することと、
   決定した前記演算モジュールのクロックを閉めることと、をさらに含む請求項１に記載の方法。
10. チップであって、
    演算モジュールと、
    前記演算モジュールにカップリングされ、前記演算モジュールのテストタイプを示すテスト制御信号を受信するように構成される第１ピンと、
    前記第１ピンと前記演算モジュールにカップリングされ、前記テスト制御信号に示された前記テストタイプに基づいて、第１テストベクトルを使用して前記演算モジュールに対して第１テストを実行するかまたは第２テストベクトルを使用して前記演算モジュールに対して第２テストを実行するように構成されるコントローラと、を備え、
    前記第１テストは前記演算モジュールのメモリに対して行われるテストであり、前記第２テストは前記演算モジュールの機能ロジックに対して行われるテストであるチップ。
11. 前記第１テスト用の前記第１テストベクトル或いは前記第２テスト用の前記第２テストベクトルを受信するように構成される第２ピンをさらに備える請求項１０に記載のチップ。
12. 前記第１ピンと前記第２ピンは前記チップの同じピンである請求項１１に記載のチップ。
13. 前記コントローラは、
    前記テストタイプが前記第１テストであるのに応答して、メモリテスト信号をクロック制御モジュールに出力し、
    前記テストタイプが前記第２テストであるのに応答して、機能ロジックテスト信号を前記クロック制御モジュールに出力するように構成されるテスト制御ロジックと、
    前記テスト制御ロジックから前記機能ロジックテスト信号を受信したことに応答して、第１クロック信号を前記演算モジュールに入力し、
    前記テスト制御ロジックから前記メモリテスト信号を受信したことに応答して、第２クロック信号を前記演算モジュールに入力するように構成される前記クロック制御モジュールと、を備える請求項１０に記載のチップ。
14. 前記クロック制御モジュールはさらに、外部クロック信号を受信するかまたは内部クロック信号を生成するように構成され、
    前記第１クロック信号は外部クロック信号または前記チップの内部クロック信号であり、前記第２クロック信号は前記チップの前記内部クロック信号である請求項１３に記載のチップ。
15. 前記テスト制御ロジックはさらに、
    クロック選択信号を生成し、前記クロック選択信号を前記クロック制御モジュールに出力するように構成され、前記クロック選択信号は、前記クロック制御モジュールが前記内部クロック信号または前記外部クロック信号を選択することを示すものである請求項１４に記載のチップ。
16. 前記クロック制御モジュールは、
    前記内部クロック信号を生成し、前記内部クロック信号をマルチプレクサの第１入力端及び第１クロックスイッチの第１入力端に出力するためのオンチップクロックと、
    前記マルチプレクサの第１入力端は前記オンチップクロックの出力端にカップリングされ、前記オンチップクロックからの前記内部クロック信号を受信し、前記マルチプレクサの第２入力端は前記外部クロック信号を受信するように構成され、前記テスト制御ロジックからの前記クロック選択信号に基づいて、前記内部クロック信号または前記外部クロック信号を出力することを選択し、前記マルチプレクサの出力端は第２クロックスイッチの第１入力端にカップリングされるように構成される前記マルチプレクサと、
    ＯＲゲートの第１入力端は前記テスト制御ロジックからの前記メモリテスト信号を受信するように構成され、前記ＯＲゲートの第２入力端は前記テスト制御ロジックからの前記機能ロジックテスト信号を受信するように構成され、前記ＯＲゲートの出力端は前記第２クロックスイッチの第２入力端にカップリングされる前記ＯＲゲートと、
    前記第１クロックスイッチの第１入力端は前記オンチップクロックの出力端にカップリングされ、前記オンチップクロックからの前記内部クロック信号を受信し、前記第１クロックスイッチの第２入力端は前記テスト制御ロジックからの前記メモリテスト信号の逆信号を受信するように構成され、第１クロックスイッチ出力端は前記第２クロック信号を出力して、前記第２テストを実行するために使用されるように構成される前記第１クロックスイッチと、
    前記第２クロックスイッチの第１入力端は前記マルチプレクサの出力端にカップリングされ、前記第２クロックスイッチの第２入力端は前記ＯＲゲートの出力端にカップリングされ、前記第２クロックスイッチの出力端は前記第１クロック信号を出力して、前記第１テストを実行するために使用されるように構成される前記第２クロックスイッチと、を備える請求項１５に記載のチップ。
17. 前記クロック制御モジュールは、
    内部クロック信号を生成し、前記内部クロック信号を第１クロックスイッチの第１入力端及び第２クロックスイッチの第１入力端に出力するためのオンチップクロックと、
    第１ＯＲゲートの第１入力端は前記テスト制御ロジックからの前記メモリテスト信号を受信するように構成され、前記第１ＯＲゲートの第２入力端は前記テスト制御ロジックからの前記機能ロジックテスト信号を受信するように構成され、前記第１ＯＲゲートの出力端は第１ＡＮＤゲートの第２入力端と第２ＡＮＤゲートの第１入力端にカップリングされる前記第１ＯＲゲートと、
    前記第１ＡＮＤゲートの第１入力端は前記テスト制御ロジックからの前記クロック選択信号の逆信号を受信するように構成され、前記第１ＡＮＤゲートの出力端は前記第２クロックスイッチの第２入力端にカップリングされる前記第１ＡＮＤゲートと、
    前記第２ＡＮＤゲートの第２入力端は前記テスト制御ロジックからの前記クロック選択信号を受信するように構成され、前記第２ＡＮＤゲートの出力端は第３クロックスイッチの第２入力端にカップリングされる前記第２ＡＮＤゲートと、
    前記第１クロックスイッチの第２入力端は前記テスト制御ロジックからの前記メモリテスト信号の逆信号を受信するように構成され、前記第１クロックスイッチの出力端は第２クロック信号を出力して、第２テストを実行するために使用されるように構成される前記第１クロックスイッチと、
    前記第２クロックスイッチの出力端は第２ＯＲゲートの第１入力端にカップリングされるように構成される前記第２クロックスイッチと、
    前記第３クロックスイッチの第１入力端は前記テスト制御ロジックからの前記外部クロック信号を受信し、前記第３クロックスイッチの出力端は第２ＯＲゲートの第２入力端にカップリングされるように構成される前記第３クロックスイッチと、
    前記第２ＯＲゲートの出力端は前記第１クロック信号を出力して、前記第１テストを実行するために使用されるように構成される前記第２ＯＲゲートと、を備える請求項１５に記載のチップ。
18. 前記演算モジュールは複数の演算モジュールを備え、前記コントローラは、基準に基づいて、前記複数の演算モジュールにおける２つ以上の演算モジュールを１つまたは複数の演算モジュールグループに分けるように構成され、
    前記演算モジュールに対して前記第１テストを実行することは、前記演算モジュールグループにおける各演算モジュールの前記メモリをテストすることを含み、
    または
    前記演算モジュールに対して前記第２テストを実行することは、前記演算モジュールグループにおける各演算モジュールの前記機能ロジックをテストすることを含む請求項１０に記載のチップ。
19. 前記基準は、前記演算モジュールグループにおける各演算モジュールが同じ属性または機能ロジックを有することである請求項１８に記載のチップ。
20. 電子デバイスであって、
    １つまたは複数のプロセッサと、１つまたは複数のプログラムを記憶するためのメモリとを備え、
    前記１つまたは複数のプロセッサによって実行されると、前記電子デバイスに請求項１〜９のいずれかに記載の方法を実現させる電子デバイス。
21. コンピュータ可読記憶媒体であって、コンピュータプログラムが記憶され、前記プログラムがプロセッサによって実行されると、請求項１〜９のいずれかに記載の方法を実現させるコンピュータ可読記憶媒体。
22. コンピュータプログラムであって、
    前記コンピュータプログラムがプロセッサによって実行されると、請求項１〜９のいずれか一項に記載の方法を実現させるコンピュータプログラム。

Images