JP2000057002A

JP2000057002A - 集積回路

Info

Publication number: JP2000057002A
Application number: JP10222642A
Authority: JP
Inventors: Ryuichi Kohara; 竜一古原
Original assignee: Oki Data Corp
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-08-06
Filing date: 1998-08-06
Publication date: 2000-02-25

Abstract

(57)【要約】【解決手段】テスト信号入力端子群４１を通してスイ
ッチ群６１により設定されたテスト信号が入力され、テ
スト対象選択信号入力端子群４２を通してスイッチ群６
２により設定されたテスト対象のバス２０の信号を選択
する選択信号が入力される。バス状態検出部１４では、
テスト対象のテスト信号とバス２０の対応する信号とが
比較され、両者が一致したとき、検出信号が出力され、
検出信号出力端子４４を通して外部に出力される。【効果】本来ならば外部に出力されないバスの各信号
の状態を簡単な構成のテスト回路を付加することで観測
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵコア部と、
このＣＰＵコア部が実行するプログラムを格納するメモ
リ部とを内蔵する集積回路に関する。

【０００２】

【従来の技術】ＣＰＵ（central processing unit ）コ
ア部、メモリ部、その他の周辺回路部等のＩＣ（Integr
ated Circuit）を実装したデジタル回路を開発すると
き、ＣＰＵが実行するプログラムのデバッグにＩＣＥ
（In Circuit Emulator ）が利用されている。

【０００３】図１８は従来技術の説明図である。図１８
（ａ）に示すように、ＣＰＵコア部２０１、メモリ部２
０２およびユーザロジック部２０３のＩＣを、これらが
バス２０４で接続されるプリント基板２００に実装した
デジタル回路を開発するとする。メモリ部２０２には、
ＣＰＵコア部２０１が実行するプログラムが格納されて
いる。ＩＣＥは、このプログラムのデバッグに使用され
る。なお、ユーザロジック部２０３は、このデジタル回
路特有のデータ処理を行う。

【０００４】図１８（ｂ）に示すように、ＩＣＥ２０５
は、ＣＰＵコア部２０１の代わりに基板に装着されて、
ＣＰＵの動作をエミュレートする。具体的には、プログ
ラムの動きの監視、プログラムの停止／再開、ＣＰＵの
内部ステータスのモニタ、周辺回路のリード／ライト等
を行う。また、ＩＣＥ２０５は、設計エラーに起因する
回路の機能的な不具合の解析にも使用される。

【０００５】

【発明が解決しようとする課題】ところで、従来の技術
には、次のような解決すべき課題があった。ＩＣの高集
積化、高機能化が進み、ＳＯＣ（System On Chip）に代
表されるように、ＣＰＵコア、メモリ、その他の周辺回
路等の機能ブロックを１つのＩＣに統合するようになっ
てきた。例えば、図１８（ａ）に示されたデジタル回路
は、図１８（ｃ）に示すように、１つのカスタムＩＣ３
００に置き換えられる。ＣＰＵコア部３０１、メモリ部
３０２およびユーザロジック部３０３は、チップ内のバ
ス３０４により相互に接続されている。

【０００６】しかしながら、このようにＣＰＵと他の機
能ブロックとを１つのＩＣに統合すると、ＣＰＵの代わ
りにＩＣＥを接続することができなくなる。また、ＣＰ
Ｕと他の機能ブロックとの間で授受される信号がＩＣか
ら外部に出力されなくなる。このため、プログラムのデ
バッグや回路の不具合の解析を行うことが困難になると
いう問題が発生した。

【０００７】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。〈構成１〉ＣＰＵ（central processing unit ）コア部
と、上記ＣＰＵコア部にバスを介して接続され、上記Ｃ
ＰＵコア部が実行するプログラムを格納するメモリ部と
を備えた集積回路であって、上記バスの各信号の状態を
想定して設定されたテスト信号が入力されるテスト信号
入力部と、上記テスト信号入力部に入力されたテスト信
号と上記バスの対応する信号とを比較し、これらの比較
結果が全て一致したとき、上記テスト信号に一致する上
記バスの状態が検出された旨を表す検出信号を外部に出
力するバス状態検出部とを備えたことを特徴とする集積
回路。

【０００８】〈構成２〉構成１に記載の集積回路におい
て、上記バスの各信号が検証テストの対象となるか対象
外となるかを選択する選択信号が入力される選択信号入
力部を有し、上記バス状態検出部は、上記選択信号入力
部に入力された選択信号が検証テストの対象外を意味す
るとき、当該選択信号に対応する上記バスの信号と対応
するテスト信号との比較結果を強制的に一致状態に切り
換える切換部を有することを特徴とする集積回路。

【０００９】〈構成３〉構成１に記載の集積回路におい
て、上記テスト信号入力部は、上記バスの各信号に対応
して設けられた複数の外部入力端子を有することを特徴
とする集積回路。

【００１０】〈構成４〉構成１に記載の集積回路におい
て、上記テスト信号入力部は、上記テスト信号が所定の
順にシリアルに入力されるシリアル信号入力部と、上記
シリアル信号入力部に入力された複数のテスト信号を上
記バスの各信号に対応させてパラレルに変換するシリア
ル／パラレル信号変換部とを有することを特徴とする集
積回路。

【００１１】〈構成５〉構成１に記載の集積回路におい
て、上記バス状態検出部から出力される検出信号を上記
ＣＰＵコア部の割込処理用の端子に入力したことを特徴
とする集積回路。

【００１２】〈構成６〉構成１に記載の集積回路におい
て、上記バスに接続され、入力されたデータにこの集積
回路特有のデータ処理を施して出力するユーザロジック
部と、上記ユーザロジック部からこの集積回路の外部に
出力すべき信号と、上記バスの信号とが入力され、通常
時、上記ユーザロジック部から出力されて入力された信
号を外部に出力し、上記バス状態検出部から検出信号が
出力されたとき、外部に出力される信号を上記ユーザロ
ジック部の信号から上記バスの信号に切り換える出力信
号切換部とを有することを特徴とする集積回路。

【００１３】〈構成７〉ＣＰＵ（central processing u
nit ）コア部と、上記ＣＰＵコア部にバスを介して接続
され、上記ＣＰＵコア部が実行するプログラムを格納す
るメモリ部とを備えた集積回路であって、上記バスの各
信号の状態を想定して設定されたテスト信号が入力され
る複数のテスト信号入力部と、上記複数のテスト信号入
力部のそれぞれに対応して設けられ、対応するテスト信
号入力部に入力されたテスト信号と上記バスの対応する
信号とを比較し、これらの比較結果が全て一致したと
き、上記テスト信号に一致する上記バスの状態が検出さ
れた旨を表す単一状態検出信号を出力する複数のバス状
態検出部と、上記複数のバス状態検出部のそれぞれから
所定の順でそれぞれの検出信号が出力されたとき、上記
バスの複数の状態が所定の順に検出された旨を表す複数
状態検出信号を外部に出力する複数状態検出信号出力部
とを備えたことを特徴とする集積回路。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。《具体例１》本発明に係る集積回路は、自己の回路の設
計検証を行うためのテスト回路を備える。このテスト回
路は、テスト信号入力部およびバス状態検出部を備え
る。テスト信号入力部には、バスの各信号の状態を想定
して設定されたテスト信号が入力される。バス状態検出
部は、テスト信号入力部に入力されたテスト信号と対応
するバスの各信号と比較し、これらの比較結果が全て一
致したとき、テスト信号に一致するバスの状態が検出さ
れた旨を表す検出信号を出力する。この検出信号は、外
部出力端子を通して外部に出力される。これにより、外
部からバスの状態が観測されることになる。

【００１５】また、このテスト回路は、テスト対象選択
信号入力部を備える。テスト対象選択信号入力部には、
バスの各信号が検証テストの対象となるか対象外となる
かを選択するテスト対象選択信号が入力される。バス状
態検出部は、テスト対象選択信号入力部に入力されたテ
スト対象選択信号が検証テストの対象外を意味すると
き、当該テスト対象選択信号に対応する前記バスの信号
と対応するテスト信号との比較結果を強制的に一致状態
に切り換える切換部を有する。この切換部により選択信
号に基づいて比較結果が強制的に一致状態に切り換えら
れると、当該バスの信号が検証テストの対象から除外さ
れる。以下、本発明に係る集積回路を適用したカスタム
ＩＣ（Integrated Circuit）について具体的に説明す
る。

【００１６】〈構成〉図１は、本発明に係る具体例１の
カスタムＩＣの構成を示す図である。図１に示すよう
に、このカスタムＩＣ１０１は、ＣＰＵコア部１１、メ
モリ部１２、ユーザロジック部１３およびバス状態検出
部１４を備える。ＣＰＵコア部１１は、バス２０を介し
てメモリ部１２、ユーザロジック部１３およびバス状態
検出部１４に接続されている。

【００１７】バス２０は、Ａ１９〜Ａ０の２０ビットの
アドレス信号が伝送されるアドレスバス２１、Ｄ１５〜
Ｄ０の１６ビットのデータ信号が伝送されるデータバス
２２、並びに、ＮＲＤ（negative read）信号線２３、
ＮＷＲ（negative write）信号線２４、ＮＣＳ（negati
ve chip select）１信号線２５およびＮＣＳ２信号線２
６の４本のコントロール信号線からなる。バス２０は、
４０本の信号線からなる。

【００１８】アドレスバス２１は、ＣＰＵコア部１１、
メモリ部１２、ユーザロジック部１３およびバス状態検
出部１４のそれぞれの端子Ａ１９〜Ａ０に接続されてい
る。データバス２２は、ＣＰＵコア部１１、メモリ部１
２、ユーザロジック部１３およびバス状態検出部１４の
それぞれの端子Ｄ１５〜Ｄ０に接続されている。

【００１９】ＮＲＤ信号線２３は、ＣＰＵコア部１１、
メモリ部１２、ユーザロジック部１３およびバス状態検
出部１４のそれぞれの端子ＮＲＤに接続されている。Ｎ
ＷＲ信号線２４は、ＣＰＵコア部１１、メモリ部１２、
ユーザロジック部１３およびバス状態検出部１４のそれ
ぞれの端子ＮＷＲに接続されている。ＮＣＳ１信号線２
５は、ＣＰＵコア部１１、ユーザロジック部１３および
バス状態検出部１４のそれぞれの端子ＮＣＳ１に接続さ
れている。ＮＣＳ２信号線２６は、ＣＰＵコア部１１、
メモリ部１２およびバス状態検出部１４のそれぞれの端
子ＮＣＳ２に接続されている。

【００２０】ＮＲＤ信号は、メモリ部１２またはユーザ
ロジック部１３からのデータリードを意味する信号であ
る。ＮＷＲ信号は、メモリ部１２またはユーザロジック
部１３へのデータライトを意味する信号である。ＮＣＳ
１信号は、ユーザロジック部１３を選択する信号であ
る。ＮＣＳ２信号は、メモリ部１２を選択する信号であ
る。

【００２１】ＣＰＵコア部１１は、このカスタムＩＣ１
０１全体を制御する部分であり、例えばＭＰＵ（micro
processing unit ）やＤＳＰ（digital signal process
or）からなる部分である。ユーザロジック部１３は、こ
のカスタムＩＣ１０１特有の機能を有する部分であり、
入力されたデータに所定の処理を施して出力する機能を
有する。例えば、ファクシミリ装置に適用するカスタム
ＩＣの場合、画像処理部等の部分がユーザロジック部１
３に相当する。

【００２２】メモリ部１２は、ＣＰＵコア部１１が実行
するプログラムおよびユーザロジック部１３により使用
されるデータを格納する部分であり、例えばＲＯＭ（re
ad only memory）やフラッシュメモリからなる部分であ
る。バス状態検出部１４は、後述するように、バス２０
の各信号が一定状態になったことを検出する部分であ
り、このカスタムＩＣ１０１の設計検証を行うために設
けられた部分である。

【００２３】さらに、カスタムＩＣ１０１は、テスト信
号入力端子群４１、テスト対象選択信号入力端子群４
２、リセット信号入力端子４３および検出信号出力端子
４４を備える。テスト信号入力端子群４１には、スイッ
チ群６１が装脱可能に接続される。テスト信号入力端子
群４１は、バス２０の信号数に応じて設けられた４０個
の外部入力端子からなる。スイッチ群６１は、テスト信
号入力端子群４１の各外部入力端子のそれぞれに接続さ
れた４０個のスイッチＳＷ１〜ＳＷ４０からなる。スイ
ッチ群６１は、バス２０の各信号の状態を想定したテス
ト信号を設定するものである。

【００２４】スイッチ群６１により設定されたテスト信
号は、テスト信号入力端子群４１を通してカスタムＩＣ
１０１の入力バッファ群５１に入力され、テスト信号線
群３１を通してバス状態検出部１４に入力される。入力
バッファ群５１は、テスト信号入力端子群４１の各外部
入力端子のそれぞれに接続された４０個のバッファから
なる。テスト信号線群３１は、入力バッファ群５１の各
バッファのそれぞれの出力端子に接続された４０本のテ
スト信号線からなる。４０本のテスト信号線は、それぞ
れバス状態検出部１４の入力端子ＩＴ１〜ＩＴ４０に接
続されている。

【００２５】テスト対象選択信号入力端子群４２には、
スイッチ群６２が装脱可能に接続される。テスト対象選
択信号入力端子群４２も、バス２０の信号数に応じて設
けられた４０個の外部入力端子からなる。スイッチ群６
２は、テスト対象選択信号入力端子群４２の各外部入力
端子のそれぞれに接続された４０個のスイッチＳＷ４１
〜ＳＷ８０からなる。スイッチ群６２は、バス２０の各
信号が検証テストの対象か対象外かを選択するテスト対
象選択信号を設定するものである。

【００２６】スイッチ群６２により設定されたテスト対
象選択信号は、テスト対象選択信号入力端子群４２を通
してカスタムＩＣ１０１の入力バッファ群５２に入力さ
れ、テスト対象選択信号線群３２を通してバス状態検出
部１４に入力される。入力バッファ群５２は、テスト対
象選択信号入力端子群４２の各外部入力端子のそれぞれ
に接続された４０個のバッファからなる。テスト対象選
択信号線群３２は、入力バッファ群５２の各バッファの
それぞれの出力端子に接続された４０本のテスト対象選
択信号線からなる。４０本のテスト対象選択信号線は、
それぞれバス状態検出部１４の入力端子ＩＳ１〜ＩＳ４
０に接続されている。

【００２７】検出信号出力端子４４は、出力バッファ５
４を介してバス状態検出部１４の出力端子Ｋに接続され
ている。リセット信号入力端子４３には、リセットスイ
ッチ６３が装脱可能に接続される。リセットスイッチ６
３は、ＣＰＵコア部１１およびユーザロジック部１３の
リセット信号を設定する。リセット信号は、リセット信
号入力端子４３を通して入力バッファ５３に入力され、
リセット信号線３３を通してＣＰＵコア部１１およびユ
ーザロジック部１３のRESET 端子に入力される。

【００２８】図２は、図１に示されたバス状態検出部の
構成を示す図である。また、図３は、図２に示された状
態検出器の構成を示す図である。図２に示すように、バ
ス状態検出部１４は、４０個の状態検出器７１および論
理積演算器７２を有する。４０個の状態検出器７１は、
バス２０の各信号のそれぞれに対応して設けられてい
る。

【００２９】状態検出器７１は、入力端子Ａ、Ｂおよび
Ｃ、並びに、出力端子Ｏを有する。入力端子Ａは、対応
するバス２０の信号線に接続されている。入力端子Ｂ
は、入力端子Ａに接続されたバス２０の信号線に対応す
るテスト信号線群３１のテスト信号線が接続されてい
る。入力端子Ｃは、入力端子Ａに接続されたバス２０の
信号線に対応するテスト対象選択信号線群３２のテスト
対象選択信号線が接続されている。

【００３０】図３（ａ）に示すように、状態検出器７１
は、比較器７３および切換器７４を有する。比較器７３
は、排他的論理和の否定演算を行う演算器からなる。比
較器７３は、入力端子Ａを通してバス２０の信号線が入
力し、入力端子Ｂを通してテスト信号が入力し、入力さ
れた両者を比較する。比較器７３は、入力された両者が
一致したとき、一致を表すＨ（high）レベルの信号を出
力し、両者が一致しないとき、不一致を表すＬ（low ）
レベルの信号を出力する。

【００３１】切換器７４は、論理積演算器からなる。切
換器７４は、比較器７３の比較結果が入力し、入力端子
Ｃを通してテスト対象選択信号が入力する。切換器７４
は、入力されたテスト対象選択信号がＬレベルのとき、
比較器７３の比較結果をそのまま出力し、入力されたテ
スト対象選択信号がＨレベルのとき、比較器７３の比較
結果にかかわらずＨレベルの信号を出力する。状態検出
器７１の入出力信号は、図３（ｂ）の真理値表に示され
るようになる。

【００３２】図２に戻り、論理積演算器７２は、４０個
の状態検出器７１から出力された比較結果の論理積を演
算する。すなわち、論理積演算器７２は、全ての状態検
出器７１の比較結果が一致したとき、Ｈレベルの検出信
号を出力する。この検出信号は、テスト信号入力端子群
４１を通して入力されたテスト信号に一致するバス２０
の状態が検出されたことを意味する。検出信号は、バス
状態検出部１４の出力端子Ｋを通して出力され、さらに
検出信号出力端子４４を通して外部に出力される。

【００３３】カスタムＩＣ１０１の検証テストでは、例
えば、検出信号出力端子４４を通して出力された検出信
号をトリガとし、カスタムＩＣ１０１の図示しない他の
外部出力端子から出力された信号波形をオシロスコープ
等により観測することができる。これにより、プログラ
ムと外部信号との同期を確認することができる。

【００３４】〈動作〉図４は、具体例１のカスタムＩＣ
の検証テスト例（その１）を示す図である。この例で
は、アドレスバス２１のアドレスＡ１９〜Ａ０を検証テ
ストの対象とし、アドレスが１０００Ｈ（Ｈは、１６進
数表現を意味する）になったことを検出する。

【００３５】まず、スイッチ群６２のスイッチＳＷ４１
〜ＳＷ８０のうち、スイッチＳＷ４１〜ＳＷ６０がＬに
設定され、スイッチＳＷ６１〜ＳＷ８０がＨに設定され
る。これにより、アドレスバス２１の各アドレス信号Ａ
１９〜Ａ０がテスト対象に設定され、バス２０の他の信
号線がテスト対象外に設定される。同時に、スイッチ群
６１のスイッチＳＷ１〜ＳＷ４０のうち、スイッチＳＷ
１〜ＳＷ７がＬに設定され、スイッチＳＷ８がＨに設定
され、スイッチＳＷ９〜ＳＷ２０がＬに設定される。こ
れにより、アドレス１０００Ｈが設定される。

【００３６】なお、スイッチＳＷ２１〜ＳＷ４０は、テ
スト対象外なので、ＬおよびＨの何れの状態に設定され
ていても影響がないが、通常、スイッチＳＷ２１〜ＳＷ
３６はＬに設定されており、スイッチＳＷ３７〜ＳＷ４
０はＨに設定されている。アドレスバス２１およびデー
タバス２２は正論理の信号であり、コントロール信号は
負論理の信号であるからである（ステップＳ１）。

【００３７】次いで、リセットスイッチ６３によりリセ
ット信号が解除されると（ステップＳ２）、ＣＰＵコア
部１１によりその動作が開始される（ステップＳ３）。
そして、ＣＰＵコア部１１からアドレスバス２１にアド
レス１０００Ｈが出力されると（ステップＳ４）、バス
状態検出部１４では、全ての状態検出器７１からＨレベ
ルの信号が出力され、論理積演算器７２からＨレベルの
信号、すなわち検出信号が出力される。この結果、バス
状態検出部１４から検出信号が出力され、検出信号出力
端子４４を通して外部に出力される（ステップＳ５）。
以降、同様に、ＣＰＵコア部１１からアドレスバス２１
にアドレス１０００Ｈが出力される毎に、バス状態検出
部１４から検出信号が出力される。

【００３８】図５は、具体例１のカスタムＩＣの検証テ
スト例（その２）を示す図である。この例では、データ
バス２２のデータＤ１５〜Ｄ０およびＮＷＲ信号線２４
のＮＷＲ信号を検証テストの対象とし、ＣＰＵコア部１
１がデータ５５５５Ｈを書き込む動作を検出する。

【００３９】まず、スイッチ群６２のスイッチＳＷ４１
〜ＳＷ８０のうち、スイッチＳＷ４１〜ＳＷ６０がＨに
設定され、スイッチＳＷ６１〜ＳＷ７６がＬに設定さ
れ、スイッチＳＷ７７〜ＳＷ７９がＨに設定され、スイ
ッチＳＷ８０がＬに設定される。これにより、データバ
ス２２の各データ信号Ｄ１５〜Ｄ０およびＮＷＲ信号線
２４のＮＷＲ信号がテスト対象に設定され、バス２０の
他の信号線がテスト対象外に設定される。

【００４０】同時に、スイッチ群６１のスイッチＳＷ１
〜ＳＷ４０のうち、スイッチＳＷ１〜ＳＷ２０がＬに設
定され、スイッチＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ
２７、ＳＷ２９、ＳＷ３１、ＳＷ３３およびＳＷ３５が
Ｌに設定され、スイッチＳＷ２２、ＳＷ２４、ＳＷ２
６、ＳＷ２８、ＳＷ３０、ＳＷ３２、ＳＷ３４およびＳ
Ｗ３６がＨに設定され、ＳＷ３７〜ＳＷ３９がＨに設定
され、ＳＷ４０がＬに設定される。これにより、データ
バス２２のデータＤ１５〜Ｄ０が５５５５Ｈに設定さ
れ、ＮＷＲ信号線２４のＮＷＲ信号がＬに設定される
（ステップＳ１１）。

【００４１】次いで、リセットスイッチ６３によりリセ
ット信号が解除されると（ステップＳ１２）、ＣＰＵコ
ア部１１によりその動作が開始される（ステップＳ１
３）。そして、ＣＰＵコア部１１からデータバス２２に
データ５５５５Ｈが出力され、同時にＮＷＲ信号線２４
のＮＷＲ信号がＬにアサートされると（ステップＳ１
４）、バス状態検出部１４から検出信号が出力され、検
出信号出力端子４４を通して外部に出力される（ステッ
プＳ１５）。以降、同様に、ＣＰＵコア部１１からデー
タバス２２にデータ５５５５Ｈが出力され、かつＮＷＲ
信号線２４のＮＷＲ信号がＬにアサートされる毎に、バ
ス状態検出部１４から検出信号が出力される。

【００４２】〈効果〉以上のように、具体例１によれ
ば、バス２０の各信号の状態を想定して設定されたテス
ト信号をテスト信号入力端子群４１を通して入力する。
そして、バス状態検出部１４では、入力されたテスト信
号とバス２０の対応する信号とを比較し、これらの比較
結果が全て一致したとき、検出信号を検出信号出力端子
４４を通して外部に出力する。

【００４３】したがって、本来ならば外部に出力されな
いバス２０の各信号の状態をバス状態検出部１４から出
力された検出信号により観測することができる。例え
ば、設定アドレスを変化させて検証テストを行うこと
で、プログラムの動きを検証することができる。また、
簡単な回路構成により検証テストを行うことができるの
で、テストコスト性能に優れたカスタムＩＣ１０１を提
供することができる。

【００４４】また、バス２０の各信号が検証テストの対
象となるか対象外となるかを選択するテスト対象選択信
号をテスト対象選択信号入力端子群４２を通して入力す
る。そして、バス状態検出部１４の各状態検出器７１で
は、入力されたテスト対象選択信号が検証テストの対象
外を意味するとき、当該テスト対象選択信号に対応する
前記バスの信号と対応するテスト信号との比較結果を切
換器７４により強制的に一致状態に切り換える。したが
って、アドレス信号、データ信号、コントロール信号の
中から検証テストの対象とすべき信号を選択することが
できるので、テスト信号の設定を容易かつ柔軟に行うこ
とができる。

【００４５】さらに、テスト信号入力端子群４１の各外
部入力端子のそれぞれにスイッチ群６１のスイッチＳ１
〜Ｓ４０を接続するだけで、テスト信号を入力すること
ができる。また、テスト対象選択信号入力端子群４２の
各外部入力端子のそれぞれにスイッチ群６２のスイッチ
ＳＷ４１〜ＳＷ８０を接続するだけで、テスト対象選択
信号が入力することができる。したがって、検証テスト
を容易に行うことができる。

【００４６】《具体例２》具体例１のカスタムＩＣで
は、バス２０の信号線数に応じた複数の外部入力端子か
らなるテスト信号入力端子群４１およびテスト対象選択
信号入力端子群４２を設けていた。このため、カスタム
ＩＣの端子数が多くなってしまい、チップ面積が増大し
てしまう場合が想定される。

【００４７】そこで、具体例２のカスタムＩＣは、テス
ト信号およびテスト対象選択信号を所定の順でシリアル
入力するシリアル信号入力部と、このシリアル信号入力
部に入力されたテスト信号およびテスト対象選択信号を
バス２０の各信号線に対応させてパラレルに変換するシ
リアル／パラレル変換部とを設け、カスタムＩＣの外部
端子数を格段に少なくする。

【００４８】〈構成〉図６は、本発明に係る具体例２の
カスタムＩＣの構成を示す図である。図６に示すよう
に、カスタムＩＣ１０２は、テスト信号入力端子４５お
よびクロック信号入力端子４６を有する。テスト信号入
力端子４５には、テスト信号およびテスト対象選択信号
がテスト信号入力端子４５が所定の順にシリアルに入力
される。テスト信号およびテスト対象選択信号は、それ
ぞれバス２０の信号線数に応じた４０パルスの信号から
なり、全体として８０パルスの信号を構成する。前半の
４０パルスがテスト信号であり、後半の４０パルスがテ
スト対象選択信号である。クロック信号入力端子４６に
は、クロック信号CLK が入力される。

【００４９】テスト信号入力端子４５を通して入力され
たテスト信号およびテスト対象選択信号は、入力バッフ
ァ５５に入力され、シフトレジスタ１５の入力端子DATA
に入力される。クロック信号入力端子４６を通して入力
されたCLK 信号は、入力バッファ５６に入力され、シフ
トレジスタ１５の入力端子CLK に入力される。

【００５０】シフトレジスタ１５は、シリアルに入力さ
れたテスト信号およびテスト対象選択信号をパラレル信
号に変換し、出力端子ＳＦ１〜ＳＦ８０を通して出力す
る。出力端子ＳＦ１〜ＳＦ４０は、バス状態検出部１４
の入力端子ＩＴ１〜ＩＴ４０に接続されている。出力端
子ＳＦ４１〜ＳＦ８０は、バス状態検出部１４の入力端
子ＩＳ１〜ＩＳ４０に接続されている。なお、カスタム
ＩＣ１０２の他の部分、すなわちテスト信号およびテス
ト対象選択信号が入力する部分以外の部分は、図１に示
された具体例１のカスタムＩＣ１０１と同様の構成であ
り、その説明を省略する。

【００５１】図７は、図６に示されたシフトレジスタの
構成を示す図である。図７に示すように、シフトレジス
タ１５は、直列に接続された８０個のフリップフロップ
８１を有する。各フリップフロップ８１の出力端子Ｑ
は、次段のフリップフロップ８１の入力端子Ｄに接続さ
れている。左端のフリップフロップ８１の入力端子Ｄ
は、シフトレジスタ１５の入力端子DATAに接続されてい
る。左端から１列目〜８０列目の各フリップフロップ８
１の出力端子Ｑは、それぞれシフトレジスタ１５の出力
端子ＳＦ８０〜ＳＦ１に接続されている。各フリップフ
ロップ８１には、共通の信号線を通してCLK （クロッ
ク）信号が入力される。

【００５２】各フリップフロップ８１は、クロック信号
の立ち上がりに同期して入力端子Ｄのデータを出力端子
Ｑにラッチする。テスト信号およびテスト対象選択信号
は、全体として８０クロックでシフトレジスタ１５に入
力され、有効なデータとなる。

【００５３】〈動作〉図８は、具体例２のカスタムＩＣ
の検証テスト例を示す図であり、図９は、テスト信号お
よびテスト対象選択信号の入力例を示す図である。この
例では、アドレスバス２１のアドレスＡ１９〜Ａ０を検
証テストの対象とし、アドレスが１０００Ｈ（Ｈは、１
６進数表現を意味する）になったことを検出する。

【００５４】まず、クロック信号入力端子４６にCLK 信
号が入力され、このCLK 信号に同期して全体として８０
パルスのテスト信号およびテスト対象選択信号がテスト
信号入力端子４５に入力される。図９に示すように、テ
スト信号およびテスト対象選択信号は、サイクル７の立
ち下がりに同期して立ち上がり、サイクル８の立ち下が
りに同期して立ち下がり、サイクル６０の立ち下がりに
同期して立ち上がり、サイクル８０までＨレベルを保持
する（ステップＳ２１）。

【００５５】テスト信号入力端子４５を通してシリアル
に入力されたテスト信号およびテスト対象信号は、シフ
トレジスタ１５でパラレル信号に変換される。シフトレ
ジスタ１５では、出力端子ＳＦ１〜ＳＦ７からＬレベル
の信号が出力され、出力端子ＳＦ８からＨレベルの信号
が出力され、出力端子ＳＦ９〜ＳＦ４０からＬレベルの
信号が出力される。これにより、バス状態検出部１４で
は、アドレス１０００Ｈが設定される。また、シフトレ
ジスタ１５では、出力端子ＳＦ４１〜ＳＦ６０からＬレ
ベルの信号が出力され、出力端子ＳＦ６１〜ＳＦ８０か
らＨレベルの信号が出力される。これにより、バス状態
検出部１４では、アドレスバス２１の各アドレス信号Ａ
１９〜Ａ０がテスト対象に設定され、バス２０の他の信
号線がテスト対象外に設定される（ステップＳ２２）。

【００５６】次いで、リセットスイッチ６３によりリセ
ット信号が解除されると（ステップＳ２３）、ＣＰＵコ
ア部１１によりその動作が開始される（ステップＳ２
４）。そして、ＣＰＵコア部１１からアドレスバス２１
にアドレス１０００Ｈが出力されると（ステップＳ２
５）、バス状態検出部１４から検出信号が出力され、検
出信号出力端子４４を通して外部に出力される（ステッ
プＳ２６）。以降、同様に、ＣＰＵコア部１１からアド
レスバス２１にアドレス１０００Ｈが出力される毎に、
バス状態検出部１４から検出信号が出力される。

【００５７】〈効果〉以上のように、具体例２によれ
ば、テスト信号およびテスト対象選択信号がテスト信号
入力端子４５を通してシリアルに入力し、シフトレジス
タ１５によりバス２０の各信号に対応するパラレル信号
に変換する。したがって、外部入力端子を格段に少なく
することができるので、チップ面積を小さくし、低コス
トのカスタムＩＣを提供することができる。

【００５８】なお、具体例２では、シリアルに入力され
たテスト信号およびテスト対象選択信号をシフトレジス
タ１５によりパラレル信号に変換するように構成してい
るが、シリアル信号をパラレル信号に変換する手段は、
これに限るものではない。例えば、入力されたシリアル
信号をメモリに記憶し、パラレルに変換するように構成
してもよい。

【００５９】また、具体例２では、テスト信号およびテ
スト対象選択信号を全体として８０パルスの信号として
入力するように構成しているが、テスト信号とテスト対
象選択信号とを別々の外部入力端子を通して入力し、入
力されたシリアル信号をそれぞれのシフトレジスタによ
りパラレル信号に変換するように構成することもでき
る。この場合、入力クロック数を半減することができ
る。また、テスト信号とテスト対象選択信号とを別々に
入力することができるので、例えば、テスト対象選択信
号を変えず、テスト信号を変えるとき等、信号の入力が
容易になる。

【００６０】《具体例３》〈構成〉図１０は、本発明に係る具体例３のカスタムＩ
Ｃの構成を示す図である。図１０に示すように、具体例
３のカスタムＩＣ１０３は、具体例２のカスタムＩＣ１
０２のバス状態検出部１４の検出信号をＣＰＵコア部の
ＮＭＩ（non-maskable interrupt）端子に入力するよう
にしたものである。メモリ部１２には、割込処理プログ
ラムが格納されている。この割込処理プログラムは、例
えば、ＣＰＵコア部１１の動作を途中で停止するもので
ある。なお、カスタムＩＣ１０３の他の部分は、具体例
２のカスタムＩＣ１０２と同様であり、その説明を省略
する。

【００６１】〈動作〉図１１は、具体例３のカスタムＩ
Ｃの検証テスト例を示す図である。この例では、アドレ
スバス２１のアドレスＡ１９〜Ａ０を検証テストの対象
とし、アドレスが１０００Ｈになったことを検出する。

【００６２】ステップＳ３１〜Ｓ３５は、図８に示され
たステップＳ２１〜Ｓ２５と同様であり、その説明を省
略する。ステップＳ３５において、ＣＰＵコア部１１か
らアドレスバス２１にアドレス１０００Ｈが出力される
と、バス状態検出部１４から検出信号が出力され、検出
信号出力端子４４を通して外部にされるとともに、ＣＰ
Ｕコア部１１のＮＭＩ端子に入力される（ステップＳ３
５）。ＣＰＵコア部１１では、この割込要求を受ける
と、割込処理に移行し（ステップＳ３６）、ＣＰＵコア
部１１の動作が途中で停止される（ステップＳ３７）。

【００６３】次に、他の検証テスト例について説明す
る。ここで、メモリ部１２に格納されたＣＰＵコア部１
１のプログラムが０番地〜５０００番地のプログラムか
らなり、２３００番地にバグがあるものとする。まず、
テスト信号をそれぞれアドレス１０００番単位に設定
し、検証テストを実行する。１０００番まで、２０００
番まで、プログラムを実行したときには、プログラムが
正常に終了するが、３０００番まで、プログラムを実行
したときには、プログラムは異常終了となる。これによ
り、アドレス２０００番〜３０００番の間にバグがある
ことが判明する。そして、判明した範囲内でプログラム
の実行範囲を狭くしていくことで、バグがある番地を絞
り込み特定することができる。

【００６４】〈効果〉以上のように、具体例３によれ
ば、バス状態検出部１４の検出信号をＣＰＵコア部１１
のＮＭＩ端子に入力し、割込処理プログラムを実行して
ＣＰＵコア部１１の動作を途中で停止する。ＣＰＵコア
部１１の動作を途中で停止する機能を有しない場合、プ
ログラムにバグがあれば、たとえ条件を変えて検証テス
トを繰り返しても、毎回、不具合が発生する。この場
合、バグの発生箇所の特定は、プログラムを机上でトレ
ースする必要があり、容易でない。これに対し、具体例
３のカスタムＩＣ１０３は、ＣＰＵコア部１１の動作を
途中で停止することができるので、プログラムの実行範
囲を絞り込んでいくことで、バグの発生箇所を容易に特
定することができる。

【００６５】なお、割込処理用の端子は、ＮＭＩ端子に
限るものではなく、ＩＮＴ（interrupt ）端子に入力す
るようにしてもよい。また、割込処理プログラムは、Ｃ
ＰＵコア部１１の動作を途中で停止するプログラムに限
るものではない。

【００６６】《具体例４》〈構成〉図１２は、本発明に係る具体例４のカスタムＩ
Ｃの構成を示す図である。図１２に示すように、具体例
４のカスタムＩＣ１０４は、図１に示されたカスタムＩ
Ｃ１０１にセレクト部１６を加えたものである。セレク
ト部１６は、入力端子Ａ１〜Ａ４０、Ｂ１〜Ｂ４０およ
びSEL 、並びに、出力端子Ｏ１〜Ｏを有する。

【００６７】入力端子Ａ１〜Ａ４０は、バス２０の各信
号のそれぞれに対応して設けられた端子群である。入力
端子Ａ１〜Ａ２０は、それぞれアドレスバス２１のアド
レス信号線Ａ１９〜Ａ０に接続されている。入力端子Ａ
２１〜Ａ３８は、それぞれデータバス２２のデータ信号
線Ｄ１５〜Ｄ０に接続されている。入力端子Ａ３７〜Ａ
４０は、それぞれＮＲＤ信号線２３、ＮＷＲ信号線２
４、ＮＣＳ１信号線２５およびＮＣＳ２信号線２６に接
続されている。入力端子Ｂ１〜Ｂ４０は、それぞれユー
ザロジック部１３の出力端子ＵＬ１〜ＵＬ４０に接続さ
れている。入力端子SEL は、バス状態検出部１４の出力
端子Ｋに接続されている。

【００６８】ユーザロジック部１３の出力端子ＵＬ１〜
ＵＬ４０から出力される信号は、本来ならば、バス２０
を介さずに、カスタムＩＣ１０４の外部出力端子を通し
て出力される信号である。バス状態検出部１４の検出信
号は、セレクト部１６に入力されるが、別途、外部出力
端子を設け、外部に出力するようにしてもよい。

【００６９】セレクト部１６の出力端子Ｏ１〜Ｏ４０
は、入力端子Ａ１〜Ａ４０に対応するとともに、入力端
子Ｂ１〜Ｂ４０に対応して設けられている。出力端子Ｏ
１〜Ｏ４０は、それぞれ出力バッファ５７を介して外部
出力端子群４７に接続されている。外部出力端子群４７
は、セレクト部１６の出力端子Ｏ１〜Ｏ４０のそれぞれ
に対応して設けられた４０個の外部出力端子からなる。
出力バッファ群５７は、外部出力端子群４７の各外部出
力端子のそれぞれに設けられた４０個のバッファからな
る。

【００７０】図１３は、図１２に示されたセレクト部の
構成を示す図である。図１３（ａ）に示すように、セレ
クト部１６は、４０個の切換器８３およびフリップフロ
ップ８２を有する。４０個の切換器８３は、バス２０の
各信号のそれぞれに対応するとともに、ユーザロジック
部１３の出力端子ＵＬ１〜ＵＬ４０のそれぞれに対応し
て設けられている。

【００７１】フリップフロップ８２は、入力端子Ｄ、出
力端子Ｑおよびクロック信号入力端子を有する。入力端
子Ｄには、Ｈレベルの信号が入力される。出力端子Ｑ
は、４０個の切換器８３のそれぞれの入力端子Ｓに共通
の信号線を介して接続されている。クロック信号入力端
子は、セレクト部１６のSEL 端子に接続されている。フ
リップフロップ８２は、セレクト部１６のSEL 端子を通
してバス状態検出部１４の検出信号が入力されると、入
力端子ＤのＨレベルの信号をラッチし、出力端子Ｑを通
して出力する。

【００７２】切換器８３は、入力端子Ａ、ＢおよびＳ、
並びに、出力端子Ｏを有する。入力端子Ａは、対応する
バス２０の信号線が接続されている。入力端子Ｂは、対
応するユーザロジック部１３の出力端子が接続されてい
る。入力端子Ｓは、前述のように、フリップフロップ８
２の出力端子Ｑが接続されている。図１３（ｂ）に示す
ように、切換器８３は、入力端子Ｓを通して入力された
信号がＬのとき、入力端子Ｂと出力端子Ｏとを接続し、
入力端子Ｓを通して入力された信号がＨのとき、入力端
子Ａと出力端子Ｏとを接続する。

【００７３】すなわち、セレクト部１６は、通常時に
は、ユーザロジック部１３の出力信号を出力し、バス状
態検出部１４から検出信号が出力されたとき、出力信号
をバス２０の信号に切り換える。

【００７４】〈動作〉図１４は、具体例４のカクタムＩ
Ｃの検証テスト例を示す図である。この例では、アドレ
スバス２１のアドレスＡ１９〜Ａ０を検証テストの対象
とし、アドレスが１０００Ｈになったことを検出する。
セレクト部１６の各切換器８３では、入力端子Ｂと出力
端子Ｃとが接続され、ユーザロジック部１３の出力信号
が外部出力端子群４７を通して出力されるようになって
いる。

【００７５】ステップＳ４１〜Ｓ４４は、図１に示され
たステップＳ１〜Ｓ１５と同様であり、その説明を省略
する。ステップＳ４４において、ＣＰＵコア部１１から
アドレスバス２１にアドレス１０００Ｈが出力される
と、バス状態検出部１４からセレクト部１６に検出信号
が出力される。セレクト部１６では、フリップフロップ
８２の入力端子ＤのＨレベルの信号がラッチされ、各切
換器８３の入力端子Ｓに入力される（ステップＳ４
５）。各切換器８３では、入力端子Ａと出力端子Ｏとが
接続される。この結果、バス２０の各信号がセレクト部
１６から出力され、外部出力端子群４７を通して外部に
出力される。以降、バス２０の信号状態が観測されるこ
とになる（ステップＳ４６）。

【００７６】〈効果〉以上のように、具体例４によれ
ば、バス２０の信号とユーザロジック部１３の出力信号
とが入力されるセレクト部１６を設け、通常時には、ユ
ーザロジック部１３の出力信号を出力し、バス状態検出
部１４の検出信号が出力されたとき、外部に出力される
信号をユーザロジック部１３の出力信号からバス２０の
信号に切り換える。

【００７７】したがって、バス２０の信号を観測するた
めの専用の端子を設けずに、本来ならばユーザロジック
部１３の出力信号を外部に出力するための外部出力端子
群４７を利用してバス２０の信号を外部に出力すること
ができる。したがって、端子数の増加によるチップ面積
の増大を抑え、低コストのカスタムＩＣを提供すること
ができる。

【００７８】《具体例５》〈構成〉図１５は、具体例５のカスタムＩＣの構成を示
す図である。図１５に示すように、カスタムＩＣ１０５
は、第１バス状態検出部１７および第２バス状態検出部
１８を備える。これらは、図１に示されたバス状態検出
部１４と同様の構成であり、それぞれ第１検出信号およ
び第２検出信号を出力する。第１バス状態検出部１７お
よび第２バス状態検出部１８は、バス２０の２つの状態
を順に検出するために設けられている。

【００７９】また、カスタムＩＣ１０５は、外部入力端
子群４８を備える。外部入力端子群４８には、スイッチ
群６８が装脱可能に接続される。外部入力端子群４８
は、１６０個の外部入力端子からなる。スイッチ群６８
は、テスト信号入力端子群４８の各外部入力端子のそれ
ぞれに接続された１６０個のスイッチＳＷ１〜ＳＷ１６
０からなる。

【００８０】スイッチ群６８のスイッチＳＷ１〜ＳＷ１
６０のうち、スイッチＳＷ１〜ＳＷ８０は、第１バス状
態検出部１７に対応して設けられたものであり、さらに
スイッチＳＷ１〜ＳＷ４０は第１テスト信号を、スイッ
チＳＷ４１〜ＳＷ８０は第１テスト対象選択信号を設定
するスイッチである。また、スイッチＳＷ８１〜ＳＷ１
６０は、第２バス状態検出部１８に対応して設けられた
ものであり、さらにスイッチＳＷ８１〜ＳＷ１２０は第
２テスト信号を、スイッチＳＷ１２１〜ＳＷ１６０は第
２テスト対象選択信号を設定するスイッチである。

【００８１】また、スイッチ群６８により設定された信
号は、外部入力端子群４８を通して入力バッファ群５８
に入力され、外部入力信号線群３６を通して第１バス状
態検出部１７および第２バス状態検出部１８に入力され
る。入力バッファ群５８は、外部入力端子群４８の各外
部入力端子のそれぞれに接続された１６０個のバッファ
からなる。外部入力信号線群３６は、入力バッファ群５
８の各バッファのそれぞれの出力端子に接続された１６
０本の外部入力信号線からなる。

【００８２】１６０本の外部入力信号線のうち、第１テ
スト信号が入力される４０本の外部入力信号線は、それ
ぞれ第１バス状態検出部１７の入力端子ＩＴ１〜ＩＴ４
０に接続され、第１テスト対象選択信号が入力される４
０本の外部入力信号線は、それぞれ第１バス状態検出部
１７の入力端子ＩＳ１〜ＩＳ４０に接続されている。ま
た、１６０本の外部入力信号線のうち、第２テスト信号
が入力される４０本の外部入力信号線は、それぞれ第２
バス状態検出部１８の入力端子ＩＴ１〜ＩＴ４０に接続
され、第２テスト対象選択信号が入力される４０本の外
部入力信号線は、それぞれ第２バス状態検出部１８の入
力端子ＩＳ１〜ＩＳ４０に接続されている。

【００８３】さらに、カスタムＩＣ１０５は、２状態検
出信号出力部１９を備える。２状態検出信号出力部１９
は、入力端子Ｉ１およびＩ２、並びに、出力端子Ｏを有
する。入力端子Ｉ１は、第１バス状態検出部１７の出力
端子Ｋに接続され、入力端子Ｉ２は、第２バス状態検出
部１８の出力端子Ｋに接続されている。出力端子Ｏは、
出力バッファ５９を介して外部出力端子４９に接続され
ている。

【００８４】２状態検出信号出力部１９は、第１バス状
態検出部１７の第１検出信号および第２バス状態検出部
１８の第２検出信号がこの順に入力されたとき、バス２
０の２つの状態が所定の順に検出された旨を表す２状態
検出信号を出力する。この２状態検出信号は、外部出力
端子４９を通して外部に出力される。なお、カスタムＩ
Ｃ１０５の他の部分は、図１に示されたカスタムＩＣ１
０１の各部と同様の構成であり、その説明を省略する。

【００８５】図１６は、図１５に示された２状態検出信
号出力部１９の構成を示す図である。図１６に示すよう
に、２状態検出信号出力部１９は、フリップフロップ８
４およびフリップフロップ８５を有する。フリップフロ
ップ８４の入力端子Ｄには、Ｈレベルの信号が入力され
る。フリップフロップ８４の出力端子Ｑは、フリップフ
ロップ８５の入力端子Ｄに接続されている。フリップフ
ロップ８５の出力端子Ｑは、２状態第２バス状態検出部
１８の出力端子Ｏに接続されている。

【００８６】フリップフロップ８４のクロック信号入力
端子は、２状態検出信号出力部１９の入力端子Ｉ１に接
続されている。フリップフロップ８５のクロック信号入
力端子は、２状態検出信号出力部１９の入力端子Ｉ２に
接続されている。すなわち、フリップフロップ８４のク
ロック信号入力端子には、第１バス状態検出部１７の第
１検出信号が入力される。フリップフロップ８５のクロ
ック信号入力端子には、第２バス状態検出部１８の第２
検出信号が入力される。

【００８７】フリップフロップ８４は、第１バス状態検
出部１７の第１検出信号がクロック信号入力端子を通し
て入力されたとき、入力端子Ｄに入力されるＨレベルの
信号を出力端子Ｑにラッチする。フリップフロップ８５
は、第２バス状態検出部１８の第２検出信号がクロック
信号入力端子を通して入力されたとき、入力端子Ｄに入
力される信号を出力端子Ｑにラッチする。

【００８８】まず、フリップフロップ８４に第１検出信
号が入力され、次に、フリップフロップ８５に第２検出
信号が入力されたとき、Ｈレベルの信号がフリップフロ
ップ８５の出力端子から出力されることになる。このＨ
レベルの信号が２状態検出信号として２状態検出信号出
力部１９の出力端子Ｏを通して出力され、外部出力端子
４９を通して外部に出力される。

【００８９】〈動作〉図１７は、具体例５のカスタムＩ
Ｃの検証テスト例を示す図である。この例では、アドレ
スバス２１のアドレスＡ１９〜Ａ０を検証テストの対象
とし、アドレスが１０００Ｈになり、その後２０００Ｈ
になったことを検出する。

【００９０】まず、スイッチ群６８のスイッチＳＷ１〜
ＳＷ４０のうち、スイッチＳＷ１〜ＳＷ７がＬに設定さ
れ、ＳＷ８がＨに設定され、ＳＷ９〜ＳＷ４０がＬに設
定される。これにより、第１テスト信号としてアドレス
１０００Ｈが設定される。同時に、スイッチ群６８のス
イッチＳＷ４１〜ＳＷ８０のうち、スイッチＳＷ４１〜
ＳＷ６０がＬに設定され、スイッチＳＷ６１〜ＳＷ８０
がＨに設定される。これにより、アドレスバス２１の各
アドレス信号Ａ１９〜Ａ０がテスト対象とし、バス２０
の他の信号線がテスト対象外とする第１テスト対象選択
信号が設定される。

【００９１】さらに、スイッチ群６８のスイッチＳＷ８
１〜ＳＷ１２０のうち、スイッチＳ８１〜ＳＷ８６がＬ
に設定され、ＳＷ８７がＨに設定され、ＳＷ８８〜ＳＷ
１２０がＬに設定される。これにより、第２テスト信号
としてアドレス２０００Ｈが設定される。同時に、スイ
ッチ群６８のスイッチＳＷ１２１〜ＳＷ１６０のうち、
スイッチＳＷ１２１〜ＳＷ１４０がＬに設定され、スイ
ッチＳＷ１４１〜ＳＷ１６０がＨに設定される。これに
より、アドレスバス２１の各アドレス信号Ａ１９〜Ａ０
がテスト対象とし、バス２０の他の信号線がテスト対象
外とする第２テスト対象選択信号が設定される（ステッ
プＳ５１）。

【００９２】次いで、リセットスイッチ６３によりリセ
ット信号が解除されると（ステップＳ５２）、ＣＰＵコ
ア部１１によりその動作が開始される（ステップＳ５
３）。そして、ＣＰＵコア部１１からアドレスバス２１
にアドレス１０００Ｈが出力されると（ステップＳ５
４）、第１バス状態検出部１７から第１検出信号が出力
され、２状態検出信号出力部１９の入力端子Ｉ１に入力
される。２状態検出信号出力部１９では、フリップフロ
ップ８４により入力端子ＤのＨレベルの信号が出力端子
にラッチされる。

【００９３】次いで、ＣＰＵコア部１１からアドレスバ
ス２１にアドレス２０００Ｈが出力されると（ステップ
Ｓ５５）、第２バス状態検出部１８から第２検出信号が
出力され、２状態検出信号出力部１９の入力端子Ｉ２に
入力される。２状態検出信号出力部１９では、フリップ
フロップ８５により入力端子ＤのＨレベルの信号が出力
端子にラッチされる。この結果、２状態検出信号出力部
１９から２状態検出信号が出力され、外部出力端子４９
を通して外部に出力される（ステップＳ５６）。

【００９４】次に、他の検証テスト例について説明す
る。ここで、メモリ部１２に格納されたＣＰＵコア部１
１のプログラムの１０００番地に条件分岐命令があり、
１０００番地、２０００番地、３０００番地の順に経由
する第１ルートと、１０００番地、４０００番地、３０
００番地の順に経由する第２ルートとの２つのルートが
あるとする。この場合、何れも３０００番地に到達する
ため、具体例１〜４のように、テスト信号として３００
０番地を設定しても何れのルートを経由したか観測する
ことができない。

【００９５】これに対し、具体例５では、２０００番地
を第１テスト信号とし、３０００番地を第２テスト信号
として設定すれば、第１ルートが実行されたかどうかを
検出することができ、４０００番地を第１テスト信号と
し、３０００番地を第２テスト信号としてテスト信号を
設定すれば、第２ルートが実行されたかどうかを検出す
ることができる。

【００９６】〈効果〉以上のように、具体例５によれ
ば、第１バス状態検出部１７および第２バス状態検出部
１８によりバス２０の２つの状態を検出する。そして、
２状態検出信号出力部１９では、第１バス状態検出部１
７の第１検出信号が入力され、次いで、第２バス状態検
出部１８の第２検出信号が入力されたとき、２状態検出
信号が出力され、外部出力端子４９を通して外部に出力
される。

【００９７】このため、バス２０の２つの状態の変化を
容易に観測することができる。例えば、プログラムの処
理順が通常の番地順と異なる場合、その到達ルートを容
易に観測することができる。また、データの読み出し順
序や書込順序を容易に観測することができる。

【００９８】なお、具体例５では、第１バス状態検出部
１７および第２バス状態検出部１８によりバス２０の２
つの状態を検出するように構成しているが、検出される
バス２０の状態数は、２つに限るものではない。さらに
多くの状態数を検出したい場合には、その状態数に応じ
た数のバス状態検出部と、これらのバス状態検出部から
それぞれの検出信号が所定の順で検出されたかどうかを
検出する複数状態検出信号出力部とを設ければよい。

【００９９】また、具体例２〜４のように、テスト信号
およびテスト対象選択信号をシリアルに入力するための
シフトレジスタを設ければ、外部入力端子数の増加によ
るチップ面積の増大を防止することができる。具体例３
のように、２状態検出信号をＣＰＵコア部１１のＮＭＩ
端子に入力すれば、プログラムを途中で停止させること
ができる。

【図面の簡単な説明】

【図１】本発明に係る具体例１のカスタムＩＣの構成を
示す図である。

【図２】図１に示されたバス状態検出部の構成を示す図
である。

【図３】図２に示された状態検出器の構成を示す図であ
る。

【図４】具体例１のカスタムＩＣの検証テスト例（その
１）を示す図である。

【図５】具体例１のカスタムＩＣの検証テスト例（その
２）を示す図である。

【図６】本発明に係る具体例２のカスタムＩＣの構成を
示す図である。

【図７】図６に示されたシフトレジスタの構成を示す図
である。

【図８】具体例２のカスタムＩＣの検証テスト例を示す
図である。

【図９】テスト信号およびテスト対象信号の入力例を示
す図である。

【図１０】本発明に係る具体例３のカスタムＩＣの構成
を示す図である。

【図１１】具体例３のカスタムＩＣの検証テスト例を示
す図である。

【図１２】本発明に係る具体例４のカスタムＩＣの構成
を示す図である。

【図１３】図１２に示されたセレクト部の構成を示す図
である。

【図１４】具体例４のカスタムＩＣの検証テスト例を示
す図である。

【図１５】本発明に係る具体例５のカスタムＩＣの構成
を示す図である。

【図１６】図１５に示された検出信号出力部の構成を示
す図である。

【図１７】具体例５のカスタムＩＣの検証テスト例を示
す図である。

【図１８】従来技術の説明図である。

【符号の説明】

１１ＣＰＵコア部１２メモリ部１３ユーザロジック部１４バス状態検出部２１アドレスバス２２データバス２３ＮＲＤ信号線２４ＮＷＲ信号線２５ＮＣＳ１信号線２６ＮＣＳ２信号線３１テスト信号線群３２テスト対象選択信号線群３３リセット信号線４１テスト信号入力端子群４２テスト対象選択信号入力端子群４３リセット信号入力端子４４検出信号出力端子５１入力バッファ群５２入力バッファ群５３入力バッファ５４出力バッファ６１スイッチ群６２スイッチ群６３リセットスイッチ１０１カスタムＩＣ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ（central processing unit ）コ
ア部と、前記ＣＰＵコア部にバスを介して接続され、前記ＣＰＵ
コア部が実行するプログラムを格納するメモリ部とを備
えた集積回路であって、前記バスの各信号の状態を想定して設定されたテスト信
号が入力されるテスト信号入力部と、前記テスト信号入力部に入力されたテスト信号と前記バ
スの対応する信号とを比較し、これらの比較結果が全て
一致したとき、前記テスト信号に一致する前記バスの状
態が検出された旨を表す検出信号を外部に出力するバス
状態検出部とを備えたことを特徴とする集積回路。
【請求項２】請求項１に記載の集積回路において、前記バスの各信号が検証テストの対象となるか対象外と
なるかを選択する選択信号が入力される選択信号入力部
を有し、前記バス状態検出部は、前記選択信号入力部に入力され
た選択信号が検証テストの対象外を意味するとき、当該
選択信号に対応する前記バスの信号と対応するテスト信
号との比較結果を強制的に一致状態に切り換える切換部
を有することを特徴とする集積回路。
【請求項３】請求項１に記載の集積回路において、前記テスト信号入力部は、前記バスの各信号に対応して
設けられた複数の外部入力端子を有することを特徴とす
る集積回路。
【請求項４】請求項１に記載の集積回路において、前記テスト信号入力部は、前記テスト信号が所定の順に
シリアルに入力されるシリアル信号入力部と、前記シリ
アル信号入力部に入力された複数のテスト信号を前記バ
スの各信号に対応させてパラレルに変換するシリアル／
パラレル信号変換部とを有することを特徴とする集積回
路。
【請求項５】請求項１に記載の集積回路において、前記バス状態検出部から出力される検出信号を前記ＣＰ
Ｕコア部の割込処理用の端子に入力したことを特徴とす
る集積回路。
【請求項６】請求項１に記載の集積回路において、前記バスに接続され、入力されたデータにこの集積回路
特有のデータ処理を施して出力するユーザロジック部
と、前記ユーザロジック部からこの集積回路の外部に出力す
べき信号と、前記バスの信号とが入力され、通常時、前
記ユーザロジック部から出力されて入力された信号を外
部に出力し、前記バス状態検出部から検出信号が出力さ
れたとき、外部に出力される信号を前記ユーザロジック
部の信号から前記バスの信号に切り換える出力信号切換
部とを有することを特徴とする集積回路。
【請求項７】ＣＰＵ（central processing unit ）コ
ア部と、前記ＣＰＵコア部にバスを介して接続され、前記ＣＰＵ
コア部が実行するプログラムを格納するメモリ部とを備
えた集積回路であって、前記バスの各信号の状態を想定して設定されたテスト信
号が入力される複数のテスト信号入力部と、前記複数のテスト信号入力部のそれぞれに対応して設け
られ、対応するテスト信号入力部に入力されたテスト信
号と前記バスの対応する信号とを比較し、これらの比較
結果が全て一致したとき、前記テスト信号に一致する前
記バスの状態が検出された旨を表す単一状態検出信号を
出力する複数のバス状態検出部と、前記複数のバス状態検出部のそれぞれから所定の順でそ
れぞれの単一状態検出信号が出力されたとき、前記バス
の複数の状態が所定の順に検出された旨を表す複数状態
検出信号を外部に出力する複数状態検出信号出力部とを
備えたことを特徴とする集積回路。