JP2010049686A - 第２のリンクを介した内部リンクの観察 - Google Patents

Abstract

【課題】シリコンコンポーネントに集積されるようハードウェアを実装することにより、例えば、他の相互接続を介し、既存の外部インターフェースを用いてＭＣＰからの可視性を提供する。
【解決手段】第１のクロック信号の第１のクロック周期間において、パッケージ内リンクを介し、マルチチップパッケージ（ＭＣＰ）の第１のダイで受信された当該ＭＣＰの第２のダイからの第１のデータをセレクタからの出力用に選択する段階と、第２のクロック周期間において、第２のダイから第１のダイに送信される第２のデータをセレクタからの出力用に選択する段階と、第１のデータおよび第２のデータを外部リンクを介してＭＣＰから送信する段階と、を備える。
【選択図】図１

Description

マルチチップパッケージ（ＭＣＰ）は、単一のパッケージに構成される２つ以上のシリコンダイを含む。単一のパッケージ内のチップは、PCI Express（登録商標）Specification のBase Specification version 2.0（２００７年１月１７日公開）（以降PCIe（登録商標）Specification と呼ぶ）、または、他のこのようなプロトコルに準拠するPeripheral Component Interconnect Express（登録商標）インターコネクトのような標準的なシリアルインターフェースを用いて互いに通信する。ダイが個別にパッケージ化されている場合、これらのインターフェースは、通常外から見える（すなわち、パッケージの外側にある）。しかしながら、ＭＣＰにおいてこれらのインターフェースが外部パッケージに結合されていない場合、パッケージレベルでは、インターフェースを観測できない。１つの解決法は、パッケージに専用ピンを設けることにより、例えば、ポストシリコンデバッグのためにこれらインターフェースを外界から観測可能にすることである。これらのインターフェースの異なる性質を考慮すると、完全な可視性を得るためには、５０から１００もの専用ピンがパッケージに必要となる場合もある。他の方法は、パッケージの上にバンプを設けることにより、この内部リンクとの相互接続を可能にすることである。前者は、インターコネクション用のピンのルーティングを複雑にし、一方、後者は、ダイの追加層を必要とするだろう。いずれを選択しても接続量およびパッケージ面積を増やすので、コストを上げることになる。

本発明の一実施形態に係るマルチチップパッケージのブロック図である。

本発明の一実施形態に係るテストモードでの動作を示すタイミング図である。

本発明の一実施形態に係る方法のフローチャートである。

本発明の一実施形態に係るシステムのブロック図である。

実施形態は、シリコンコンポーネントに集積されるようハードウェアを実装することにより、例えば、ＰＣＩｅ（登録商標）または他の相互接続を介し、既存の外部インターフェースを用いてＭＣＰからの可視性を提供する。さまざまな実施形態では、第１の内部リンクから情報を取り出し、第２の既存のインターフェースを介して外界へと転送することができる。既存のインターフェースの送信側が標準的なロジックアナライザに結合されることによって、内部インターフェースにおける内部シンボルの流れをモニタすることができる。

図１を参照すると、本発明の一実施形態に係るマルチチップパッケージ（ＭＣＰ）１００のブロック図が示されている。図１に示されるように、ＭＣＰ１００は、第１のダイ１１０と第２のダイ１７０とを有する。これら２つのダイは、内部リンク１６５を介して結合されてよい。一実施形態では、内部リンク１６５は、ＰＣＩｅ（登録商標）リンクであってよいが、本発明はこれに限定されない。例えば、ＰＣＩリンクは、第Ｎ世代のものであってよく、１ｘの対応するリンクスピードを有してよく、一実施形態においては、リンクスピードは２．５ギガビット／秒（Ｇｂｐｓ）であってよい。それに対し、オフチップ通信は第２のリンク１９５を介して行われ、一実施形態では、第２のリンク１９５は、２ｘのスピードを有する、Ｎ＋１などの後世代のＰＣＩｅ（登録商標）リンクであってよい。

図に示すように、各ダイは、ダイの所望の機能を実行するさまざまなロジックを含んでよい。さまざまな実施形態では、ダイ１１０および１７０のいずれかまたは両方は、プロセッサ、コントローラ、メモリインターフェース、チップセットなどであってよい。一実施形態では、ダイ１１０は、複数のプロセッサを含むマルチコアプロセッサ、キャッシュメモリ、グラフィックエンジン、入力／出力（Ｉ／Ｏ）インターフェースなどであってよい。同じ実施形態では、ダイ１７０は、システムメモリ、ディスプレイ、および、１つ以上の他の周辺デバイスと通信することができるインターフェース機能を有するチップセットであってよい。図１に示すように、第１のダイ１１０は、プロセッサの１つ以上のコアのような専用ロジック、または、コントローラロジックなどでありうるロジック１１５を含んでよい。

また、第１のダイ１１０は、多数のインターフェースまたはプロトコルスタックを有し、それらのうちの一方はパッケージ外通信が可能であり、他方は、パッケージ内通信が可能である。特に、第１のダイ１１０は、トランザクション層１２０、共通ブロック１２２、および、アナログフロントエンド（ＡＦＥ）１２４を含む第１のインターフェースを有する。第１のインターフェースは、２ｘのクロックスピードで動作してよい。図に示すように、これらの層またはユニットのそれぞれは、受信（ＲＸ）部分および送信（ＴＸ）部分を有する。トランザクション層１２０は、第１のダイ１１０から送信されるデータを送信方向で受信してよく、さまざまなヘッダおよび所定のプロトコルによって示される他の情報を伴うデータを含む１つ以上のトランザクション層パケット（ＴＬＰ）を生成してよい。続いて、共通ブロック１２２は、当該データを受信して他の情報を付け加えることにより、例えば、エラー訂正情報、パリティ情報、ルーティング情報などを含むさまざまなリンクプロトコル情報のような送信の信頼性を提供する。最後に、ＡＦＥ１２４は、デジタル情報を取得し、リンク１９５を介した物理的伝送のためのパケットを準備するよう動作する。一実施形態では、ＡＦＥ１２４は、例えば、インターコネクトの所定数のレーンにおいて、共通ブロック１２２からリンクパケットを受信してシリアルビットを送信するドライバのような送信機回路を含んでよい。一実地形態では、ＡＦＥ１２４は、例えば、データを送信用の低電圧差動信号（ＬＶＤ）に変換するなど、リンク１９５を介してデータを送信用に適合させてよい。ＡＦＥ１２４は、受信方向において、入力信号を受信し、差動信号を、共通ブロック１２２へ送信するためのリンクパケットに変換してよい。さらに、ＡＦＥ１２４は、データと共に送信されたクロックをさらにリカバリするいわゆるクロックデータリカバリ（ＣＤＲ）回路を受信方向に有してよい。受信方向では、共通ブロック１２２は、データに対してさまざまな処理を実行し、ＴＬＰをトランザクション層１２０に渡してよい。トランザクション層は、受信したデータを抽出し、それを例えばダイロジック１１５などの第１のダイ１１０内のさらなる回路に渡してよい。

第１のダイ１１０と第２のダイ１７０との間の通信を可能にすべく、トランザクション層１３０、共通ブロック１３２、および、ＡＦＥ１３４を有する第１のダイ１１０内には第２のプロトコルスタックまたはインターフェースも存在し、第２のプロトコルスタックまたはインターフェースは、第１のインターフェースについて説明したのと同様に動作してよい。しかしながら、特定の実施形態では、当該インターフェースは、１ｘのクロックスピードで動作してよい。また、当該インターフェースのこれらの層またはブロックは、送信部分および受信部分に分割されてよい。

ポストシリコンデバッグまたは他のテスト動作を可能にすべく、内部リンク１６５に沿ったデータは、第２のリンク１９５を介してＭＣＰ１００の外部に提供されてよい。したがって、図１に示すように、（第１のダイ１１０に関する）内部インターフェースの受信経路および送信経路両方からのデータは、マルチプレクサ１５５に提供されてよい。（第１のダイ１１０からの）送信データは、シンクロナイザ１５２を介してマルチプレクサ１５５と結合され、１ｘクロックドメインから２ｘクロックドメインへと渡る一方で、受信データ（すなわち第２のダイ１７０からの）は、エラスティックバッファ１５０を介してマルチプレクサ１５５に結合されてよいことに留意されたい。

クロックは、２つのクロックドメイン間、すなわち、１ｘクロックドメインから２ｘクロックドメインへと渡ることに留意されたい。図１における任意の破線で示されるように、外部リンク１９５に結合された第１のダイ１１０の外部インターフェースは、２ｘクロックドメインで動作し、一方、トランザクション層１３０、共通ブロック１３２、および、ＡＦＥ１３４を含む内部インターフェースは、１ｘクロックドメインで動作してよいことを理解されたい。このように、エラスティックバッファ１５０およびシンクロナイザ１５２に書き込まれるデータは、ＡＦＥ１３４を介して１ｘクロックドメインに従い、入力データから回復される。したがって、エラスティックバッファ１５０は、２ｘクロックドメインを用いて読み出されてよい。基本的に、２ｘクロックドメインの基準クロックは、エラスティックバッファ１５０に読取りポインタを提供するために用いられ、１ｘクロックドメインの基準クロックは、エラスティックバッファ１５０に書き込みポインタを提供するために用いられる。エラスティックバッファ１５０は、クロック間のスキューを補償するためにも用いられてよい。

再び図１を参照すると、第１のマルチプレクサ１５５は第２のマルチプレクサ１６０に結合されている。図に示すように、テストデータがマルチプレクサ１６０に提供されることに加え、共通ブロック１２２から出たデータもマルチプレクサ１６０に提供される。どちらのマルチプレクサもテストコントローラ１４０によって制御されてよく、テストコントローラ１４０は、それぞれのマルチプレクサに選択信号を提供する。すなわち、第１のマルチプレクサ１５５にはPing_Pong_Sel信号が提供され、第２のマルチプレクサ１６０にはTest_Mode_Sel信号が提供されてよい。ＡＦＥ１２４は、共通ブロック１２２から受信したクロックに応じたクロックが入力されることに留意されたい。

テストコントローラ１４０は、例えば、テストアクセスポート（ＴＡＰ）コントローラを介して外部からアクセス可能なレジスタセットを有してよい。テストコントローラ１４０は、パッケージのさまざまな動作モードをモニタするための制御能力を提供するハードウェア、ソフトウェア、または、ファームウェアをさらに含んでよい。例えば、送信側または受信側だけをモニタできるように制御してもよい。このように、テストコントローラ１４０は、異なるテストモードを可能にする柔軟性を提供してよい。いくつかの実施形態では、テストコントローラ１４０は、ロジックアナライザのような外部ソースからの限られた制御下で動作してよく、一方で、他の実施形態では、例えば、内部レジスタセットの制御を介すなど、より大きい制御が外部ソースの限られた制御下で行われてよい。一例では、パッケージ外に提供されるデータパターンが交互に配置された送信データおよび受信データを含むようにピンポンパターンが制御されてよい。

図１にさらに示されるように、第２のダイ１７０は、一実施形態ではインターフェース回路、コントローラ回路、メモリ制御回路、または、１つ以上のプロセッサコアなどでありうる自己専用ダイロジック１７５を有してよい。さらに、１ｘクロックドメインで動作しうる、トランザクション層１８０、共通ブロック１８５、および、ＡＦＥ１９０を含むプロトコルスタックまたはインターフェースが存在してよい。図１には特定の実施態様が示されているが、本発明の範囲はこれに限定されない。

図２を参照すると、本発明の一実施形態に係るテストモードでの動作を示すタイミング図画示されている。図２に示すように、上述のような２つの異なるクロックドメインが存在する。当該２つのドメインのクロック信号は、図２の上から２つの行に、すなわち、1x_Clkおよび2x_Clk信号として示されている。一実施形態では、第２のダイ１７０は、１ｘクロックレートで動作してよく、第１のダイ１１０は、２ｘクロックレートで動作してよいが、これらのダイのロジックは、１ｘおよび２ｘクロック信号とは無関係なクロックに従い動作してもよい。異なるクロックドメインにより、第１のダイ１１０の少なくとも一部（すなわち、内部インターフェースおよびエラスティックバッファ１５０の書き込み制御）は、第２のダイ１７０からの入力データからリカバリされるクロックを用いて第２のクロックレートで動作するよう制御されてよい。このような動作を以下に詳しく説明する。

テストモードの間に出入りするデータ（すなわちデータＡおよびデータＢ）の通信を可能とすべく、テストコントローラ１４０から第１のマルチプレクサ１５５にPing_Pong_Sel信号が提供されてよい。このような方法で、第１のマルチプレクサ１５５からの出力データ（Data_Out）は、第２のリンク１９５を介し、例えばテストロジックアナライザ１９９に提供されてよい。当該テストモードの間では、Test_Mode_Sel信号（図２には示されていない）によって、第２のマルチプレクサ１６０は、第１のマルチプレクサ１５５から出力されたテストデータをＡＦＥ１２４に提供できる。しかしながら、通常動作の間では、共通ブロック１２２からのデータがＡＦＥ１２４に提供されるよう、第２のマルチプレクサ１６０による反対の制御が行われる。

図１および２に示されるように、シンボルがＡＦＥ１３４ Ｔｘ側からＡＦＥ１９０ Ｒｘ側に送信されるケースでは、送信されたシンボルは、共通ブロック１３２とＡＦＥ１３４との間のインターフェースからシンボルを取り出すことによって集められる（すなわちデータＡ）。当該データＡ（１ｘのクロックレート）は、第１および第２のマルチプレクサによってＡＦＥ１２４ Ｔｘ側にプッシュされる。

シンボルがＡＦＥ１９０ Ｔｘ側からＡＦＥ１３４ Ｒｘ側に送信されるケースでは、送信されたシンボルは、ＡＦＥ１３４と共通ブロック１３２との間のインターフェースからシンボルを取り出すことによって集められる。データＢ（１ｘのクロックレート）は、エラスティックバッファ１５０と、第１および第２のマルチプレクサとを介してＡＦＥ １２４ Ｔｘ側にプッシュされる。エラスティックバッファ１５０は、エラスティックバッファ１５０への入力シンボルを計時するために用いられるＡＦＥ１２４におけるリカバリクロックと、エラスティックバッファ１５０の外のデータを計時するために用いられるローカルに生成されたクロック"afe_clk" (2x_clk)との間の軽微なクロック位相変化を調整するよう用いられる。

テストコントローラ１４０は、両方のマルチプレクサの選択（Ping_Pong_SelおよびTest_Mode_Sel）を制御することに留意されたい。"Ping_Pong_Sel"は、データＡとデータＢとの間をピンポン方式で動作するよう、あるいは、データＡおよびデータＢのいずれかを選択するよう制御されてよい。"Test_Mode_Sel"は、共通ブロック１２２およびＡＦＥ１２４から通常のシンボル送信を選択するか、または、"Data_Out"データ（すなわち内部ＰＣＩｅ（登録商標）データ）を選択する。"Test_Mode_Sel"がアサートされると、"Data_Out"は、ＡＦＥ １２４ Ｔｘ側を介して送信されるようになる。

このように、本発明の一実施形態を用いることにより、既存のインターフェースにピン、ポート、または、他の外部インターフェースを追加せずに内部ＰＣＩｅ（登録商標）インターフェースの可視性を得ることができる。このように、実施形態は、内部シリアルバス式インターフェースを観察するためにパッケージに専用のポートまたは上部の専用プローブ手段を必要としない。図１および２を特定の実施態様に関連付けて示したが、本発明の範囲はこれに限定されない。例えば、他の実施形態では、ＭＣＰは、３つ以上のダイを含んでよく、これらのダイ間の内部リンクに沿っての通信は、単一の外部リンクを介し、パッケージからすべて送信という形で行われる。

図３を参照すると、本発明の一実施形態に係る方法のフロー図が示されている。図３に示される方法２００は、マルチチップパッケージの外部リンクを介し、テストモード中に内部リンクでの内部通信における送信を可能にする図１のテストコントローラ１４０のようなテストコントローラによって実装されてよい。図３に示されるように、方法２００は、テストモード命令が受信されたかどうかから始まってよい（ひし型２１０）。テストモード命令などは例えばロジックアナライザのテストソフトウェアのようなソフトウェアから受信されてよいが、本発明の範囲はこれに限定されない。テストモード命令のような命令が受信されない場合、主要な外部プロトコルインターフェースからのデータが提供されることによってシステム（すなわち非テストモード）データが第２のクロックレートで出力されるように正常なシステムモード動作がイネーブルにされる（ブロック２５０）。上述のごとく、一実施形態では、第２のクロックレートは、この外部リンクのクロックレートであってよく、パッケージ内のマルチダイ間の内部リンクのレートより高い周波数を有してよい。

再び図３を参照すると、テストモード命令が受信されたことが決定された場合、制御はブロック２２０へと進み、第１のマルチプレクサから第２のクロックレートで出力されるべきテストデータが選択されてよい。当該第１のマルチプレクサは、内部リンクから送信データおよび受信データの両方を入力として受信してよく、その場合、少なくとも受信データは、第１のクロックレートを有してよい。例えばロジックアナライザによって受信されるテストモード命令および所望のテストデータに基づき、第１のマルチプレクサは、送信データおよび受信データの両方が選択されるようなピンポン方式で制御されてよく、その場合、両方のデータストリームは第１のマルチプレクサに第１のクロックレートで受信され、第１のマルチプレクサから第２のクロックレートで出力されるインターリーブ方式をとってよい。あるいは、所望のデバック動作に基づき、単一方向のデータのみが選択されてよい。

制御は、ブロック２２０からブロック２３０へと進み、第２のマルチプレクサから第２のクロックレートで出力されるテストデータが選択されてよい。このように、テストコントローラは、通常のシステムデータではなくテストデータが出力されるように第２のマルチプレクサを制御する。このように、ブロック２４０において、テストデータは、マルチチップパッケージの外部ポートから第２のクロックレートで出力されてよい。図３を参照して特定の実施態様を示したが、本発明の範囲はこれに限定されないことを理解されたい。

実施形態は、多くの異なるシステムタイプで実装されてよい。図４を参照すると、本発明の一実施形態に係るシステムのブロック図が示されている。システム３００は、命令を個別に実行する複数のコアを有するマルチコアプロセッサであってよいプロセッサ３０５と、チップセット３１５とを有するＭＣＰ３０１を含む。プロセッサとチップセットとは、それぞれ別のダイであり、一実施形態では、ＰＣＩｅ（登録商標）リンクのようなシリアルポイントツーポイント（ＰｔＰ）インターコネクトであってよいパッケージ内リンク３０６を介して結合されてよい。モジュール３１７から３１９の１つを介してＭＣＰ３０１のテストまたはデバッグが行われることにより、リンク３０６を介したパッケージ内通信が、モジュールの１つから、接続されたロジックアナライザまたは他のテスト機器に提供されてよい。説明を簡単にするために図示していないが、チップセット３１５は、図１に示されるようなテストコントローラおよび多重構造を有してよい。このように、本実施形態では、外部インターフェースを有する第１のダイ１１０がプロセッサデバイスでありうる第１の実施形態とは異なり、ＭＣＰ３０１からの外部リンクは、プロセッサ３０５ではなくチップセット３１５を介する。さらに図に示すように、システム３００は、チップセット３１５に結合されたシステムメモリ３１０を含む。システムメモリ３１０は、ＲＡＭ（ランダムアクセスメモリ）、不揮発性（ＮＶ）メモリ、または、システム３００内のデバイスによりアクセス可能な他のメモリのようないかなるメモリデバイスを含む。システムメモリ３１０は、メモリインターフェース３１６を介してチップセット３１５に結合されてよい。

チップセット３１５は、インターフェースの中でも特に、メモリコントローラハブ（ＭＣＨ）、ノースブリッジ、入力／出力コントローラハブ（ＩＣＨ）、サウスブリッジ、ルートコントローラ／ハブを含んでよい。なお、チップセット３１５は、シリアルリンク３２３を介してスイッチ／ブリッジ３２０に結合される。インターフェース／ポートとも呼ばれうる入力／出力モジュール３１７および３２１は、チップセット３１５とスイッチ３２０との間の通信を提供する多層プロトコルスタックを含む／実装する。一実施形態では、スイッチ３２０には多数のデバイスが結合されてよい。

スイッチ３２０は、パケット／メッセージをデバイス３２５から上流、すなわち、チップセット３１５より上の階層まで送り、かつ、下流、すなわちチップセット３１５より下の階層であるデバイス３２５へと送る。ＩＯモジュール３２２および３２６は、シリアルリンク３２７を介してスイッチ３２０とデバイス３２５との間の通信を行う多層プロトコルスタックを実装する。デバイス３２５は、例えば、ＩＯデバイス、ネットワークインターフェースコントローラ（ＮＩＣ）、アドインカード、オーディオプロセッサ、ネットワークプロセッサ、ハードドライブ、記憶装置、モニタ、プリンタ、マウス、キーボード、ルータ、携帯記憶装置、Firewireデバイス、ＵＳＢ(Universal Serial Bus）デバイス、スキャナ、および、他の入力／出力デバイスなどの、電子システムに結合されるいかなる内部または外部デバイス、あるいは、コンポーネントを含む。

グラフィックアクセラレータ３３０もシリアルリンク３３２を介してチップセット３１５に結合されてよい。一実施形態では、グラフィックアクセラレータ３３０は、ＭＣＨに結合され、ＭＣＨはＩＣＨに結合される。ＩＯモジュール３３１および３１８は、グラフィックアクセラレータ３３０とチップセット３１５との間で通信を行う多層プロトコルスタックを実装してよい。

実施形態は、コードに実装されてよく、命令を実行するようシステムをプログラムするのに用いられうる当該命令を格納した記憶媒体に格納されてよい。記憶媒体は、フロッピー（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭ、ＣＤ−ＲＷ、および、光磁気ディスクを含むいかなるタイプのディスク、ＲＯＭ（リードオンリーメモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＲＡＭ（スタティックＲＡＭ）ＥＰＲＯＭ（消去可能ＰＲＯＭ）、ＥＥＰＲＯＭ（登録商標）(電気的消去可能ＰＲＯＭ)のような半導体デバイス、磁気または光カード、あるいは、電子命令を格納するのに適した他のいかなるタイプの媒体であってよい。

これまで本発明を限定された数の実施形態に関連して説明してきたが、そこから数多くの修正および変更がなされうることが当業者であれば理解できよう。添付の請求項は、これらの修正および変更を本発明の真の趣旨および範囲内に納まるものとして保護することが意図される。

Claims (20)

1. パッケージを備え、前記パッケージは、
   データの演算を実行する第１のダイと、第２のダイと、を有し、
   前記第１のダイは、前記パッケージと外部リンクとの間の通信を可能にする第１のインターフェース、および、パッケージ内リンクを介して前記パッケージ内で前記第１のダイと前記第２のダイとの間の通信を可能にする第２のインターフェースを有し、
   前記第２のダイは、前記パッケージ内リンクを介し、前記第１のダイと前記第２のダイとの間の通信を可能にする第３のインターフェースを有し、
   前記第１のダイは、前記外部リンクを介し、前記パッケージから前記パッケージ内リンクに沿ったパッケージ内通信における送信を実行する、
   装置。
2. 前記第１のダイは、前記パッケージ内通信における前記送信を可能にするテストコントローラを有する、請求項１に記載の装置。
3. 前記第１のダイは、第１のマルチプレクサと、第２のマルチプレクサとをさらに有し、
   前記第１のマルチプレクサは、前記第２のインターフェースの送信部分に結合される第１の入力、および、前記第２のインターフェースの受信部分に結合される第２の入力を有し、
   前記第２のマルチプレクサは、前記第１のマルチプレクサの出力に結合される第１の入力、および、前記第１のインターフェースに結合される第２の入力を有し、
   前記第１のマルチプレクサおよび前記第２のマルチプレクサは、前記テストコントローラによって制御される、
   請求項２に記載の装置。
4. 前記第１のインターフェースは、第１のクロックドメインにおいて第１のクロックレートで動作し、前記第２のインターフェースは、第２のクロックドメインにおいて第２のクロックレートで動作する、請求項３に記載の装置。
5. 前記テストコントローラは、前記第２のクロックレートで前記第１のダイから前記第２のダイへと第１のデータが送信され、前記第２のクロックレートで前記第１のダイで受信された前記第２のダイからの第２のデータが前記外部リンクを介して前記第１のクロックレートで送信されるよう、前記第１のマルチプレクサに、前記パッケージ内通信を前記第２のクロックレートで出力させる、請求項４に記載の装置。
6. 前記第１のデータおよび前記第２のデータは、インターリーブ方式で送信される、請求項５に記載の装置。
7. 前記第１のデータおよび前記第２のデータは、テストモードのテストデータを含み、前記テストモードがイネーブルでない場合、前記テストコントローラは、前記第２のマルチプレクサに、前記外部リンクを介してシステムデータを送信させる、請求項５に記載の装置。
8. 第１のクロックレートで動作する第１のクロック信号の第１のクロック周期において、パッケージ内リンクを介し、マルチチップパッケージ（ＭＣＰ）の第１のダイにおいて、前記ＭＣＰの第２のダイから第２のクロックレートで受信された第１のデータを、セレクタから出力用に選択する段階と、
   前記第１のクロック信号の第２のクロック周期において、前記第２のダイから前記第１のダイに送信される第２のデータを、前記セレクタから出力用に選択する段階と、
   前記第１のデータおよび前記第２のデータを、外部リンクを介して前記ＭＣＰから前記第１のクロックレートで送信する段階と、
   を備える方法。
9. 前記第１のデータおよび前記第２のデータを前記ＭＣＰのテストモードで送信する段階をさらに備える、請求項８に記載の方法。
10. 前記テストモードがイネーブルでない場合、前記第１のダイのシステムデータを前記外部リンクを介して前記第１のクロックレートで送信する段階をさらに備える、請求項９に記載の方法。
11. 前記第２のクロックレートに従い、前記第１のダイのエラスティックバッファに前記第１のデータを格納し、前記第１のクロックレートに従い、前記エラスティックバッファから前記第１のデータを読み出す段階をさらに備える、請求項８に記載の方法。
12. 前記第１のクロックレートに従い、前記第１のデータを前記エラスティックバッファから前記セレクタに出力する段階をさらに備える、請求項１１に記載の方法。
13. 前記第１のデータおよび前記第２のデータが前記セレクタからインターリーブ方式で出力されるよう、前記セレクタを制御する段階と、
    前記第１のデータおよび前記第２のデータを前記ＭＣＰのテストモードで出力するか、または、前記第１のダイのシステムデータを出力するよう、前記セレクタに結合された第２のセレクタを制御する段階と、
    をさらに備える、請求項８に記載の方法。
14. 前記第１のダイのテストコントローラを用いて、前記第１のデータおよび前記第２のデータを選択する段階をさらに備える、請求項８に記載の方法。
15. 前記ＭＣＰに結合されたロジックアナライザを介して前記テストコントローラを制御する段階をさらに備える、請求項１４に記載の方法。
16. マルチチップパッケージ（ＭＣＰ）と、
    前記ＭＣＰに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）とを備え、
    前記マルチチップパッケージ（ＭＣＰ）は、
    個別に命令を実行する複数のコアを有し、第１のダイ上に形成されるマルチコアプロセッサと、
    前記ＭＣＰの内部リンクを介して前記マルチコアプロセッサに結合され、第２のダイ上に形成されるチップセットと、を有し、
    前記チップセットは、前記マルチコアプロセッサと前記チップセットとの間のテスト通信を可能にするテストコントローラと、前記ＭＣＰと外部リンクとの間の通信を可能にする外部インターフェースと、前記内部リンクを介しての前記マルチコアプロセッサと前記チップセットとの間の通信を可能にする内部インターフェースと、を有し、
    前記チップセットは、前記テストコントローラの制御下で、前記外部リンクを介し、前記マルチコアプロセッサと前記チップセットとの間の前記テスト通信における送信を前記ＭＣＰから行う、
    システム。
17. 前記チップセットは、
    前記内部インターフェースの送信部分に結合された第１の入力、および、前記内部インターフェースの受信部分に結合された第２の入力を有する第１のマルチプレクサと、
    前記第１のマルチプレクサの出力に結合された第１の入力、および、前記外部インターフェースに結合された第２の入力を有する第２のマルチプレクサと、
    をさらに有し、
    前記第１のマルチプレクサと前記第２のマルチプレクサとは前記テストコントローラによって制御される、
    請求項１６に記載のシステム。
18. 前記外部インターフェースは第１のクロックレートで動作し、前記内部インターフェースは、第２のクロックレートで動作する、請求項１７に記載のシステム。
19. 前記内部インターフェースと前記第１のマルチプレクサとの間に結合されるエラスティックバッファをさらに備え、
    前記マルチコアプロセッサからの入力データは、前記第２のクロックレートに従い前記エラスティックバッファに格納され、前記第１のクロックレートに従い前記エラスティックバッファから読み出される、請求項１８に記載のシステム。
20. 前記テストコントローラは、前記マルチコアプロセッサおよび前記チップセットからのデータを交互のサイクルにおいて前記第１のクロックレートで前記第１のマルチプレクサから送信し、
    前記内部インターフェースで受信された前記マルチコアプロセッサからの前記データと、前記内部インターフェースを介して前記チップセットから送信された前記データとは、前記第２のクロックレートを有する、請求項１９に記載のシステム。

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