JP3968040B2 - 高速シリアルコントローラ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速シリアルコントローラに関し、特に内蔵するデジタル信号処理部のデバッグをおこなうためのテスト回路を内蔵した高速シリアルコントローラに関する。
【０００２】
【従来の技術】
コンピュータシステム等におけるデータ転送方式の一つに、シリアル転送方式がある。シリアルバスの例としては、イーサネット（Ｒ）（ＩＥＥＥ８０２．３）、ＵＳＢ（ユニバーサルシリアルバス）、ＩＥＥＥ１３９４などがある。高速シリアルインターフェースは、コンピュータシステムとＡＶ（オーディオ・ビジュアル）機器などとを融合した新しいデジタル民生機器におけるインターフェースを実現する中核技術の一つである。高速シリアルインターフェースを含めた高速化技術の標準化が活性化している。
【０００３】
通常、高速シリアルコントローラは、配線間を流れるアナログ信号を、物理層のＩＣ（以下、ＰＨＹ−ＩＣとする）においてデジタル信号に変換し、それをデータリンク層のＩＣ（ＬＩＮＣ−ＩＣ）に転送し、そこで規定の形式に変換することにより、データの送受信をおこなう構成となっている。従来、ＰＨＹ−ＩＣは、アナログ回路で構成されたアナログＩＣチップとして製造されている。また、ＬＩＮＣ−ＩＣは、デジタル回路で構成されたデジタルＩＣチップとして製造されている。したがって、従来の高速シリアルコントローラは、アナログＩＣチップとデジタルＩＣチップを有する２チップ構成となっている。
【０００４】
近年、電子機器の短小化やコストダウンに伴い、ＰＨＹ−ＩＣとＬＩＮＣ−ＩＣとを同一チップ上に混載して１チップ化することが進められている。また、現在提案されている新しい標準インターフェースの規格の多くは、高速シリアル転送方式のものである。したがって、今後、同一チップ上に物理層の回路（以下、ＰＨＹ回路とする）とデータリンク層の回路（以下、ＬＩＮＣ回路とする）が搭載され、かつインターフェースがすべて高速シリアルインターフェースで構成された回路の開発が活発になる。
【０００５】
しかし、ＰＨＹ回路は、ＬＩＮＣ回路から送られてきたパラレルデータを高速シリアル変換して配線へ出力するため、ＰＨＹ回路の測定の難易度は、高速になるほど高くなる。したがって、高速シリアルコントローラの評価をおこなうためには、非常に高価な測定器が必要となる。
【０００６】
ところで、任意のエラーパケットを発生させる機能を有する高速シリアルバスコントローラ装置が提案されている（特許文献１参照）。また、シリアルバスコントロール回路を備えた半導体集積回路装置において、アナログ回路部とデジタル回路部とを完全に分けてテストする構成のものが提案されている（特許文献２参照）。
【０００７】
【特許文献１】
特開２０００−１７４８５０号公報
【特許文献２】
特開平６−９４８０５号公報
【０００８】
【発明が解決しようとする課題】
上述したように、高速シリアルインターフェースとＰＨＹ回路を内蔵する回路の評価をおこなうにあたっては、高価な測定器が必要となる。そのため、既存の評価用の環境を利用することができない、つまり高価な測定器をそろえた環境でなければ、評価をおこなうことができないという問題点があった。
【０００９】
本発明は、上記問題点を解決するためになされたもので、新規に高価な測定器を準備しなくても、ＰＨＹ回路に依存しない回路部分のデバッグをおこなうことができる高速シリアルコントローラを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、請求項１の発明に係る保持装置は、第１入出力部および第２入出力部のそれぞれの物理層に設けられ、配線を流れるアナログ信号をデジタル信号に変換する２つの第１の制御手段と、前記物理層に隣接するデータリンク層に設けられ、前記２つの第１の制御手段によりデジタル信号に変換されたデータをそれぞれ規定の形式のデータに変換する２つの第２の制御手段と、前記２つの第１の制御手段と前記２つの第２の制御手段とのそれぞれのインターフェース部に接続されたテスト手段と、前記それぞれのインターフェース部を流れるパラレルデータを両方出力する出力手段と、を具備することを特徴とする。
【００１１】
この請求項１に記載の発明によれば、第１の制御手段と第２の制御手段とのインターフェース部を流れるパラレルデータが出力手段から出力される。また、２つの第１の制御手段と２つの第２の制御手段とのそれぞれのインターフェース部を流れるそれぞれのパラレルデータを同時に観測することができる。
【００１２】
また、請求項２に記載の発明にかかる高速シリアルコントローラは、請求項１に記載の発明において、前記テスト手段は、評価中に、前記出力手段への出力を、前記第１の制御手段と前記第２の制御手段との第１の組み合わせのインターフェース部の出力から、前記第１の制御手段と前記第２の制御手段との第２の組み合わせのインターフェース部の出力へ切り替える切り替え手段を備えていることを特徴とする。
【００１３】
この請求項２に記載の発明によれば、切り替え手段により、評価中に、出力手段への出力が、第１の制御手段と第２の制御手段との第１の組み合わせのインターフェース部の出力から、第１の制御手段と第２の制御手段との第２の組み合わせのインターフェース部の出力へ切り替えられる。
【００１４】
また、請求項３に記載の発明にかかる高速シリアルコントローラは、請求項１または２に記載の発明において、前記テスト手段は、パラレルデータを生成するデータ生成手段と、前記データ生成手段により生成されたデータを、前記第１の制御手段と前記第２の制御手段との第１の組み合わせのインターフェース部、および前記第１の制御手段と前記第２の制御手段との第２の組み合わせのインターフェース部に転送するデータ転送手段と、をさらに備えていることを特徴とする。
【００１５】
この請求項３に記載の発明によれば、データ生成手段により生成されたパラレルデータが、第１の制御手段と第２の制御手段との第１の組み合わせのインターフェース部、および第１の制御手段と第２の制御手段との第２の組み合わせのインターフェース部に転送される。
【００１６】
また、請求項４に記載の発明にかかる高速シリアルコントローラは、請求項１〜３のいずれか一つに記載の発明において、前記テスト手段は、前記第１の制御手段の評価をおこなうモードを有し、前記出力手段の、前記第１の制御手段の評価をおこなうモードの実行時に使用されるテストピンは、その他のモードの実行時に使用されるテストピンを兼ねていることを特徴とする。
【００１７】
この請求項４に記載の発明によれば、第１の制御手段の評価時に使用されるテストピンは、その他のモードの実行時にも使用される。
【００１８】
【発明の実施の形態】
以下に添付図面を参照しながら、本発明にかかる高速シリアルコントローラの好適な実施の形態を詳細に説明する。なお、以下の説明では、シリアルバスインターフェースの数を２とするが、本発明はこれに限定されるものではない。
【００１９】
図１は、本発明にかかる高速シリアルコントローラの構成の一例を示すブロック図である。図１に示すように、高速シリアルコントローラ１は、テスト手段として機能するテスト回路２を内蔵している。また、高速シリアルコントローラ１は、第１の制御手段として機能する第１のＰＨＹ回路３、第２の制御手段として機能する第１のＬＩＮＣ回路４、アービタ回路５、ＤＭＡ（ダイレクトメモリアクセス）回路６、第２の制御手段として機能する第２のＬＩＮＣ回路７、および第１の制御手段として機能する第２のＰＨＹ回路８を備えている。
【００２０】
第１のＰＨＹ回路３は、第１のシリアルバスインターフェース９を介して、図示しない配線に接続される。第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とは、第１の内部バス１１を介して接続されている。第１のＬＩＮＣ回路４とアービタ回路５とは、第２の内部バス１２を介して接続されている。
【００２１】
アービタ回路５とＤＭＡ回路６とは、第３の内部バス１３を介して接続されている。ＤＭＡ回路６と第２のＬＩＮＣ回路７とは、第４の内部バス１４を介して接続されている。第２のＬＩＮＣ回路７と第２のＰＨＹ回路８とは、第５の内部バス１５を介して接続されている。第２のＰＨＹ回路８は、第２のシリアルバスインターフェース１０を介して、図示しない配線に接続される。
【００２２】
テスト回路２は、出力手段として機能するシリアルテストインターフェース２５を介して、図示しない外部のバスに接続される。高速シリアルコントローラ１の内部では、テスト回路２は、第６の内部バス２６を介して、第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とのインターフェース部、すなわち第１の内部バス１１に接続している。また、テスト回路２は、第７の内部バス２７を介して、第２のＰＨＹ回路８と第２のＬＩＮＣ回路７とのインターフェース部、すなわち第５の内部バス１５に接続している。
【００２３】
また、テスト回路２は、第１のＰＨＹ回路３および第１のＬＩＮＣ回路４に、第１の信号線２８を介してモード切替信号を供給する。第２のＰＨＹ回路８および第２のＬＩＮＣ回路７についても同様であり、テスト回路２は、第２の信号線２９を介してモード切替信号を供給する。
【００２４】
テスト回路２は、インターフェース選択回路２０、データ生成手段として機能するデータ生成回路２１、データ転送手段として機能するデータ転送回路２２、モニタ回路２３、およびテストピン選択回路として機能するテストピン選択回路２４を備えている。インターフェース選択回路２０は、第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とのインターフェース部（第１の内部バス１１）、および第２のＰＨＹ回路８と第２のＬＩＮＣ回路７とのインターフェース部（第５の内部バス１５）のいずれを評価対象にするのかという選択をおこなう。データ生成回路２１は、テストモードに応じてパラレルデータを自動的に生成する。
【００２５】
データ転送回路２２は、インターフェース選択回路２０により選択されたＬＩＮＣ回路４，７に、データ生成回路２１により生成されたパラレルデータを転送する。モニタ回路２３は、データをモニタするための回路である。テストピン選択回路２４は、どのパラレルデータのどのビットデータをモニタするかに応じて、シリアルテストインターフェース２５のテストピンを選択する回路である。
【００２６】
つぎに、高速シリアルコントローラ１の動作およびデータの流れについて説明する。データの送信時には、ＤＭＡ回路６が起動し、第２のＬＩＮＣ回路７は、ＤＭＡ回路６を介して、必要なデータをアービタ回路５に要求する。アービタ回路５は、アービトレーションをおこない、第１のＬＩＮＣ回路４にデータを要求する。
【００２７】
それによって、第１のＰＨＹ回路３、第１のシリアルバスインターフェース９、および第１のシリアルバスインターフェース９に接続された図示しない配線を介して、図示しない外部記憶デバイスからデータが読み出される。読み出されたデータは、図示しない配線および第１のシリアルバスインターフェース９を介して、第１のＰＨＹ回路３に転送される。
【００２８】
第１のＰＨＹ回路３では、アナログ信号がデジタル信号に変換される。デジタル信号に変換されたデータは、第１のＬＩＮＣ回路４を介して、アービタ回路５に転送される。アービタ回路５は、受け取ったデータをＤＭＡ回路６に転送し、ＤＭＡ回路６は、そのデータを第２のＬＩＮＣ回路７に転送する。
【００２９】
第２のＬＩＮＣ回路７は、受け取ったデータに、パッケト転送に必要な情報データを付加することにより規定の形式に変換して、第２のＰＨＹ回路８に送る。第２のＰＨＹ回路８は、受け取ったデータをアナログ信号に変換し、第２のシリアルバスインターフェース１０を介して、図示しない配線に出力する。
【００３０】
データの受信時には、第２のＰＨＹ回路８は、第２のシリアルバスインターフェース１０を介して、図示しない配線からアナログ信号を受け取り、それをデジタル信号に変換して第２のＬＩＮＣ回路７に出力する。第２のＬＩＮＣ回路７は、第２のＰＨＹ回路８からパケットデータを受け取り、そのパケットの付加情報データを確認する。そして、第２のＬＩＮＣ回路７は、ＤＭＡ回路６に、パケットデータから付加情報データを取り除いたデータの出力要求をする。
【００３１】
ＤＭＡ回路６は、アービタ回路５にデータの出力要求をし、アービタ回路５でアービトレーションされて許可されると、データをアービタ回路５に出力する。アービタ回路５は、そのデータを受け取り、第１のＬＩＮＣ回路４にデータの出力要求をする。
【００３２】
それによって、データが第１のＰＨＹ回路３に転送される。そして、第１のＰＨＹ回路３、第１のシリアルバスインターフェース９、および第１のシリアルバスインターフェース９に接続された図示しない配線を介して、データが、図示しない外部記憶デバイスに書き込まれる。
【００３３】
その際、テスト回路２では、シリアルテストインターフェース２５からの設定により、テストモードが確定される。確定されたモードは、モード切替信号により、第１のＰＨＹ回路３、第１のＬＩＮＣ回路４、第２のＬＩＮＣ回路７および第２のＰＨＹ回路８に通知される。
【００３４】
次に、モニタ動作のみをおこなうモードについて説明する。このモードでは、インターフェース選択回路２０により、第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とのインターフェース部（第１の内部バス１１）、および第２のＰＨＹ回路８と第２のＬＩＮＣ回路７とのインターフェース部（第５の内部バス１５）のいずれを選択するかが確定される。
【００３５】
この選択により対象となるインターフェース部が確定すると、選択されたＬＩＮＣ回路４，７とＰＨＹ回路３，８とのインターフェース部を流れるパラレルデータが、シリアルテストインターフェース２５のテストピンによりモニタすることが可能となる。これにより高速シリアル転送時のデータのやり取りを、ＬＩＮＣ回路４，７とＰＨＹ回路３，８とのインターフェース部におけるデータ速度でもって観測することができるようになる。
【００３６】
また、高速シリアル転送をおこなわずに、第１のＬＩＮＣ回路４と第２のＬＩＮＣ回路７との間でデータ転送をおこなうモードがある。このモードでは、データ転送回路２２は、インターフェース選択回路２０により選択されたＬＩＮＣ回路４，７に、データ生成回路２１により自動生成されたパラレルデータを転送する。
【００３７】
このとき選択されなかったＬＩＮＣ回路４，７の出力は、対応するＰＨＹ回路３，８を経由してシリアルバスインターフェース９，１０に出力される。この選択されなかったＬＩＮＣ回路４，７から対応するＰＨＹ回路３，８へ流れるデータを、シリアルテストインターフェース２５のテストピンによりモニタすることができる。
【００３８】
また、第１のＬＩＮＣ回路４と第２のＬＩＮＣ回路７の両方をモニタするモードがある。このモードでは、テストピン選択回路２４のレジスタ設定により、シリアルテストインターフェース２５のテストピンを切り替えることにより、第１のＬＩＮＣ回路４のパラレルデータと第２のＬＩＮＣ回路７のパラレルデータを同時に観測することが可能になる。一般に、不具合発生は、単独動作時にも起こるが、多くの場合、組み合わせ動作時に起こる。このモードによって、組み合わせ動作時にのみ発生し得る問題の解析デバッグを効率よくおこなうことができる。
【００３９】
また、ＤＭＡ転送の対象となる複数のシリアルバスインターフェース９，１０がある場合に、データ転送回路２２が同時に同じデータを転送する機能のモードがある。このモードでは、同じＤＭＡ回路６によるデータ転送の対象となるＬＩＮＣ回路４，７に同時にデータ転送をおこない、アービタ回路５を経由した第１のＬＩＮＣ回路４のパラレルデータをモニタする。このモードでは、より複雑な組み合わせ状態を容易に再現することができるので、複雑な組み合わせ動作の解析に役立ち、回路設計時点での検証効率が向上する。
【００４０】
また、ＰＨＹ回路３，８に固有のテストをおこなうモードがある。本実施の形態のシリアルテストインターフェース２５では、このモードで使用するテストピンは、上述した各モードで使用するテストピンと共有になっている。一般に、ＰＨＹ回路３，８はアナログ回路であるため、上述した通常のテストとは別のテストモードや、テストピンが必要である。
【００４１】
コストの点で問題がなければ、このＰＨＹ回路３，８に固有のテストに使用されるテストピンを専用に設けてもよい。しかし、ＰＨＹ回路３，８とＬＩＮＣ回路４，７を１チップに内蔵することによりコストの削減を図る状況では、テストピンの追加によるコスト増が問題となる。このような場合には、テストピンを共有することにより、実システムには必要のないテストピンの数をできるだけ少なくすることができるので、有効である。
【００４２】
上述した実施の形態によれば、ＰＨＹ回路３，８とＬＩＮＣ回路４，７とのインターフェース部を流れるパラレルデータをシリアルテストインターフェース２５により直接観測することができるので、新規に高価な測定器を準備しなくても、既存の環境のまま、ＰＨＹ回路３，８に依存しない回路部分のデバッグをおこなうことができる。また、ＰＨＹ回路３，８との不具合の切り分けができる。
【００４３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、シリアルバスインターフェースの数は、３以上であってもよい。
【００４４】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、第１の制御手段と第２の制御手段とのインターフェース部を流れるパラレルデータが出力手段から出力されるので、新規に高価な測定器を準備しなくても、既存の環境のまま、アナログ回路で構成される第１の制御手段に依存しない回路部分のデバッグをおこなうことが可能な高速シリアルコントローラが得られるという効果を奏する。また、第１の制御手段との不具合の切り分けができるという効果も得られる。
【００４５】
また、請求項２に記載の発明によれば、請求項１に記載の発明において、第１の制御手段と第２の制御手段との複数の組み合わせに対して、それぞれのインターフェース部を流れるデータを同時に観測することができるので、組み合わせ動作時にのみ発生し得る問題がある場合の解析デバッグに役立つという効果を奏する。
【００４６】
また、請求項３に記載の発明によれば、請求項１または２に記載の発明において、テストデータが、第１の制御手段と第２の制御手段との複数の組み合わせに対して、それぞれのインターフェース部に転送されることにより、より複雑な組み合わせ状態を容易に再現することができるので、複雑な組み合わせ動作の解析に役立ち、回路設計時点での検証効率が向上するという効果を奏する。
【００４７】
また、請求項４に記載の発明によれば、請求項１〜３のいずれか一つに記載の発明において、第１の制御手段の評価時に使用されるテストピンが、その他のモードの実行時にも使用されることにより、実システムには必要のないテストピンの数をできるだけ少なくすることができるので、コストの増大を抑えることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる高速シリアルコントローラの構成の一例を示すブロック図である。
【符号の説明】
１ 高速シリアルコントローラ
２ テスト手段（テスト回路）
３，８ 第１の制御手段（ＰＨＹ回路）
４，７ 第２の制御手段（ＬＩＮＣ回路）
２１ データ生成手段（データ生成回路）
２２ データ転送手段（データ転送回路）
２４ 切り替え手段（テストピン選択回路）
２５ 出力手段（シリアルテストインターフェース）
【発明の属する技術分野】
本発明は、高速シリアルコントローラに関し、特に内蔵するデジタル信号処理部のデバッグをおこなうためのテスト回路を内蔵した高速シリアルコントローラに関する。
【０００２】
【従来の技術】
コンピュータシステム等におけるデータ転送方式の一つに、シリアル転送方式がある。シリアルバスの例としては、イーサネット（Ｒ）（ＩＥＥＥ８０２．３）、ＵＳＢ（ユニバーサルシリアルバス）、ＩＥＥＥ１３９４などがある。高速シリアルインターフェースは、コンピュータシステムとＡＶ（オーディオ・ビジュアル）機器などとを融合した新しいデジタル民生機器におけるインターフェースを実現する中核技術の一つである。高速シリアルインターフェースを含めた高速化技術の標準化が活性化している。
【０００３】
通常、高速シリアルコントローラは、配線間を流れるアナログ信号を、物理層のＩＣ（以下、ＰＨＹ−ＩＣとする）においてデジタル信号に変換し、それをデータリンク層のＩＣ（ＬＩＮＣ−ＩＣ）に転送し、そこで規定の形式に変換することにより、データの送受信をおこなう構成となっている。従来、ＰＨＹ−ＩＣは、アナログ回路で構成されたアナログＩＣチップとして製造されている。また、ＬＩＮＣ−ＩＣは、デジタル回路で構成されたデジタルＩＣチップとして製造されている。したがって、従来の高速シリアルコントローラは、アナログＩＣチップとデジタルＩＣチップを有する２チップ構成となっている。
【０００４】
近年、電子機器の短小化やコストダウンに伴い、ＰＨＹ−ＩＣとＬＩＮＣ−ＩＣとを同一チップ上に混載して１チップ化することが進められている。また、現在提案されている新しい標準インターフェースの規格の多くは、高速シリアル転送方式のものである。したがって、今後、同一チップ上に物理層の回路（以下、ＰＨＹ回路とする）とデータリンク層の回路（以下、ＬＩＮＣ回路とする）が搭載され、かつインターフェースがすべて高速シリアルインターフェースで構成された回路の開発が活発になる。
【０００５】
しかし、ＰＨＹ回路は、ＬＩＮＣ回路から送られてきたパラレルデータを高速シリアル変換して配線へ出力するため、ＰＨＹ回路の測定の難易度は、高速になるほど高くなる。したがって、高速シリアルコントローラの評価をおこなうためには、非常に高価な測定器が必要となる。
【０００６】
ところで、任意のエラーパケットを発生させる機能を有する高速シリアルバスコントローラ装置が提案されている（特許文献１参照）。また、シリアルバスコントロール回路を備えた半導体集積回路装置において、アナログ回路部とデジタル回路部とを完全に分けてテストする構成のものが提案されている（特許文献２参照）。
【０００７】
【特許文献１】
特開２０００−１７４８５０号公報
【特許文献２】
特開平６−９４８０５号公報
【０００８】
【発明が解決しようとする課題】
上述したように、高速シリアルインターフェースとＰＨＹ回路を内蔵する回路の評価をおこなうにあたっては、高価な測定器が必要となる。そのため、既存の評価用の環境を利用することができない、つまり高価な測定器をそろえた環境でなければ、評価をおこなうことができないという問題点があった。
【０００９】
本発明は、上記問題点を解決するためになされたもので、新規に高価な測定器を準備しなくても、ＰＨＹ回路に依存しない回路部分のデバッグをおこなうことができる高速シリアルコントローラを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、請求項１の発明に係る保持装置は、第１入出力部および第２入出力部のそれぞれの物理層に設けられ、配線を流れるアナログ信号をデジタル信号に変換する２つの第１の制御手段と、前記物理層に隣接するデータリンク層に設けられ、前記２つの第１の制御手段によりデジタル信号に変換されたデータをそれぞれ規定の形式のデータに変換する２つの第２の制御手段と、前記２つの第１の制御手段と前記２つの第２の制御手段とのそれぞれのインターフェース部に接続されたテスト手段と、前記それぞれのインターフェース部を流れるパラレルデータを両方出力する出力手段と、を具備することを特徴とする。
【００１１】
この請求項１に記載の発明によれば、第１の制御手段と第２の制御手段とのインターフェース部を流れるパラレルデータが出力手段から出力される。また、２つの第１の制御手段と２つの第２の制御手段とのそれぞれのインターフェース部を流れるそれぞれのパラレルデータを同時に観測することができる。
【００１２】
また、請求項２に記載の発明にかかる高速シリアルコントローラは、請求項１に記載の発明において、前記テスト手段は、評価中に、前記出力手段への出力を、前記第１の制御手段と前記第２の制御手段との第１の組み合わせのインターフェース部の出力から、前記第１の制御手段と前記第２の制御手段との第２の組み合わせのインターフェース部の出力へ切り替える切り替え手段を備えていることを特徴とする。
【００１３】
この請求項２に記載の発明によれば、切り替え手段により、評価中に、出力手段への出力が、第１の制御手段と第２の制御手段との第１の組み合わせのインターフェース部の出力から、第１の制御手段と第２の制御手段との第２の組み合わせのインターフェース部の出力へ切り替えられる。
【００１４】
また、請求項３に記載の発明にかかる高速シリアルコントローラは、請求項１または２に記載の発明において、前記テスト手段は、パラレルデータを生成するデータ生成手段と、前記データ生成手段により生成されたデータを、前記第１の制御手段と前記第２の制御手段との第１の組み合わせのインターフェース部、および前記第１の制御手段と前記第２の制御手段との第２の組み合わせのインターフェース部に転送するデータ転送手段と、をさらに備えていることを特徴とする。
【００１５】
この請求項３に記載の発明によれば、データ生成手段により生成されたパラレルデータが、第１の制御手段と第２の制御手段との第１の組み合わせのインターフェース部、および第１の制御手段と第２の制御手段との第２の組み合わせのインターフェース部に転送される。
【００１６】
また、請求項４に記載の発明にかかる高速シリアルコントローラは、請求項１〜３のいずれか一つに記載の発明において、前記テスト手段は、前記第１の制御手段の評価をおこなうモードを有し、前記出力手段の、前記第１の制御手段の評価をおこなうモードの実行時に使用されるテストピンは、その他のモードの実行時に使用されるテストピンを兼ねていることを特徴とする。
【００１７】
この請求項４に記載の発明によれば、第１の制御手段の評価時に使用されるテストピンは、その他のモードの実行時にも使用される。
【００１８】
【発明の実施の形態】
以下に添付図面を参照しながら、本発明にかかる高速シリアルコントローラの好適な実施の形態を詳細に説明する。なお、以下の説明では、シリアルバスインターフェースの数を２とするが、本発明はこれに限定されるものではない。
【００１９】
図１は、本発明にかかる高速シリアルコントローラの構成の一例を示すブロック図である。図１に示すように、高速シリアルコントローラ１は、テスト手段として機能するテスト回路２を内蔵している。また、高速シリアルコントローラ１は、第１の制御手段として機能する第１のＰＨＹ回路３、第２の制御手段として機能する第１のＬＩＮＣ回路４、アービタ回路５、ＤＭＡ（ダイレクトメモリアクセス）回路６、第２の制御手段として機能する第２のＬＩＮＣ回路７、および第１の制御手段として機能する第２のＰＨＹ回路８を備えている。
【００２０】
第１のＰＨＹ回路３は、第１のシリアルバスインターフェース９を介して、図示しない配線に接続される。第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とは、第１の内部バス１１を介して接続されている。第１のＬＩＮＣ回路４とアービタ回路５とは、第２の内部バス１２を介して接続されている。
【００２１】
アービタ回路５とＤＭＡ回路６とは、第３の内部バス１３を介して接続されている。ＤＭＡ回路６と第２のＬＩＮＣ回路７とは、第４の内部バス１４を介して接続されている。第２のＬＩＮＣ回路７と第２のＰＨＹ回路８とは、第５の内部バス１５を介して接続されている。第２のＰＨＹ回路８は、第２のシリアルバスインターフェース１０を介して、図示しない配線に接続される。
【００２２】
テスト回路２は、出力手段として機能するシリアルテストインターフェース２５を介して、図示しない外部のバスに接続される。高速シリアルコントローラ１の内部では、テスト回路２は、第６の内部バス２６を介して、第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とのインターフェース部、すなわち第１の内部バス１１に接続している。また、テスト回路２は、第７の内部バス２７を介して、第２のＰＨＹ回路８と第２のＬＩＮＣ回路７とのインターフェース部、すなわち第５の内部バス１５に接続している。
【００２３】
また、テスト回路２は、第１のＰＨＹ回路３および第１のＬＩＮＣ回路４に、第１の信号線２８を介してモード切替信号を供給する。第２のＰＨＹ回路８および第２のＬＩＮＣ回路７についても同様であり、テスト回路２は、第２の信号線２９を介してモード切替信号を供給する。
【００２４】
テスト回路２は、インターフェース選択回路２０、データ生成手段として機能するデータ生成回路２１、データ転送手段として機能するデータ転送回路２２、モニタ回路２３、およびテストピン選択回路として機能するテストピン選択回路２４を備えている。インターフェース選択回路２０は、第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とのインターフェース部（第１の内部バス１１）、および第２のＰＨＹ回路８と第２のＬＩＮＣ回路７とのインターフェース部（第５の内部バス１５）のいずれを評価対象にするのかという選択をおこなう。データ生成回路２１は、テストモードに応じてパラレルデータを自動的に生成する。
【００２５】
データ転送回路２２は、インターフェース選択回路２０により選択されたＬＩＮＣ回路４，７に、データ生成回路２１により生成されたパラレルデータを転送する。モニタ回路２３は、データをモニタするための回路である。テストピン選択回路２４は、どのパラレルデータのどのビットデータをモニタするかに応じて、シリアルテストインターフェース２５のテストピンを選択する回路である。
【００２６】
つぎに、高速シリアルコントローラ１の動作およびデータの流れについて説明する。データの送信時には、ＤＭＡ回路６が起動し、第２のＬＩＮＣ回路７は、ＤＭＡ回路６を介して、必要なデータをアービタ回路５に要求する。アービタ回路５は、アービトレーションをおこない、第１のＬＩＮＣ回路４にデータを要求する。
【００２７】
それによって、第１のＰＨＹ回路３、第１のシリアルバスインターフェース９、および第１のシリアルバスインターフェース９に接続された図示しない配線を介して、図示しない外部記憶デバイスからデータが読み出される。読み出されたデータは、図示しない配線および第１のシリアルバスインターフェース９を介して、第１のＰＨＹ回路３に転送される。
【００２８】
第１のＰＨＹ回路３では、アナログ信号がデジタル信号に変換される。デジタル信号に変換されたデータは、第１のＬＩＮＣ回路４を介して、アービタ回路５に転送される。アービタ回路５は、受け取ったデータをＤＭＡ回路６に転送し、ＤＭＡ回路６は、そのデータを第２のＬＩＮＣ回路７に転送する。
【００２９】
第２のＬＩＮＣ回路７は、受け取ったデータに、パッケト転送に必要な情報データを付加することにより規定の形式に変換して、第２のＰＨＹ回路８に送る。第２のＰＨＹ回路８は、受け取ったデータをアナログ信号に変換し、第２のシリアルバスインターフェース１０を介して、図示しない配線に出力する。
【００３０】
データの受信時には、第２のＰＨＹ回路８は、第２のシリアルバスインターフェース１０を介して、図示しない配線からアナログ信号を受け取り、それをデジタル信号に変換して第２のＬＩＮＣ回路７に出力する。第２のＬＩＮＣ回路７は、第２のＰＨＹ回路８からパケットデータを受け取り、そのパケットの付加情報データを確認する。そして、第２のＬＩＮＣ回路７は、ＤＭＡ回路６に、パケットデータから付加情報データを取り除いたデータの出力要求をする。
【００３１】
ＤＭＡ回路６は、アービタ回路５にデータの出力要求をし、アービタ回路５でアービトレーションされて許可されると、データをアービタ回路５に出力する。アービタ回路５は、そのデータを受け取り、第１のＬＩＮＣ回路４にデータの出力要求をする。
【００３２】
それによって、データが第１のＰＨＹ回路３に転送される。そして、第１のＰＨＹ回路３、第１のシリアルバスインターフェース９、および第１のシリアルバスインターフェース９に接続された図示しない配線を介して、データが、図示しない外部記憶デバイスに書き込まれる。
【００３３】
その際、テスト回路２では、シリアルテストインターフェース２５からの設定により、テストモードが確定される。確定されたモードは、モード切替信号により、第１のＰＨＹ回路３、第１のＬＩＮＣ回路４、第２のＬＩＮＣ回路７および第２のＰＨＹ回路８に通知される。
【００３４】
次に、モニタ動作のみをおこなうモードについて説明する。このモードでは、インターフェース選択回路２０により、第１のＰＨＹ回路３と第１のＬＩＮＣ回路４とのインターフェース部（第１の内部バス１１）、および第２のＰＨＹ回路８と第２のＬＩＮＣ回路７とのインターフェース部（第５の内部バス１５）のいずれを選択するかが確定される。
【００３５】
この選択により対象となるインターフェース部が確定すると、選択されたＬＩＮＣ回路４，７とＰＨＹ回路３，８とのインターフェース部を流れるパラレルデータが、シリアルテストインターフェース２５のテストピンによりモニタすることが可能となる。これにより高速シリアル転送時のデータのやり取りを、ＬＩＮＣ回路４，７とＰＨＹ回路３，８とのインターフェース部におけるデータ速度でもって観測することができるようになる。
【００３６】
また、高速シリアル転送をおこなわずに、第１のＬＩＮＣ回路４と第２のＬＩＮＣ回路７との間でデータ転送をおこなうモードがある。このモードでは、データ転送回路２２は、インターフェース選択回路２０により選択されたＬＩＮＣ回路４，７に、データ生成回路２１により自動生成されたパラレルデータを転送する。
【００３７】
このとき選択されなかったＬＩＮＣ回路４，７の出力は、対応するＰＨＹ回路３，８を経由してシリアルバスインターフェース９，１０に出力される。この選択されなかったＬＩＮＣ回路４，７から対応するＰＨＹ回路３，８へ流れるデータを、シリアルテストインターフェース２５のテストピンによりモニタすることができる。
【００３８】
また、第１のＬＩＮＣ回路４と第２のＬＩＮＣ回路７の両方をモニタするモードがある。このモードでは、テストピン選択回路２４のレジスタ設定により、シリアルテストインターフェース２５のテストピンを切り替えることにより、第１のＬＩＮＣ回路４のパラレルデータと第２のＬＩＮＣ回路７のパラレルデータを同時に観測することが可能になる。一般に、不具合発生は、単独動作時にも起こるが、多くの場合、組み合わせ動作時に起こる。このモードによって、組み合わせ動作時にのみ発生し得る問題の解析デバッグを効率よくおこなうことができる。
【００３９】
また、ＤＭＡ転送の対象となる複数のシリアルバスインターフェース９，１０がある場合に、データ転送回路２２が同時に同じデータを転送する機能のモードがある。このモードでは、同じＤＭＡ回路６によるデータ転送の対象となるＬＩＮＣ回路４，７に同時にデータ転送をおこない、アービタ回路５を経由した第１のＬＩＮＣ回路４のパラレルデータをモニタする。このモードでは、より複雑な組み合わせ状態を容易に再現することができるので、複雑な組み合わせ動作の解析に役立ち、回路設計時点での検証効率が向上する。
【００４０】
また、ＰＨＹ回路３，８に固有のテストをおこなうモードがある。本実施の形態のシリアルテストインターフェース２５では、このモードで使用するテストピンは、上述した各モードで使用するテストピンと共有になっている。一般に、ＰＨＹ回路３，８はアナログ回路であるため、上述した通常のテストとは別のテストモードや、テストピンが必要である。
【００４１】
コストの点で問題がなければ、このＰＨＹ回路３，８に固有のテストに使用されるテストピンを専用に設けてもよい。しかし、ＰＨＹ回路３，８とＬＩＮＣ回路４，７を１チップに内蔵することによりコストの削減を図る状況では、テストピンの追加によるコスト増が問題となる。このような場合には、テストピンを共有することにより、実システムには必要のないテストピンの数をできるだけ少なくすることができるので、有効である。
【００４２】
上述した実施の形態によれば、ＰＨＹ回路３，８とＬＩＮＣ回路４，７とのインターフェース部を流れるパラレルデータをシリアルテストインターフェース２５により直接観測することができるので、新規に高価な測定器を準備しなくても、既存の環境のまま、ＰＨＹ回路３，８に依存しない回路部分のデバッグをおこなうことができる。また、ＰＨＹ回路３，８との不具合の切り分けができる。
【００４３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、シリアルバスインターフェースの数は、３以上であってもよい。
【００４４】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、第１の制御手段と第２の制御手段とのインターフェース部を流れるパラレルデータが出力手段から出力されるので、新規に高価な測定器を準備しなくても、既存の環境のまま、アナログ回路で構成される第１の制御手段に依存しない回路部分のデバッグをおこなうことが可能な高速シリアルコントローラが得られるという効果を奏する。また、第１の制御手段との不具合の切り分けができるという効果も得られる。
【００４５】
また、請求項２に記載の発明によれば、請求項１に記載の発明において、第１の制御手段と第２の制御手段との複数の組み合わせに対して、それぞれのインターフェース部を流れるデータを同時に観測することができるので、組み合わせ動作時にのみ発生し得る問題がある場合の解析デバッグに役立つという効果を奏する。
【００４６】
また、請求項３に記載の発明によれば、請求項１または２に記載の発明において、テストデータが、第１の制御手段と第２の制御手段との複数の組み合わせに対して、それぞれのインターフェース部に転送されることにより、より複雑な組み合わせ状態を容易に再現することができるので、複雑な組み合わせ動作の解析に役立ち、回路設計時点での検証効率が向上するという効果を奏する。
【００４７】
また、請求項４に記載の発明によれば、請求項１〜３のいずれか一つに記載の発明において、第１の制御手段の評価時に使用されるテストピンが、その他のモードの実行時にも使用されることにより、実システムには必要のないテストピンの数をできるだけ少なくすることができるので、コストの増大を抑えることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる高速シリアルコントローラの構成の一例を示すブロック図である。
【符号の説明】
１ 高速シリアルコントローラ
２ テスト手段（テスト回路）
３，８ 第１の制御手段（ＰＨＹ回路）
４，７ 第２の制御手段（ＬＩＮＣ回路）
２１ データ生成手段（データ生成回路）
２２ データ転送手段（データ転送回路）
２４ 切り替え手段（テストピン選択回路）
２５ 出力手段（シリアルテストインターフェース）
Claims (4)
- 第１入出力部および第２入出力部のそれぞれの物理層に設けられ、配線を流れるアナログ信号をデジタル信号に変換する２つの第１の制御手段と、
前記物理層に隣接するデータリンク層に設けられ、前記２つの第１の制御手段によりデジタル信号に変換されたデータをそれぞれ規定の形式のデータに変換する２つの第２の制御手段と、
前記２つの第１の制御手段と前記２つの第２の制御手段とのそれぞれのインターフェース部に接続されたテスト手段と、
前記それぞれのインターフェース部を流れるパラレルデータを両方出力する出力手段と、
を具備することを特徴とする高速シリアルコントローラ。 - 前記テスト手段は、評価中に、前記出力手段への出力を、前記第１の制御手段と前記第２の制御手段との第１の組み合わせのインターフェース部の出力から、前記第１の制御手段と前記第２の制御手段との第２の組み合わせのインターフェース部の出力へ切り替える切り替え手段を備えていることを特徴とする請求項１に記載の高速シリアルコントローラ。
- 前記テスト手段は、パラレルデータを生成するデータ生成手段と、
前記データ生成手段により生成されたデータを、前記第１の制御手段と前記第２の制御手段との第１の組み合わせのインターフェース部、および前記第１の制御手段と前記第２の制御手段との第２の組み合わせのインターフェース部に転送するデータ転送手段と、
をさらに備えていることを特徴とする請求項１または２に記載の高速シリアルコントローラ。 - 前記テスト手段は、前記第１の制御手段の評価をおこなうモードを有し、前記出力手段の、前記第１の制御手段の評価をおこなうモードの実行時に使用されるテストピンは、その他のモードの実行時に使用されるテストピンを兼ねていることを特徴とする請求項１〜３のいずれか一つに記載の高速シリアルコントローラ。
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