CN115048327A - 一种pcie转sata的桥接芯片 - Google Patents

一种pcie转sata的桥接芯片 Download PDF

Info

Publication number
CN115048327A
CN115048327A CN202210667377.7A CN202210667377A CN115048327A CN 115048327 A CN115048327 A CN 115048327A CN 202210667377 A CN202210667377 A CN 202210667377A CN 115048327 A CN115048327 A CN 115048327A
Authority
CN
China
Prior art keywords
sata
pcie
unit
data
protocol
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210667377.7A
Other languages
English (en)
Other versions
CN115048327B (zh
Inventor
姜若旭
张磊
邵健
王琪
钱荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN202210667377.7A priority Critical patent/CN115048327B/zh
Publication of CN115048327A publication Critical patent/CN115048327A/zh
Application granted granted Critical
Publication of CN115048327B publication Critical patent/CN115048327B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明涉及芯片电路技术领域，具体涉及一种PCIE转SATA的桥接芯片，包括：一个PCIE接口、PCIE协议解析单元、数据路由及仲裁单元、一个SPI协议控制器、一个JTAG协议控制器、全局中断管理单元、多个SATA协议控制器、多个SATA接口，每一个SATA协议控制器对应于一个SATA接口连接。的数据路由及仲裁单元用于实现不同设备互相访问的路由及仲裁机制，其中的访问路径主要包括PCIE与SATA之间的数据交互，SPI使用主从两种不同模式访问芯片寄存器空间，JTAG访问芯片寄存器空间，并作为测试接口对芯片进行测试。全局中断管理单元，实现中断的传递，用以解决当接口数不足时，使用一个PCIE接口转接出多个SATA接口。

Description

一种PCIE转SATA的桥接芯片
技术领域
本发明涉及芯片电路技术领域，具体涉及一种PCIE转SATA的桥接芯片。
背景技术
SATA协议和PCIE协议是当前主流的高速存储接口协议，由于部分主机设备的PCIE接口数量有限，当用户希望使用高速的SATA存储盘、或者希望能从单个PCIE接口转接出多个SATA接口，就需要PCIE转SATA协议的桥接芯片。
在芯片设计中，JTAG作为标准芯片测试接口以及芯片Debug接口是必不可少的，同时SPI可以作为芯片的启动方式之一，有效提高芯片在不同环境下的适配性。
发明内容
针对现有技术的不足，本发明提供了一种PCIE转SATA的桥接芯片，用以解决当接口数不足时，使用一个PCIE接口转接出多个SATA接口。
本发明通过以下技术方案予以实现：
一种PCIE转SATA的桥接芯片，该桥接芯片的整体架构包括：一个PCIE接口、一个PCIE协议解析单元、数据路由及仲裁单元、SPI协议控制器单元、JTAG协议控制器单元、全局中断管理单元、多个SATA协议控制器单元和多个SATA接口；
所述PCIE协议解析单元与PCIE接口建立连接，每一个所述SATA接口对应与一个SATA存储单元连接；
所述数据路由及仲裁单元用于实现不同单元间互相访问的路由及仲裁，不同单元间访问路径主要包括PCIE与SATA之间的数据交互，SPI访问各个单元的寄存器空间，JTAG访问各个单元的寄存器空间；
所述JTAG协议控制器单元，通过JTAG协议对芯片进行访问；
所述SPI协议控制器单元，通过SPI协议对芯片进行访问；
所述全局中断管理单元，实现中断的传递，主要包括SATA控制器产生的中断信号转换为PCIE的MSI中断或INT中断。
优选的，通过协议解析，将所述PCIE接口数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成PCIE协议包，通过PCIE接口发出。
优选的，通过规定的地址区间，将数据从主设备路由到对应从设备中，并在不同主设备发起读写请求时，进行仲裁，避免产生读写冲突。
优选的，将SPI接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时将数据路由单元输出的地址与数据通过SPI协议信号发出，访问SPI从设备。
优选的，将JTAG接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时JTAG作为测试接口，还实现SCAN、Boundary SCAN、Memory BIST测试芯片的功能。
优选的，通过协议解析，将SATA接口数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成SATA协议包，通过SATA接口发出。
优选的，PCIE与SATA协议控制器，此两种协议控制器时高速串行总线接口，使用差分对传输数据，需要对应的串并转换单元。
优选的，通过启动方式的调整，实现通过SPI从设备启动，配置芯片寄存器。
优选的，通过对寄存器的访问，提供正常功能模式下的DEBUG。
优选的，通过扫描链的方式对芯片电路进行测试，作为鉴别芯片好坏的手段。
本发明的有益效果为：
本发明提供了一种PCIE转SATA协议的桥接芯片的整体架构，所述桥接芯片包括：一个PCIE接口、PCIE协议解析单元、数据路由及仲裁单元、一个SPI协议控制器、一个JTAG协议控制器、全局中断管理单元、多个SATA协议控制器、多个SATA接口，每一个SATA协议控制器对应于一个SATA接口连接。所述的数据路由及仲裁单元用于实现不同设备互相访问的路由及仲裁机制，其中的访问路径主要包括PCIE与SATA之间的数据交互，SPI使用主从两种不同模式访问芯片寄存器空间，JTAG访问芯片寄存器空间，并作为测试接口对芯片进行测试。所述的全局中断管理单元，实现中断的传递，主要包括SATA控制器产生的中断信号转换为PCIE的MSI中断或INT中断。用以解决当接口数不足时，使用一个PCIE接口转接出多个SATA接口。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1涉及的PCIE转SATA协议的桥接芯片的结构示意图。
图中：1-PCIE接口、2-PCIE协议解析单元、3-数据路由及仲裁单元、4-SPI协议控制器单元、5-JTAG协议控制器单元、6-全局中断管理单元、7-SATA协议控制器单元、8-SATA接口。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种PCIE转SATA协议的桥接芯片，其整体架构包括：一个PCIE接口1、一个PCIE协议解析单元2、数据路由及仲裁单元3、一个SPI协议控制器单元4、一个JTAG协议控制器单元5、全局中断管理单元6、多个SATA协议控制器单元7、多个SATA接口8；
PCIE协议解析单元2与PCIE接口1建立连接，每一个SATA接口8对应与一个SATA存储单元连接；
进一步地，PCIE协议解析单元2，通过协议解析，将PCIE接口1数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成PCIE协议包，通过PCIE接口1发出；
进一步地，多个SATA协议控制器单元7以及多个SATA接口8，通过协议解析，将SATA接口8数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成SATA协议包，通过SATA接口8发出。
PCIE协议控制器单元2与SATA协议控制器单元7，两种协议控制器时高速串行总线接口，使用差分对传输数据，需要对应的串并转换单元。
数据路由及仲裁单元3用于实现不同单元间互相访问的路由及仲裁，不同单元间访问路径主要包括PCIE与SATA之间的数据交互，SPI访问各个单元的寄存器空间，JTAG访问各个单元的寄存器空间；
进一步地，数据路由及仲裁单元3，通过规定的地址区间，将数据从主设备路由到对应从设备中，并在不同主设备发起读写请求时，进行仲裁，避免产生读写冲突。
JTAG协议控制器单元5，通过JTAG协议对芯片进行访问；
进一步地，JTAG协议控制器单元5，将JTAG接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时JTAG作为测试接口，还可以实现SCAN、Boundary SCAN、Memory BIST等测试芯片的功能；
JTAG访问芯片寄存器，通过对寄存器的访问，提供正常功能模式下的DEBUG。进一步地，芯片测试，其特征在于通过扫描链的方式对芯片电路进行测试，可以作为鉴别芯片好坏的手段。
SPI协议控制器单元4，通过SPI协议对芯片进行访问。
进一步地，SPI协议控制器单元4，将SPI接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时将数据路由单元输出的地址与数据通过SPI协议信号发出，访问SPI从设备。
进一步地，SPI从设备，通过启动方式的调整，可以实现通过SPI从设备启动，配置芯片寄存器。
全局中断管理单元6，实现中断的传递，主要包括SATA控制器产生的中断信号转换为PCIE的MSI中断或INT中断。
实施例1：
本发明提供了一种PCIE转SATA协议的桥接芯片，如图1所示，桥接芯片包括：一个PCIE接口1、一个PCIE协议解析单元2、数据路由及仲裁单元3、一个SPI协议控制器单元4、一个JTAG协议控制器单元5、全局中断管理单元6、四个SATA协议控制器单元7、四个SATA接口8。
PCIE接口1与PCIE协议解析单元2连接，每一个SATA协议控制器7对应与一个SATA接口8连接，每一个SATA接口8对应与一个SATA存储单元连接。
PCIE协议解析单元2与PCIE接口1建立连接，每一个SATA接口8对应与一个SATA存储单元连接；
PCIE协议解析单元2，通过协议解析，将PCIE接口1数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成PCIE协议包，通过PCIE接口1发出；
四个SATA协议控制器单元7以及四个SATA接口8，通过协议解析，将SATA接口8数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成SATA协议包，通过SATA接口8发出。
PCIE协议控制器单元2与SATA协议控制器单元7，两种协议控制器时高速串行总线接口，使用差分对传输数据，需要对应的串并转换单元。
数据路由及仲裁单元3用于实现不同单元间互相访问的路由及仲裁，不同单元间访问路径主要包括PCIE与SATA之间的数据交互，SPI访问各个单元的寄存器空间，JTAG访问各个单元的寄存器空间；
进一步地，数据路由及仲裁单元3，通过规定的地址区间，将数据从主设备路由到对应从设备中，并在不同主设备发起读写请求时，进行仲裁，避免产生读写冲突。
JTAG协议控制器单元5，通过JTAG协议对芯片进行访问，将JTAG接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时JTAG作为测试接口，还可以实现SCAN、Boundary SCAN、Memory BIST等测试芯片的功能；
JTAG访问芯片寄存器，在于通过对寄存器的访问，提供正常功能模式下的DEBUG。进一步地，芯片测试，其特征在于通过扫描链的方式对芯片电路进行测试，可以作为鉴别芯片好坏的手段。
SPI协议控制器单元4，通过SPI协议对芯片进行访问。
进一步地，SPI协议控制器单元4，将SPI接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时将数据路由单元输出的地址与数据通过SPI协议信号发出，访问SPI从设备。
进一步地，SPI从设备，通过启动方式的调整，可以实现通过SPI从设备启动，配置芯片寄存器。
全局中断管理单元6，实现中断的传递，主要包括SATA控制器产生的中断信号转换为PCIE协议的MSI中断或INT中断。
最后应说明的是以上仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种PCIE转SATA的桥接芯片，其特征在于，该桥接芯片的整体架构包括：一个PCIE接口、一个PCIE协议解析单元、数据路由及仲裁单元、SPI协议控制器单元、JTAG协议控制器单元、全局中断管理单元、多个SATA协议控制器单元和多个SATA接口；
所述PCIE协议解析单元与PCIE接口建立连接，每一个所述SATA接口对应与一个SATA存储单元连接；
所述数据路由及仲裁单元用于实现不同单元间互相访问的路由及仲裁，不同单元间访问路径主要包括PCIE与SATA之间的数据交互，SPI访问各个单元的寄存器空间，JTAG访问各个单元的寄存器空间；
所述JTAG协议控制器单元，通过JTAG协议对芯片进行访问；
所述SPI协议控制器单元，通过SPI协议对芯片进行访问；
所述全局中断管理单元，实现中断的传递，主要包括SATA控制器产生的中断信号转换为PCIE的MSI中断或INT中断。
2.根据权利要求1所述的一种PCIE转SATA的桥接芯片，其特性在于，通过协议解析，将所述PCIE接口数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成PCIE协议包，通过PCIE接口发出。
3.根据权利要求1所述的一种PCIE转SATA的桥接芯片，其特性在于，通过规定的地址区间，将数据从主设备路由到对应从设备中，并在不同主设备发起读写请求时，进行仲裁，避免产生读写冲突。
4.根据权利要求1所述的一种PCIE转SATA的桥接芯片，其特性在于，将SPI接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时将数据路由单元输出的地址与数据通过SPI协议信号发出，访问SPI从设备。
5.根据权利要求1所述的一种PCIE转SATA的桥接芯片，其特性在于，将JTAG接口数据解析为对应的读写地址与数据，实现访问PCIE、SATA等单元寄存器的功能；同时JTAG作为测试接口，还实现SCAN、Boundary SCAN、Memory BIST测试芯片的功能。
6.根据权利要求1所述的一种PCIE转SATA的桥接芯片，其特性在于，通过协议解析，将SATA接口数据解析出对应的读写地址与数据；同时将数据路由单元输出的地址与数据打包成SATA协议包，通过SATA接口发出。
7.根据权利要求2或6所述的一种PCIE转SATA的桥接芯片，其特性在于，PCIE与SATA协议控制器，此两种协议控制器时高速串行总线接口，使用差分对传输数据，需要对应的串并转换单元。
8.根据权利要求4所述的一种PCIE转SATA的桥接芯片，其特性在于，通过启动方式的调整，实现通过SPI从设备启动，配置芯片寄存器。
9.根据权利要求5所述的一种PCIE转SATA的桥接芯片，其特性在于，通过对寄存器的访问，提供正常功能模式下的DEBUG。
10.根据权利要求5所述的一种PCIE转SATA的桥接芯片，其特性在于，通过扫描链的方式对芯片电路进行测试，作为鉴别芯片好坏的手段。
CN202210667377.7A 2022-06-14 2022-06-14 一种pcie转sata的桥接芯片 Active CN115048327B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210667377.7A CN115048327B (zh) 2022-06-14 2022-06-14 一种pcie转sata的桥接芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210667377.7A CN115048327B (zh) 2022-06-14 2022-06-14 一种pcie转sata的桥接芯片

Publications (2)

Publication Number Publication Date
CN115048327A true CN115048327A (zh) 2022-09-13
CN115048327B CN115048327B (zh) 2024-03-22

Family

ID=83161054

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210667377.7A Active CN115048327B (zh) 2022-06-14 2022-06-14 一种pcie转sata的桥接芯片

Country Status (1)

Country Link
CN (1) CN115048327B (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1661583A (zh) * 2004-02-24 2005-08-31 三星电子株式会社 协议转换和仲裁电路、系统及转换和仲裁信号的方法
US20140223064A1 (en) * 2011-08-18 2014-08-07 Chin-Yu Wang Connecting expansion slots
US20150046621A1 (en) * 2013-08-08 2015-02-12 Hon Hai Precision Industry Co., Ltd. Expansion card
CN105335326A (zh) * 2015-10-10 2016-02-17 广州慧睿思通信息科技有限公司 一种基于fpga的pcie转sata接口阵列的装置
CN206431464U (zh) * 2017-02-13 2017-08-22 济南浪潮高新科技投资发展有限公司 一种基于申威处理器的工业控制主板
CN107291649A (zh) * 2017-06-20 2017-10-24 郑州云海信息技术有限公司 一种灵活支持pcie与sata 协议m.2自识别的设计方法及装置
CN108153686A (zh) * 2018-02-05 2018-06-12 中国铁道科学研究院 多接口cpu模块
CN109032989A (zh) * 2018-07-23 2018-12-18 山东超越数控电子股份有限公司 一种基于申威处理器和桥片的服务器主板架构
CN112685352A (zh) * 2020-12-31 2021-04-20 深圳安捷丽新技术有限公司 一种pcie转sata协议的桥接芯片及其运行方法
US20210334226A1 (en) * 2018-09-21 2021-10-28 Suzhou Kuhan Information Technologies Co., Ltd. Systems, methods and apparatus for a storage controller wtih multi-mode pcie functionalities
CN215932621U (zh) * 2021-10-20 2022-03-01 中国电子科技集团公司第五十八研究所 一种pcie转sata接口电路
CN114528238A (zh) * 2022-02-22 2022-05-24 中电科申泰信息科技有限公司 一种pcie转sata的多态性低延时自适应电路

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1661583A (zh) * 2004-02-24 2005-08-31 三星电子株式会社 协议转换和仲裁电路、系统及转换和仲裁信号的方法
US20140223064A1 (en) * 2011-08-18 2014-08-07 Chin-Yu Wang Connecting expansion slots
US20150046621A1 (en) * 2013-08-08 2015-02-12 Hon Hai Precision Industry Co., Ltd. Expansion card
CN105335326A (zh) * 2015-10-10 2016-02-17 广州慧睿思通信息科技有限公司 一种基于fpga的pcie转sata接口阵列的装置
CN206431464U (zh) * 2017-02-13 2017-08-22 济南浪潮高新科技投资发展有限公司 一种基于申威处理器的工业控制主板
CN107291649A (zh) * 2017-06-20 2017-10-24 郑州云海信息技术有限公司 一种灵活支持pcie与sata 协议m.2自识别的设计方法及装置
CN108153686A (zh) * 2018-02-05 2018-06-12 中国铁道科学研究院 多接口cpu模块
CN109032989A (zh) * 2018-07-23 2018-12-18 山东超越数控电子股份有限公司 一种基于申威处理器和桥片的服务器主板架构
US20210334226A1 (en) * 2018-09-21 2021-10-28 Suzhou Kuhan Information Technologies Co., Ltd. Systems, methods and apparatus for a storage controller wtih multi-mode pcie functionalities
CN112685352A (zh) * 2020-12-31 2021-04-20 深圳安捷丽新技术有限公司 一种pcie转sata协议的桥接芯片及其运行方法
CN215932621U (zh) * 2021-10-20 2022-03-01 中国电子科技集团公司第五十八研究所 一种pcie转sata接口电路
CN114528238A (zh) * 2022-02-22 2022-05-24 中电科申泰信息科技有限公司 一种pcie转sata的多态性低延时自适应电路

Also Published As

Publication number Publication date
CN115048327B (zh) 2024-03-22

Similar Documents

Publication Publication Date Title
CN110050441B (zh) 在故障情况下实时捕获流量以进行协议调试
KR101524451B1 (ko) Ip 블럭의 회로 테스팅을 위한 기능적 패브릭 기반 테스트 래퍼
US7516363B2 (en) System and method for on-board diagnostics of memory modules
US9015542B2 (en) Packetizing JTAG across industry standard interfaces
US20140143463A1 (en) System on chip and corresponding monitoring method
US20070064694A1 (en) System and method for connecting a logic circuit simulation to a network
CN112035389A (zh) 一种plb-axi总线转换桥及其工作方法
CN111124977A (zh) 一种pcie设备的调试装置和方法
CN112511537B (zh) 一种sce-mi协议桥及仿真系统
US10896119B1 (en) Common input/output interface for application and debug circuitry
US20040267484A1 (en) Functional testing of logic circuits that use high-speed links
US6041378A (en) Integrated circuit device and method of communication therewith
US20070208985A1 (en) Multi-stream interface for parallel test processing
US6311303B1 (en) Monitor port with selectable trace support
CN115048327A (zh) 一种pcie转sata的桥接芯片
US11169947B2 (en) Data transmission system capable of transmitting a great amount of data
US7526691B1 (en) System and method for using TAP controllers
US20210286694A1 (en) Packeted protocol device test system
CN221040007U (zh) 寄存器的验证装置
JP3968040B2 (ja) 高速シリアルコントローラ
JP2008210114A (ja) カード間通信を行う内部バス解析システム、その方法及びそのプログラム
CN116431416B (zh) 处理器、调试方法、计算设备及计算机可读存储介质
CA2282166C (en) Method and apparatus for bridging a digital signal processor to a pci bus
TW201115329A (en) A test method and an accessing test method for the bus interface at the PCIE slot of a host
CN113867325B (zh) 仪控系统的通信诊断方法及系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant