CN111124977A - 一种pcie设备的调试装置和方法 - Google Patents

一种pcie设备的调试装置和方法 Download PDF

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Abstract

本发明涉及一种PCIE设备的调试装置和调试方法。现有的调试与测试装置，只能抓取PCIE数据包与分析数据，缺少可控的能够精确产生PCIE数据包激励的机制，无法对PCIE底层协议进行调试，缺乏在PCIE设备，特别是PCIE芯片，设计与测试过程中的可控调试手段。本发明所述的装置及方法可以对PCIE设备底层协议进行调试与测试，通过主机端的通信模块，可以精确控制产生PCIE存储、IO、配置与消息包，并可以读取链路训练、测试、枚举、事务收发过程中的状态信息与数据。采用本发明所述装置和方法可实现PCIE设备特别是底层协议的可控调试，提高调试准确性和效率。

Description

一种PCIE设备的调试装置和方法
技术领域
本发明属于计算机系统结构领域，具体涉及一种PCIE设备的调试装置和方法。
背景技术
PCIE(Peripheral Component Interconnect Express)是一种高速串行计算机扩展总线标准，旨在替代旧的PCI，PCI-X和AGP总线标准。PCIE属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。典型PCIE的拓扑结构包括四个功能类型，根联合体(Root Complex)、交换器(Switch)、端点(Endpoints)和桥(bridge)。
对于Root Complex、Switch与Endpoints等PCIE设备，在调试与测试时，需要验证其功能是否能够协议要求。但是目前的调试与测试装置，比如PCIE协议分析仪，只能抓取PCIE数据包与分析数据；缺少一种可控的能够精确产生PCIE数据包激励，对PCIE底层协议进行调试的装置。在PCIE设备(特别PCIE芯片)设计与测试过程中，缺乏可控的调试手段。
发明内容
针对现有技术中所存在的问题，为了支持上述可控的调试与测试手段，需要设计一种可以精确控制产生PCIE数据包激励，且可以自动收集测试结果的装置。本发明的目的在于提供一种PCIE设备调试装置及方法，用以对PCIE设备底层协议进行调试与测试。通过主机端的通信模块，可以精确控制产生PCIE存储、IO、配置与消息包，并可以读取链路训练、测试、枚举、事务收发过程中的状态信息与数据。
为达到以上目的，本发明采用的技术方案是一种PCIE设备调试装置，包括：主机客户端、JTAG主机通信模块、协议解析模块、内部缓冲与总线请求生成模块、PCIE协议包生成与发送模块，其中：
所述主机客户端用于配置待测试设备的PCIE端口数量与链路宽度，将PCIE调试命令脚本翻译成调试序列，通过JTAG接口送入JTAG主机通信模块；同时收集调试结果，并打印输出；
所述JTAG主机通信模块用于接收主机端下发的JTAG请求，并实现JTAG指令和数据扩展寄存器；
所述协议解析模块用于检测JTAG对指令和数据寄存器的读写状态，对调试与测试协议进行解析，将JTAG协议转换为测试请求命令；
所述内部缓冲与总线请求生成模块包括读写请求缓冲区与接收响应数据缓冲区，以及总线请求生成模块，读写请求缓冲区用于存放来自JTAG的读写请求，接收响应数据缓冲区用于存放读请求返回的数据，总线请求生成模块用于将缓冲区的测试请求转换为片内总线请求。
进一步，所述的PCIE协议包生成与发送模块包括以下子模块：AMBA总线控制器子模块、若干个RC Ctrl Top子模块、若干个EP Ctrl Top子模块、若干个GTX子模块。
进一步，所述AMBA总线控制器子模块为其他各子模块之间提供互联通道。
进一步，所述GTX子模块为FPGA自带的高速SerDes模块，实现PCIE的物理层功能，其具体个数根据待测试设备的PCIE端口数量的需求确定。
进一步，所述RC Ctrl Top子模块是符合PCIE标准的Root Complex控制器，所述EPCtrl Top子模块作为符合PCIE标准的Endpoint控制器，二者共享AMBA总线通信接口，实现的通信功能包括：PCIE存储事务包收发、PCIE IO读写事务收发、通信状态监测、消息组包与发送、中断事件监测、链路协商、数据链路层包形成与发送功能。
进一步，所述RC Ctrl Top子模块和EP Ctrl Top子模块包括：RC Ctrl模块、EPCtrl模块、片上RAM、APP模块、CSR模块、BIU模块，其中：
所述APP模块实现将调试请求转化成PCIE请求；
所述CSR模块实现PCIE输入控制与输出状态；
所述BIU模块直接与AMBA总线相接，实现与内部缓冲区数据交互。
进一步，所述的PCIE协议包生成与发送模块的PIPE-MUX数据选择器实现PCIE链路宽度可动态配置，同时支持X32、X16、X8、X4、X2、X1各种链路宽度的PCIE设备。
一种PCIE设备调试方法，包括以下步骤：
根据待测试设备的PCIE端口数量与链路宽度，将所需要的PCIE端口的个数，以及每个PCIE端口的链路宽度输入客户端，加载相应的FPGA位流文件；
将编写好的调试脚本输入主机客户端，主机客户端软件翻译成调试请求序列；
JTAG主机通信模块接收请求序列，并送至协议解析模块，再由协议解析模块对请求序列进行解析，并将解析后的请求序列存放入内部缓冲区，由总线请求生成模块将缓冲区的测试请求转换为片内总线请求；
PCIE协议包生成与发送模块从内部缓冲与总线请求生成模块收到总线请求序列，转换成PCIE协议包，发送给待调试的PCIE设备；同时，读取调试结果信息存入内部缓冲区的接收响应数据缓冲模块中；
协议解析模块从内部缓冲与总线请求生成模块的接收响应数据缓冲模块中读取调试结果信息；
通过JTAG主机通信模块发送到主机客户端端软件，并打印输出。
进一步，所述的调试脚本包括但不限于PCIE配置、MEM事务、IO事务、消息事务、DMA事务、测试结果等。
进一步，所述的PCIE协议包生成与发送模块读取的调试结果信息包括但不限于链路训练、测试、枚举、事务收发等过程中数据信息。
本发明的效果在于：
(1)通过为每个PCIE控制器分配规定的地址空间，JTAG主机通信模块可以利用片内总线统一调度、控制多个PCIE RC与EP控制器，这样既可以调试PCIE Root Complex与Endpoint设备，又可以调试PCIE Switch；
(2)采用PIPE-MUX实现PCIE链路宽度可动态配置，同时支持X32、X16、X8、X4、X2、X1各种链路宽度的PCIE设备；
(3)调试方法：采用导入编写好的调试与测试脚本以精确控制PCIE包的产生，同时方便读取内部寄存器与RAM中的数据以观察调试结果。
附图说明
图1是本发明所述一种PCIE设备调试装置结构图；
图2是本发明所述一种PCIE设备调试装置内部缓冲与总线请求生成模块结构图；
图3是本发明所述一种PCIE设备调试装置PCIE协议包生成与发送模块结构图；
图4是本发明所述一种PCIE设备调试方法流程图；
图5是本发明所涉及到PCIE事务层协议头格式示意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步描述。
如图1所示，一种PCIE设备调试装置，包括以下装置：主机客户端(101)、JTAG主机通信模块(102)、协议解析模块(103)、内部缓冲与总线请求生成模块(104)、PCIE协议包生成与发送模块(105)，其中：
主机客户端(101)用于配置待测试设备的PCIE端口数量与链路宽度，将PCIE调试命令脚本翻译成调试序列，通过JTAG接口送入JTAG主机通信模块(102)；同时收集调试结果，并打印输出；
JTAG主机通信模块(102)用于接收主机端下发的JTAG请求，并实现JTAG指令和数据扩展寄存器；
协议解析模块(103)用于检测JTAG对指令和数据寄存器的读写状态，对调试与测试协议进行解析，将JTAG协议转换为PCIE的请求命令；
内部缓冲与总线请求生成模块(104)包括读写请求缓冲与接收响应数据缓冲，以及总线请求生成模块，读写请求缓冲区用于存放来自JTAG的读写请求，接收响应数据缓冲区用于存放读请求返回的数据，总线请求生成模块用于将测试请求转换生成片内总线请求；
PCIE协议包生成与发送模块(105)根据调试脚本生成的命令生成协议数据包并通过通信接口进行发送。
如图2所示，内部缓冲与总线请求生成模块(104)结构包括ReqCFifo(201)、ReqDFifo(202)、RspFifo(203)与AMBAMU接口请求执行模块(204)，其中：
ReqC/DFifo模块(201)：接收来自JTAG的读写请求的命令缓冲；
ReqDFifo模块(202)：接收来自JTAG的读写请求的数据缓冲；
RspFifo模块(203)：接收AMBA读请求的响应数据；
AMBAMU接口请求执行模块(204)：实现AMBA Master控制器的功能，当检测到ReqCfifo模块(201)与ReqDFifo模块(202)的缓冲中有JTAG请求时，则根据协议格式，对请求命令进行解析，然后转换成AMBA请求发出；返回AMBA读请求的数据，保存至RspFifo模块(203)的缓冲中。
如图3所示，PCIE协议包生成与发送模块(105)包括以下子模块：AMBA总线控制器子模块(301)、若干个GTX子模块(302)、若干个RC Ctrl Top子模块(303)、若干个EP CtrlTop子模块(304)和PIPE-MUX数据选择器(305)，其中：
AMBA总线控制器子模块(301)为各子模块之间提供互联通道；
GTX子模块(302)为FPGA自带的高速SerDes模块，实现PCIE的物理层功能，其具体个数由使用者通过主机端根据待测试设备的PCIE端口的数量来配置；
RC Ctrl Top子模块(303)和EP Ctrl Top子模块(304)共享AMBA总线通信接口，实现的通信功能包括：PCIE存储事务包收发、PCIE IO读写事务收发、通信状态监测、消息组包与发送、中断事件监测、链路协商、数据链路层包形成与发送功能，其中：
RC Ctrl Top子模块(303)是符合PCIE标准的Root Complex控制器，包括RC Ctrl模块、片上RAM、APP模块、CSR模块、BIU模块。EP Ctrl Top子模块(304)作为符合PCIE标准的Endpoint控制器，包括EP Ctrl模块、片上RAM、APP模块、CSR模块、BIU模块。其中，APP模块实现将调试请求转化成PCIE请求；CSR模块实现PCIE输入控制与输出状态；BIU模块直接与AMBA总线相接，实现与内部缓冲区的数据交互；
PIPE-MUX数据选择器(305)实现PCIE链路宽度可动态配置，同时支持X32、X16、X8、X4、X2、X1各种链路宽度的PCIE设备；PIPE-MUX(305)负责物理链路的选择，使用者根据链路宽度配置的需求，在主机端选择对应的配置，则本装置自动加载对应链路配置的FPGA位流文件；通过PIPE_MUX模块，将各个PCIE控制器的PIPE接口信号映射到各个PCIE lane对应的GTX上。
举例说明，如果需要配置成X4模式，则首先在主机端选择对应的设置，然后FPGA自动选择加载X4配置方式的位流文件。FPGA内部的逻辑映射为，X4的PCIE控制器的pipe接口与X4GTX的pipe接口对接。
如果需要配置成4个X1模式，则首先在主机端选择对应的设置，然后FPGA自动选择加载4个X1配置方式的位流文件。FPGA内部的逻辑映射为，4个X1PCIE控制器的pipe接口与4个X1的GTX的pipe接口对接。
如图4所示，一种PCIE设备调试方法包括以下步骤：
S401：根据待测试设备的PCIE端口数量与链路宽度，将所需要的PCIE端口的个数，以及每个PCIE端口的链路宽度输入客户端，加载相应的FPGA位流文件；
S402：将编写好的调试脚本输入主机客户端，主机客户端软件翻译成调试请求序列；
S403：JTAG主机通信模块接收请求序列，并送至协议解析模块，再由协议解析模块对请求序列进行解析，并将解析后的请求序列存放入内部缓冲区，由总线请求生成模块将内部缓冲区的测试请求转换为片内总线请求；
S404：PCIE协议包生成与发送模块从内部缓冲与总线请求生成模块接收到的总线请求序列，转换成PCIE协议包，发送给待调试的PCIE设备；同时，读取调试结果信息存入内部缓冲区的接收响应数据缓冲模块中；
S405：协议解析模块从内部缓冲区的接收响应数据缓冲模块中读取调试结果信息；
S406：通过JTAG主机通信模块发送到主机客户端端软件，并打印输出。
进一步，调试脚本包括但不限于PCIE配置、MEM事务，IO事务，消息事务，DMA事务，测试结果等。
进一步，PCIE协议包生成与发送模块读取的调试结果信息包括但不限于链路训练、测试、枚举、事务收发等过程中数据信息。
进一步，PCIE协议包生成与发送模块的协议包(TLP)，可支持如下四种事务类型：PCIE配置、Mem事务、IO事务和消息事务，包括两种地址格式：32位和64位。
优选地，PCIE协议包协议头格式的相同部分如图5所示，其中：
Fmt[1:0]字段表示头标长度和该协议包是否含有数据载荷的信息,其中：00表示3个双字长度头标，无数据；01表示4个双字长度头标，无数据；10表示3个双字长度头标，有数据；11表示4个双字长度，有数据；
Type[4:0]字段与Fmt[1:0]字段一起来规定事务类型、头标长度和是否有数据载荷，其中，TC[2:0]位表示传输类别，是指设备核施加于请求协议包及完成协议包的传输类别编号，TC0是默认的类别，TC1-TC7用来要求对TLP提供有区别的服务；
TD位表示事务汇总存在位，TD＝1表示本协议包含有Digest字段，值为ECRC；
EP位表示错误和中毒位，EP＝1时表示包中数据视为无效；
Attr[1:0]表示属性，其中，高位为宽松排序位，高位为1时则使能PCI-X式的宽松排序，高位为0时则使用PCI式的严格排序；低位为不监听缓存位，低位为1时表明本协议包不存在处理器缓存一致性问题，不要求系统硬件去监听处理器缓存，低位为0时要求PCI式缓存监听；
AT位表示地址类型，表示MEM读写请求是否进行了地址转换；
Length表示本TLP的数据载荷长度，以双字为单位，最大长度为1024双字；
R位表示保留字段。
本领域技术人员应该明白，本发明所述的方法和系统并不限于具体实施方式中所述的实施例，上面的具体描述只是为了解释本发明的目的，并非用于限制本发明。本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围，本发明的保护范围由权利要求及其等同物限定。

Claims (10)

1.一种PCIE设备的调试装置，其特征是，包括：主机客户端、JTAG主机通信模块、协议解析模块、内部缓冲与总线请求生成模块、PCIE协议包生成与发送模块，其中：
所述主机客户端用于根据使用者的需要配置具体的PCIE链路宽度；将PCIE调试命令脚本翻译成调试序列，通过JTAG接口送入JTAG主机通信模块；同时收集调试结果，并打印输出；
所述JTAG主机通信模块用于接收主机端下发的JTAG请求，并实现JTAG指令和数据扩展寄存器；
所述协议解析模块用于检测JTAG对指令和数据寄存器的读写状态，对调试与测试协议进行解析，将JTAG协议转换为测试请求命令；
所述内部缓冲与总线请求生成模块包括读写请求缓冲区与接收响应数据缓冲区，以及总线请求生成模块，读写请求缓冲区用于存放来自JTAG的读写请求，接收响应数据缓冲区用于存放读请求返回的数据，总线请求生成模块用于将测试请求转换生成片内总线请求。
2.如权利要求1所述的一种PCIE设备的调试装置，其特征是，所述的PCIE协议包生成与发送模块包括：AMBA总线控制器子模块、若干个RC Ctrl Top子模块、若干个EP Ctrl Top子模块、若干个GTX子模块。
3.如权利要求2所述的一种PCIE设备的调试装置，其特征是，所述AMBA总线控制器子模块为其他各子模块之间提供互联通道。
4.如权利要求2述的一种PCIE设备的调试装置，其特征是，所述GTX子模块为FPGA自带的高速SerDes模块，实现PCIE的物理层功能，其具体个数根据待测试设备的PCIE端口数量的需求确定。
5.如权利要求2所述的一种PCIE设备调试装置，其特征是，所述RC Ctrl Top子模块是符合PCIE标准的Root Complex控制器，所述EP Ctrl Top子模块作为符合PCIE标准的Endpoint控制器，二者共享AMBA总线通信接口，实现的通信功能包括：PCIE存储事务包收发、PCIE IO读写事务收发、通信状态监测、消息组包与发送、中断事件监测、链路协商、数据链路层包形成与发送功能。
6.如权利要求5所述的一种PCIE设备的调试装置，其特征是，所述RC Ctrl Top子模块和EP Ctrl Top子模块包括：RC Ctrl模块、EP Ctrl模块、片上RAM、APP模块、CSR模块、BIU模块，其中：
所述APP模块实现将调试请求转化成PCIE请求；
所述CSR模块实现PCIE输入控制与输出状态；
所述BIU模块直接与AMBA总线相接，实现与内部缓冲区数据交互。
7.如权利要求5-6任一项所述的一种PCIE设备的调试装置，其特征是，所述的PCIE协议包生成与发送模块中的PIPE-MUX数据选择器实现PCIE链路宽度可动态配置，同时支持X32、X16、X8、X4、X2、X1各种链路宽度的PCIE设备。
8.一种PCIE设备的调试方法，包括以下步骤：
根据待测试设备的PCIE端口数量与链路宽度，将所需要的PCIE端口的个数，以及每个PCIE端口的链路宽度输入客户端，加载相应的FPGA位流文件；
将编写好的调试脚本输入主机客户端，主机客户端软件翻译成调试请求序列；
JTAG主机通信模块接收请求序列，并送至协议解析模块，再由协议解析模块对请求序列进行解析，并将解析后的请求序列存放入内部缓冲区；
PCIE协议包生成与发送模块从内部缓冲与总线请求生成模块接收到请求序列，转换成PCIE协议包，发送给待调试的PCIE设备；同时，读取调试结果信息存入内部缓冲区的接收响应数据缓冲模块中；
协议解析模块从内部缓冲区的接收响应数据缓冲模块中读取调试结果信息；
通过JTAG主机通信模块发送到主机客户端端软件，并打印输出。
9.如权利要求8所述的一种PCIE设备的调试方法，其特征是所述的调试脚本包括但不限于PCIE配置、MEM事务、IO事务、消息事务、DMA事务、测试结果。
10.如权利要求8或9所述的一种PCIE设备的调试方法，其特征是所述的PCIE协议包生成与发送模块读取的调试结果信息包括但不限于链路训练、测试、枚举、事务收发等过程数据信息。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111722968A (zh) * 2020-06-24 2020-09-29 山东云海国创云计算装备产业创新中心有限公司 一种硬件调试方法、装置、系统及可读存储介质
CN112527705A (zh) * 2020-11-05 2021-03-19 山东云海国创云计算装备产业创新中心有限公司 一种PCIe DMA数据通路的验证方法、装置及设备
CN113688087A (zh) * 2021-10-25 2021-11-23 苏州浪潮智能科技有限公司 一种pcie设备枚举方法、系统、存储介质及设备
CN114567569A (zh) * 2022-02-25 2022-05-31 西安微电子技术研究所 一种PCIe仿真数据可视化方法、系统、设备及介质
CN116028291A (zh) * 2023-03-29 2023-04-28 北京象帝先计算技术有限公司 调试信号输出系统、pcie设备、电子设备及方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11836059B1 (en) 2020-12-14 2023-12-05 Sanblaze Technology, Inc. System and method for testing non-volatile memory express storage devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840368A (zh) * 2010-03-26 2010-09-22 中国科学院计算技术研究所 多核处理器的jtag实时片上调试方法及其系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101727375B (zh) * 2008-10-22 2012-11-07 英业达集团(天津)电子技术有限公司 新世代周边连接接口的测试系统及其测试方法
CN101710300B (zh) * 2009-11-03 2011-11-02 龙芯中科技术有限公司 实现多核处理器ejtag可调试性的装置及系统
US9563591B2 (en) * 2014-03-06 2017-02-07 International Business Machines Corporation Peripheral component interconnect express (PCIe) ping in a switch-based environment
CN209182424U (zh) * 2018-11-19 2019-07-30 纬创资通（中山）有限公司 测试工具
CN110032482A (zh) * 2019-04-11 2019-07-19 盛科网络（苏州）有限公司 片上调试装置和方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840368A (zh) * 2010-03-26 2010-09-22 中国科学院计算技术研究所 多核处理器的jtag实时片上调试方法及其系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
李金龙: "PCIE交换芯片FPGA原型验证平台设计", 《中国优秀硕士学位论文全文数据库》 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111722968A (zh) * 2020-06-24 2020-09-29 山东云海国创云计算装备产业创新中心有限公司 一种硬件调试方法、装置、系统及可读存储介质
CN112527705A (zh) * 2020-11-05 2021-03-19 山东云海国创云计算装备产业创新中心有限公司 一种PCIe DMA数据通路的验证方法、装置及设备
CN112527705B (zh) * 2020-11-05 2023-02-28 山东云海国创云计算装备产业创新中心有限公司 一种PCIe DMA数据通路的验证方法、装置及设备
CN113688087A (zh) * 2021-10-25 2021-11-23 苏州浪潮智能科技有限公司 一种pcie设备枚举方法、系统、存储介质及设备
CN114567569A (zh) * 2022-02-25 2022-05-31 西安微电子技术研究所 一种PCIe仿真数据可视化方法、系统、设备及介质
CN114567569B (zh) * 2022-02-25 2023-10-20 西安微电子技术研究所 一种PCIe仿真数据可视化方法、系统、设备及介质
CN116028291A (zh) * 2023-03-29 2023-04-28 北京象帝先计算技术有限公司 调试信号输出系统、pcie设备、电子设备及方法
CN116028291B (zh) * 2023-03-29 2023-07-21 北京象帝先计算技术有限公司 调试信号输出系统、pcie设备、电子设备及方法

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