CN101651134B - 用于经由第二链路观测内部链路的装置、方法和系统 - Google Patents

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Abstract

在一个实施例中，本发明包括一种方法，用于：在第一时钟信号的第一时钟周期内，选择在多芯片封装(MCP)的第一硅核内、经由封装内链路从MCP的第二硅核接收的第一数据；在第二时钟周期内，选择从所述第二硅核发送到所述第一硅核的第二数据以从所述选择器输出；以及经由外部链路，从所述MCP发送第一数据和第二数据。还描述了其它的实施例。

Description

用于经由第二链路观测内部链路的装置、方法和系统
技术领域
本申请涉及用于观测多芯片封装(MCP)的内部链路的技术。
背景技术
多芯片封装(MCP)包括两个或更多的适于单独封装的硅片(silicondie)。有时，在单独封装中的芯片使用标准串行接口来相互通信，标准串行接口例如是根据PCI ExpressTM规范基本规范版本2.0(于2007年1月17日公布)(以下称为PCIeTM规范)或其它这种协议的快速外设组件互连。如果硅核(die)是单独封装的，那么通常这些接口是对外可见的(即，在封装之外)。但是，在MCP中，由于这些接口没有耦合到外部的封装，所以在封装的级别，这些接口是不可见的。一个解决方案是在封装上提供专用的引脚，以使得这些接口对外界是可观测的，例如，对于后晶片除错(post-silicon debug)。考虑到这些接口的不同的特性，有些时候，在封装上需要50-100个专用的引脚，以实现完全的可见性。另一方案是在封装的上面提供突块(bump)，以使得能与其内部链路互连。前一方案会增加互连引脚的路由的复杂性，而后一方案需要额外的硅核层。每个选择都会增加连接的数量和封装实际层级，因此会增加成本。
发明内容
本申请涉及一种用于经由外部链路发送封装内通信的装置，其包括封装，所述封装包括：第一硅核，用于对数据执行操作，所述第一硅核包括第一接口和第二接口，其中，所述第一接口用于所述封装与外部链路之间的通信，所述第二接口用于经由封装内链路的、在所述第一硅核与所述封装内的第二硅核之间的通信；所述第二硅核，其包括第三接口，用于经由所述封装内链路的、在所述第一硅核与所述第二硅核之间的通信，其中，所述第一硅核将所述封装内链路上的封装内通信经由所述外部链路从所述封装发送；并且其中，所述第一硅核包括测试控制器，用于启动所述封装内通信的发送。
本申请还涉及一种用于经由外部链路发送数据的方法，其包括：在以第一时钟速率工作的第一时钟信号的第一时钟周期期间，选择第一数据以从选择器输出，其中，所述第一数据是在多芯片封装的第一硅核内经由封装内链路从所述多芯片封装的第二硅核接收的，并且所述第一数据是经由所述封装内链路以第二时钟速率接收的；在所述第一时钟信号的第二时钟周期期间，选择从所述第二硅核发送到所述第一硅核的第二数据以从所述选择器输出；以及经由外部链路，以所述第一时钟速率，从所述多芯片封装发送所述第一数据和所述第二数据。
本申请还涉及一种用于经由外部链路发送测试通信的系统，其包括多芯片封装，所述多芯片封装包括：多核处理器，其具有多个独立地执行指令的核心，所述多核处理器在第一硅核上形成；以及芯片组，其经由所述多芯片封装的内部链路耦合到所述多核处理器，所述芯片组在第二硅核上形成并且包括：测试控制器，用于测试所述多核处理器与所述芯片组之间的通信；外部接口，用于所述多芯片封装与外部链路之间的通信；内部接口，用于经由所述内部链路在所述多核处理器与所述芯片组之间的通信；其中，所述芯片组在所述测试控制器的控制下，经由所述外部链路从所述多芯片封装发送所述多核处理器与所述芯片组之间的所述测试通信。所述系统还包括动态随机存取存储器，其耦合到所述多芯片封装。
附图说明
图1是根据本发明的实施例的多芯片封装的框图。
图2是说明根据本发明的一个实施例的、在测试模式中的操作的时序图。
图3是根据本发明的一个实施例的方法的流程图。
图4是根据本发明的一个实施例的系统的框图。
具体实施方式
实施例提供集成在硅部件中的硬件实现，通过使用来自MCP的现有的外部接口(例如，经由PCIeTM或其它互连)，来提供可见性。在各种实现中，来自第一内部链路的信息可以通过第二现有的接口流出并且转发到外界。现有的接口的发送侧可以耦合到标准逻辑分析器，以监视流过内部接口的内部符号流。
现在，参照图1，示出了根据本发明的实施例的多芯片封装(MCP)100的框图。如图1所示，MCP 100包括第一硅核110和第二硅核170。这两个硅核可以经由内部链路165来耦合。在一个实施例中，内部链路165可以是PCIeTM链路，但是本发明并不限于此。例如，PCI链路可以是N代的，并且其可以具有相应的1x的链路速度，其在一个实施例中可以是每秒2.5吉比特(Gbps)。相比之下，芯片外通信经由第二链路195，其在一个实施例中可以是下一代(例如，N+1)的PCIeTM链路，所述芯片外通信可以具有2x的速度。
如图所示，每个硅核可以包括各种逻辑，以执行希望的硅核的功能。在各种实施例中，硅核110和170中的一个或二者可以是处理器、控制器、存储器接口、芯片组等。在一个实施例中，硅核110可以是多核处理器，其包括：多个处理器、高速缓存、图形引擎、输入/输出(I/O)接口等。在相同的实施例中，硅核170可以是芯片组，该芯片组包括接口功能，用于与系统存储器、显示器和一个或多个其它外围设备进行通信。如图1所示，第一硅核110可以包括逻辑115，该逻辑可以是专用的逻辑，例如处理器的一个或多个核心、控制器逻辑等。
此外，第一硅核110包括多个接口或协议栈，其中之一用于进行封装外通信，其中的另一个用于进行封装内通信。具体地说，第一硅核110包括第一接口，该第一接口包括事务层120、公共块122和模拟前端(AFE)124。这个接口可以以2x的时钟速度工作。如图所示，这些层或单元中的每一个包括接收(RX)部分和发送(TX)部分。在发送方向上，事务层120可以接收将从第一硅核110发送的数据并生成一个或多个的事务层分组(TLP)，该分组包括数据和各种由给定的协议指定的头信息和其它信息。继而公共块122接收上述数据并且附加其它信息，以提供传输的可靠性，例如各种链路协议信息，包括例如：纠错信息、奇偶校验信息和路由信息等。最后，AFE 124用于取得数字信息并且为经由链路195的物理传输准备分组。在一个实施例中，AFE 124可以包括发射机电路，例如驱动器等，以接收来自公共块122的链路分组，并且例如在给定数量的互连的通道上发送串行比特。在一个实施例中，AFE 124可以调整经由链路195传输的数据，例如，将数据转换为差分信号，例如用于传输的低电压差分信号(LVDS)。在接收方向，AFE 124可以接收进入的信号并且将这些差分信号转换为链路分组，以传输到公共块122。此外，AFE 124可以在接收方向上包括所谓的时钟和数据恢复(CDR)电路，以进一步恢复与数据一同发送的时钟。在所述接收方向上，公共块122可执行各种对数据的处理，并且将TLP传递到事务层120，事务层120可提取所接收的数据，并且将该数据传递到在第一硅核110内的其它电路，例如，硅核逻辑115。
为了能在第一硅核110和第二硅核170之间进行通信，在第一硅核110之内还有第二协议栈或接口，其包括事务层130、公共块132和AFE 134，并且可以类似于之前描述的第一接口来工作。但是，在某些实施例中，这个接口可以以1x的时钟速度工作。此外，该接口的这些层或块被分为发送和接收部分。
为了能进行后晶片除错或其它测试操作，内部链路165上的数据可以被经由第二链路195提供到MCP 100之外。因此，如图1所示，来自内部接口的接收和发送路径(相对于第一硅核110)的数据可以被提供给多路复用器155。注意，发送数据(从第一硅核110)可以通过同步器152耦合到多路复用器155，以从1x时钟域跨越到2x时钟域；而接收数据(即，来自第二硅核170)可以通过弹性缓冲器150耦合到多路复用器155。
注意，时钟跨越两个时钟域，即1x时钟域和2x时钟域。虽然图1显示为任意的虚线，应当理解，耦合到外部链路195的第一硅核110的外部接口可以工作在2x时钟域，而包括事务层130、公共块132和AFE 134的内部接口可以工作在1x时钟域。因此，写入弹性缓冲器150和同步器152的数据是根据1x时钟域的，其经由AFE 134从进入数据中恢复。因此，弹性缓冲器150可以使用2x时钟域来读取。实质上，2x时钟域的参考时钟用于向弹性缓冲器150提供读指针，而1x时钟域的参考时钟用于为弹性缓冲器150提供写指针。弹性缓冲器150也可以用于补偿在时钟之间的任何偏斜。
仍然参照图1，第一多路复用器155耦合到第二多路复用器160。如图所示，除了向多路复用器160提供的测试数据之外，也向多路复用器160提供来自公共块122的输出数据。两个多路复用器都可以由测试控制器140控制，该测试控制器140向每个多路复用器提供选择信号，即向第一多路复用器155提供Ping_Pong_Sel信号并且向第二多路复用器160提供Test_Mode_Sel信号。注意，根据从公共块122接收的时钟来为AFE 124提供时钟。
测试控制器140可以包括能被外部访问的寄存器组，例如，经由测试访问端口(TAP)控制器。测试控制器140还可以包括硬件、软件或固件，以提供可控性，以监控封装的各种运行模式。例如，可以进行控制以仅监视发送侧或接收侧。因此，测试控制器140可以提供灵活性，以使用不同的测试模式。在一些实施例中，测试控制器140可以在来自外部的源的有限的控制下工作，所述外部源例如逻辑分析器；而在其它的实施例中，在外部源的有限的控制下，可以包括更多的控制，例如，经由内部的寄存器组的控制。作为一个例子，可以控制乒乓(ping-pong)模式，以使得提供到封装外的数据模式包括交织的发送和接收数据。
此外，如图1所示，第二硅核170可以包括其自身的专用的硅核逻辑175，在一个实施例中，所述逻辑可以是接口电路、控制器电路、存储器控制电路、一个或多个处理器核心等。此外，还具有协议栈或接口，包括事务层180、公共块185和AFE 190，其也可以工作在1x时钟域。虽然显示为图1的实施例中的特定的实现，本发明的范围并不限于此。
现在，参照图2，示出了说明根据本发明的一个实施例的、测试模式中的操作的时序图。如图2所示，如上所述，有两个不同的时钟域。在图2的头两行中示出了两个域的时钟信号，即1x_Clk信号和2x_Clk信号。在一个实施例中，第二硅核170可以以1x的时钟速率工作，第一硅核110可以以2x的时钟速率工作，虽然这些硅核的逻辑可以根据不依赖于1x和2x的时钟信号的时钟来工作。由于不同的时钟域，通过使用从来自第二硅核170的进入数据中恢复的时钟，可以控制第一硅核110的至少一部分(即，内部接口和对弹性缓冲器150的写控制)以第一时钟速率工作。下文将描述这种操作。
为了在测试模式期间传送进入的和输出的数据(即，数据A和数据B)，可以从测试控制器140向第一多路复用器155提供Ping_Pong_Sel信号。以这种方式，可以经由第二链路195向例如测试逻辑分析器199提供来自第一多路复用器155的输出数据(Data_Out)。在该测试模式期间，Test_Mode_Sel信号(未在图2中显示)可以使第二多路复用器160向AFE124提供从第一多路复用器155输出的测试数据。但是，在普通操作中，提供第二多路复用器160的相反控制，以使得将来自公共块122的数据提供给AFE 124。
因此，如图1、2中所示，对于正在从AFE 134的Tx侧向AFE 190的Rx侧发送符号的情况，通过使符号从公共块132和AFE 134之间的接口流出(即，数据A)来收集所发送的符号。通过第一和第二多路复用器，向AFE 124的Tx侧推送数据A(以1x的时钟速率)。
对于正在从AFE 190的Tx侧向AFE 134的Rx侧发送符号的情况，通过使符号从AFE 134和公共块132之间的接口流出来收集所发送的符号。通过弹性缓冲器150以及第一和第二多路复用器向AFE 124的Tx侧推送数据B(以1x的时钟速率)。弹性缓冲器150用于针对在AFE 124恢复的时钟和本地生成的时钟“afe_clk”(2x_clk)之间的微小的时钟相位改变进行调节，所述恢复的时钟用于为进入弹性缓冲器150的符号提供时钟，所述本地生成的时钟用于为输出弹性缓冲器150的数据提供时钟。
注意，测试控制器140控制两个多路复用器的选择(Ping_Pong_Sel和Test_Mode_Sel)。可以控制“Ping_Pong_Sel”，以在数据A与数据B之间的乒乓的方式下工作，或者选择数据A或数据B。“Test_Mode_Sel”选择来自公共块122和AFE 124的正常的符号传输，或者选择“Data_Out”数据(即，内部PCIeTM数据)。在“Test_Mode_Sel”设置为有效时，将通过AFE124的Tx侧发送“Data_Out”。
因此，通过使用本发明的实施例，无需在现有的接口之外使用额外的引脚、端口或其它外部接口，就能实现内部PCIeTM接口的可见性。因此，实施例不需要封装上的专用的端口或上方的定制的探测方案来观测内部的基于串行总线的接口。虽然显示为图1和2的实施例中的特定实现，本发明的范围并不限于此。例如，在其它实施例中，MCP可以包括多于两个硅核，它们之间的内部链路上的所有通信都通过单个外部链路从封装发送。
现在，参照图3，示出了根据本发明的一个实施例的方法的流程图。如图3所示，方法200可以由测试控制器(例如图1的测试控制器140)来实现，以使得能在测试模式期间，经由多芯片封装的外部链路传输内部链路上的内部通信。如图3所示，方法200可以通过确定是否已经接收到测试模式指令来开始(菱形210)。可以从软件(例如，逻辑分析器的测试软件)接收这种测试模式指令，虽然本发明的范围并不限于此。如果没有接收到这种测试模式指令，那么启动正常系统模式运行，以使得可以从主外部协议接口提供数据，从而以第二时钟速率输出系统(即，非测试模式)数据(块250)。如上所述，在一个实施例中，第二时钟速率可以是该外部链路的时钟速率，其可以比封装内的多个硅核之间的内部链路的速率具有更高的频率。
仍参照图3，如果确定接收到测试模式指令，则控制转到块220，其中，可以选择测试数据以第二时钟速率从第一多路复用器输出。该第一多路复用器可以接收来自内部链路的发送和接收数据作为输入，其中，至少所述接收数据是第一时钟速率的。取决于测试模式指令和将由例如逻辑分析器接收的期望的测试数据，可以以乒乓方式控制第一多路复用器，以使得以交织的方式选择发送和接收数据，以使得以第一时钟速率在第一多路复用器接收的两个数据流以第二时钟速率从所述第一多路复用器输出。或者，基于希望的除错操作，可以仅选择单个方向的数据。
控制从块220转到块230，其中，可以选择测试数据以第二时钟速率从第二多路复用器输出。因此，测试控制器控制第二多路复用器，以使得输出测试数据，而不是输出正常的系统数据。照此方式，在块240，测试数据可以从多芯片封装的外部端口以第二时钟速率输出。虽然显示为图3的实施例中的特定的实现，应当理解本发明的范围并不限于此。
可以在许多不同的系统类型中实现这些实施例。参考图4，示出了根据本发明的一个实施例的系统的框图。系统300包括MCP 301，其包括处理器305和芯片组315，其中处理器305可以是具有独立地执行指令的多个核心的多核处理器，处理器305和芯片组315中的每一个可以是单独的硅核并且经由封装内链路306耦合，该链路306在一个实施例中可以是串行点对点(PtP)互连，例如PCIeTM链路。经由模块317-319中的一个，可以进行MCP 301的测试或除错，以使得可以将经由链路306的封装内通信提供到所述模块中的一个模块之外，例如提供给连接的逻辑分析器或其它测试设备。虽然为了便于说明而未示出，芯片组315可以包括测试控制器和多个如图1所示的结构。因此，在这个实施例中，MCP 301的外部链路是经由芯片组315而不是经由处理器305，这和图1的实施例不同，在图1的实施例中，包括外部接口的第一硅核110可以是处理器器件。此外，如图所示，系统300包括耦合到芯片组315的系统存储器310。系统存储器310包括任意存储设备，例如随机存取存储器(RAM)、非易失性(NV)存储器、或其它可由系统300中的设备来访问的存储器。系统存储器310通过存储器接口316耦合到芯片组315。
芯片组315可以包括存储器控制中心(MCH)、北桥、输入/输出控制中心(ICH)、南桥以及根控制器/中心等接口。这里，芯片组315通过串行链路323耦合到交换机/桥320。输入/输出模块317和321(也可以称作接口/端口317和321)包括/实现分层协议栈，以提供芯片组315和交换320之间的通信。在一个实施例中，多个设备能耦合到交换机320。
交换机320将分组/消息从设备325向上游路由，即向芯片组315路由，并且从芯片组315向下游路由，即向设备325路由。IO模块322和326实现分层协议栈，以经由串行链路327，在交换机320和设备325之间进行通信。设备325包括耦合到电子系统的任意内部或外部设备或部件，例如，IO设备、网络接口控制器(NIC)、扩展卡、音频处理器、网络处理器、硬盘驱动器、存储设备、监控器、打印机、鼠标、键盘、路由器、便携式存储设备、防火墙设备、通用串行总线(USB)设备、扫描仪和其它输入/输出设备。
图形加速器330也可以通过串行链路332耦合到芯片组315。在一个实施例中，图形加速器330耦合到MCH，MCH耦合到ICH。IO模块331和318也实现了分层协议栈，以在图形加速器330与芯片组315之间进行通信。
实施例可以以代码方式实现，并且可以将其存储到存储介质上，在该介质上存储指令，该指令能为系统编程以执行该指令。存储介质可以包括，但并不限于任意类型的盘，包括：软盘、光盘、压缩盘只读存储器(CD-ROM)、可重写压缩盘(CD-RW)和磁光盘，半导体设备，例如：只读存储器(ROM)、随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、或任意其它类型的适用于存储电子指令的介质。
虽然参照有限的实施例描述了本发明，但本领域的技术人员应该意识到许多的变形和改变。希望由所附的权利要求来覆盖落入本发明的实质精神和范围内的所有这种变形和修改。

Claims (19)

1.一种用于经由外部链路发送封装内通信的装置，包括：
封装，包括：
第一硅核，用于对数据执行操作，所述第一硅核包括第一接口和第二接口，其中，所述第一接口用于所述封装与外部链路之间的通信，所述第二接口用于经由封装内链路的、在所述第一硅核与所述封装内的第二硅核之间的通信；
所述第二硅核，其包括第三接口，用于经由所述封装内链路的、在所述第一硅核与所述第二硅核之间的通信，其中，所述第一硅核将所述封装内链路上的封装内通信经由所述外部链路从所述封装发送；
并且其中，所述第一硅核包括测试控制器，用于启动所述封装内通信的发送。
2.根据权利要求1所述的装置，其中所述第一硅核还包括：
第一多路复用器，其具有耦合到所述第二接口的发送部分的第一输入和耦合到所述第二接口的接收部分的第二输入；以及
第二多路复用器，其具有耦合到所述第一多路复用器的输出的第一输入和耦合到所述第一接口的第二输入，所述第一和第二多路复用器由所述测试控制器控制。
3.根据权利要求2所述的装置，其中，所述第一接口在第一时钟域以第一时钟速率工作，所述第二接口在第二时钟域以第二时钟速率工作。
4.根据权利要求3所述的装置，其中，所述测试控制器用于使所述第一多路复用器以所述第二时钟速率输出所述封装内通信，以使得以所述第一时钟速率经由所述外部链路来发送第一数据和第二数据，其中，所述第一数据是以所述第二时钟速率从所述第一硅核发送到所述第二硅核的，所述第二数据是在所述第一硅核内以所述第二时钟速率从所述第二硅核接收的。
5.根据权利要求4所述的装置，其中以交织的方式发送所述第一数据和所述第二数据。
6.根据权利要求4所述的装置，其中，所述第一数据和所述第二数据包括测试模式的测试数据，并且其中，如果未启动所述测试模式，那么所述测试控制器使所述第二多路复用器经由所述外部链路来发送系统数据。
7.一种用于经由外部链路发送数据的方法，包括：
在以第一时钟速率工作的第一时钟信号的第一时钟周期期间，选择第一数据以从选择器输出，其中，所述第一数据是在多芯片封装的第一硅核内经由封装内链路从所述多芯片封装的第二硅核接收的，并且所述第一数据是经由所述封装内链路以第二时钟速率接收的；
在所述第一时钟信号的第二时钟周期期间，选择从所述第二硅核发送到所述第一硅核的第二数据以从所述选择器输出；以及
经由外部链路，以所述第一时钟速率，从所述多芯片封装发送所述第一数据和所述第二数据。
8.根据权利要求7所述的方法，还包括在所述多芯片封装的测试模式中发送所述第一数据和所述第二数据。
9.根据权利要求8所述的方法，还包括：如果未启动所述测试模式，那么经由所述外部链路以所述第一时钟速率来发送所述第一硅核的系统数据。
10.根据权利要求7所述的方法，还包括：根据所述第二时钟速率在所述第一硅核的弹性缓冲器中存储所述第一数据，并且根据所述第一时钟速率从所述弹性缓冲器中读取所述第一数据。
11.根据权利要求10所述的方法，还包括：根据所述第一时钟速率从所述弹性缓冲器向所述选择器输出所述第一数据。
12.根据权利要求7所述的方法，还包括：
控制所述选择器，以使得以交织的方式从所述选择器输出所述第一数据和所述第二数据；以及
在所述多芯片封装的测试模式中，控制耦合到所述选择器的第二选择器以输出所述第一和第二数据，否则，控制所述第二选择器以输出所述第一硅核的系统数据。
13.根据权利要求7所述的方法，还包括：使用所述第一硅核的测试控制器来选择所述第一数据和所述第二数据。
14.根据权利要求13所述的方法，还包括：经由耦合到所述多芯片封装的逻辑分析器来控制所述测试控制器。
15.一种用于经由外部链路发送测试通信的系统，包括：
多芯片封装，包括：
多核处理器，其具有多个独立地执行指令的核心，所述多核处理器在第一硅核上形成；
芯片组，其经由所述多芯片封装的内部链路耦合到所述多核处理器，所述芯片组在第二硅核上形成并且包括：测试控制器，用于测试所述多核处理器与所述芯片组之间的通信；外部接口，用于所述多芯片封装与外部链路之间的通信；内部接口，用于经由所述内部链路在所述多核处理器与所述芯片组之间的通信；其中，所述芯片组在所述测试控制器的控制下，经由所述外部链路从所述多芯片封装发送所述多核处理器与所述芯片组之间的所述测试通信；以及
动态随机存取存储器，其耦合到所述多芯片封装。
16.根据权利要求15所述的系统，其中所述芯片组还包括：
第一多路复用器，其具有耦合到所述内部接口的发送部分的第一输入和耦合到所述内部接口的接收部分的第二输入；以及
第二多路复用器，其具有耦合到所述第一多路复用器的输出的第一输入和耦合到所述外部接口的第二输入，所述第一和第二多路复用器由所述测试控制器控制。
17.根据权利要求16所述的系统，其中所述外部接口以第一时钟速率工作，并且所述内部接口以第二时钟速率工作。
18.根据权利要求17所述的系统，还包括在所述内部接口和所述第一多路复用器之间耦合的弹性缓冲器，其中，根据所述第二时钟速率将来自所述多核处理器的进入数据存储在所述弹性缓冲器中，并且根据所述第一时钟速率从所述弹性缓冲器中读取所述进入数据。
19.根据权利要求18所述的系统，其中，所述测试控制器用于以所述第一时钟速率、在交替的周期中从所述第一多路复用器发送来自所述多核处理器和所述芯片组的数据，其中，在所述内部接口中从所述多核处理器接收的所述数据以及经由所述内部接口从所述芯片组发送的所述数据都是第二时钟速率的。
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