TWI400465B - 經由第二鏈結以觀察內部鏈結 - Google Patents

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Description

經由第二鏈結以觀察內部鏈結
本發明係有關經由第二鏈結以觀察內部鏈結。
多晶片封裝件(MCP)包括調適於單一封裝件中之兩或更多矽晶粒。有時單一封裝件中的晶片使用標準序列介面來互相通訊，如根據周邊構件互連快速(PCI ExpressTM )規格基礎規格版本2.0(於2007年1月17日發表)(此後稱為PCIeTM 規格)或另一此種協定之PCI ExpressTM 互連。若個別封裝晶粒，通常可從外部見到這些介面(亦即封裝件外面)。然而在MCP中，由於這些介面並未耦合至外部封裝件，在封裝件級會失去介面的可見性。一種解決方法為在封裝件上提供專用接腳以從外部世界能夠觀察到這些介面，如用於後矽除錯。考量到這些介面的不同本質，在封裝件上有時需要50-100支專用接腳來得到完整的可見性。另一種解決方法為在封裝件的上方上提供凸塊以允許與此內部鏈結互連。前者會增加互連接腳路由的複雜度，而後者則可能需要額外晶粒層。任一者皆增加連結的量及封裝件所佔面積，因而提高成本。
實施例提供一種硬體實行，可整合在矽構件中以使用來自MCP的現有外部介面(如經由PCIeTM 或其他互連)來提供可見性。在各種實行中，來自第一內部鏈結的資訊可經由第二現有介面分接並遞送至外部世界。現有介面的傳輸側可耦合至標準邏輯分析器以監視流經內部介面的內部符號。
茲參照第1圖，顯示根據本發明之一實施例的多晶片封裝件(MCP)的區塊圖。如第1圖中所示，MCP 100包括第一晶粒110及第二晶粒170。兩晶粒可經由內部鏈結165耦合。雖本發明不限於此方面，在一實施例中，內部鏈結165可為PCIeTM 鏈結。例如，PCI鏈結可為N代且可具有1x對應鏈結速度，其在一實施例中可為每秒2.25吉比特(Gbps)。相反地，經由第二鏈結195的晶片外通訊，其在一實施例中可為較新一代之PCIeTM 鏈結，如N+1，可具有2x速度。
如所示，各晶粒可包括各種邏輯以執行晶粒之希望的功能。在各種實施例中，晶粒110及170的其中一者或兩者可為處理器、控制器、記憶體介面、晶片組等等。在一實施例中，晶粒110可為多核心處理器，包括多處理器、快取記憶體、圖形引擎、輸入/輸出(I/O)介面等等。在相同實施例中，晶粒170可為晶片組，包括致能與系統記憶體、顯示器及一或更多其他周邊裝置通訊之介面功能性。如第1圖中所示，第一晶粒110可包括邏輯115，其可為專用邏輯，如一或更多處理器之核心、控制邏輯等等。
此外，第一晶粒110包括多個介面或協定堆疊，其之一者致能封裝件外通訊且其之第二者致能封裝件內通訊。詳言之，第一晶粒110包括第一介面，其包括交易層120、共同區塊122及類比前端(AFE)124。此介面可以2x時脈速度操作。如所示，這些層或單元的每一個包括接收(RX)部及傳輸(TX)部。交易層120可在傳輸方向中接收從第一晶粒110所傳送之資料並產生一或更多交易層封包(TLPs)，其包括資料，連同各種標頭與給定協定所指定之其他資訊。共同區塊122則接著接收此資料並附加其他資訊以提供傳輸之可靠性，如各種鏈結協定資訊，包括例如錯誤校正資訊、奇偶校驗資訊、路由資訊等等。最後，AFE 124操作以取得數位資訊並備置封包以經由鏈結195實體傳輸。在一實施例中，AFE 124可包括傳送器電路(如驅動器等等)以例如在互連的給定數量的通道上接收來自共同區塊122的鏈結封包並傳送序列位元。在一實施例中，AFE 124可調節經由鏈結195傳輸之資料，如將資料轉換成差動信號，如供傳輸之低電壓差動信號(LVDS)。在接收方向中，AFE 124可接收進入信號並將差動信號轉換成鏈結封包以傳輸至共同區塊122。另外，AFE 124可在接收方向中包括所謂的時脈與資料復原(CDR)電路以進一步復原與資料一起傳送的時脈。在接收方向中，共同區塊122可對資料執行各種處理並將TLP送至交易層120，其可抽取接收到的資料並送到第一晶粒110內的其他電路，如晶粒邏輯115。
欲致能第一晶粒110與第二晶粒170之間的通訊，第一晶粒110內亦有第二協定堆疊或介面，包括交易層130、共同區塊132及AFE 134，且可與於上針對第一介面所述類似地操作。然而，在某些實施例中，此介面可以1x時脈速度操作。同樣地，介面的這些層或區塊分成傳送及接收部。
欲致能後矽除錯或其他測試操作，沿著內部鏈結165的資料可經由第二鏈結195提供到MCP 100外面。因此如第1圖中所示，可將來自內部介面(相關於第一晶粒110)的接收及傳送路徑之資料提供至多工器155。注意到傳送資料(來自第一晶粒110)可透過同步器152耦合至多工器155，以從1x時脈域跨到2x時脈域，而接收資料(亦即來自第二晶粒170)可透過彈性緩衝器150耦合並接著至多工器155。
注意到跨越兩時脈域之時脈，亦即1x時脈域及時脈域。雖以任意虛線顯示在第1圖中，了解到耦合至外部鏈結195之第一晶粒110的外部介面可在2x時脈域操作，而包括交易層130、共同區塊132及AFE 134之內部介面可在1x時脈域操作。因此，寫至彈性緩衝器150及同步器152中的資料為根據1x時脈域，其係經由AFE 134從進入資料加以復原。因此可用2x時脈域讀取彈性緩衝器150。實質地，2x時脈域的參考時脈用來提供讀取指標給彈性緩衝器150，而1x時脈域的參考時脈用來提供寫入指標給彈性緩衝器150。彈性緩衝器150亦可在時脈間的任何偏斜上做補償動作。
仍參照第1圖，第一多工器155耦合至第二多工器160。如所示，除了提供至多工器160的測試資料外，亦將來自共同區塊122之外出資料提供至多工器160。這兩多工器皆可由測試控制器140所控制，其提供選擇信號至多工器的每一個，亦即Ping_Pong_Sel信號至第一多工器155及Test_Mode_Sel信號至第二多工器160。注意到根據從共同區塊122接收之時脈來時控AFE 124。
測試控制器140可包括暫存器組，其可經由如測試存取埠(TAP)控制器而被外部存取。測試控制器140可進一步包括硬體、軟體或軔體以提供可控制性，以監視封裝件之各種操作模式。例如，可致能控制以僅監視傳送側或接收側。因此，測試控制器140可提供彈性以致能不同測試模式。在一些實施例中，測試控制器140可在來自外部來源(如邏輯分析器)的有限控制下操作，而在其他實施例中，可在外部來源的有限控制下配合更多控制，如經由內部暫存器組的控制。舉例而言，可控制乒乓型樣，使得提供到封裝件外之資料型樣包括交錯的傳送與接收資料。
更進一步顯示在第1圖中，第二晶粒170可包括其自己的專用晶粒邏輯175，其在一實施例中可為介面電路、控制器電路、記憶體控制電路、一或更多處理器核心等等。此外，亦有協定堆疊或介面，包括交易層180、共同區塊185及AFE 190，其亦可在1x時脈域操作。雖以第1圖之實施例中之特定實行顯示，本發明之範疇不限於此。
茲參照第2圖，顯示描繪根據本發明之一實施例的在測試模式中的操作之時序圖。如第2圖中所示，有如上述之兩種不同時脈域。兩時脈域的時脈信號顯示在第2圖的前兩列中，亦即1x_Clk及2x_Clk信號。在一實施例中，第二晶粒170可在1x時脈率操作且第一晶粒110可在2x時脈率操作，雖這些晶粒之邏輯可根據與1x及2x時脈信號無關的時脈而操作。由於不同時脈域，可控制第一晶粒110的至少一部分(亦即內部介面及彈性緩衝器150的寫入控制)以在第一時脈率操作，使用復原自來自第二晶粒170之進入資料的時脈。將於下詳述此種操作。
欲在測試模式中致能進入及外出資料兩者的通訊(亦即資料A及資料B)，可從測試控制器140提供Ping_Pong_Sel信號至第一多工器155。依照此方式，來自第一多工器155的輸出資料(Data_Out)可經由第二鏈結195提供至如測試邏輯分析器199。在此測試模式期間，Test_Mode_Sel信號(未顯示在第2圖中)可致能第二多工器160以提供來自第一多工器155的測試資料輸出至AFE 124。然而，在正常操作期間，提供第二多工器160的相反控制，使得來自共同區塊122的資料係提供至AFE 124。
因此如第1及2圖中所示，針對當從AFE 134 Tx側傳送符號至AFE 190 Rx側的情況，藉由從共同區塊132與AFE 134之間的介面分接符號來收集傳送的符號(亦即資料A)。將資料A(以1x時脈率)推送經過第一與第二多工器至AFE 124 Tx側。
針對當從AFE 190 Tx側傳送符號至AFE 134 Rx側的情況，藉由從AFE 134與共同區塊132之間的介面分接符號來收集傳送的符號。將資料B(以1x時脈率)推送經過彈性緩衝器150及第一與第二多工器至AFE 124 Tx側。彈性緩衝器150用來調整在AFE 124用來時控到彈性緩衝器150內之進入符號的復原時脈與用來時控出去彈性緩衝器150的資料之本地產生的時脈「afe_clk」(2x_clk)之間的些微時脈相位變化。
注意到測試控制器140控制兩多工器選擇(Ping_Pong_Sel與Test_Mode_Sel)。可控制「Ping_Pong_Sel」以在資料A與資料B之間用乒乓方式操作或選擇資料A或資料B。「Test_Mode_Sel」選擇來自共同區塊122及AFE 124之規律符號傳輸或「Data_Out」資料(亦即內部PCIeTM 資料)。當「Test_Mode_Sel」為確立時，將經由AFE 124 Tx側傳送「Data_Out」。
因此使用本發明之一實施例，可達成內部PCIeTM 介面的可見性，而不需使用額外接腳、埠或在現有介面以外的其他外部介面。因此實施例免除封裝件上之專用埠或頂側客製化探測法以觀察內部基於序列匯流排之介面。雖以第1及2圖中之實施例中的此特定實行顯示，本發明之範疇不限於此。例如在其他實施例中，MCP可包括超過兩個晶粒，其中沿著兩者間的內部鏈結的通訊全部從封裝件透過單一外部鏈結予以傳送。
茲參照第3圖，顯示根據本發明之一實施例的方法之流程圖。顯示在第3圖中之方法可例如由如第1圖之測試控制器140的測試控制器來實施，以致能經由多晶片封裝件的外部鏈結在測試模式期間在內部鏈結上的內部通訊之傳輸。如第3圖中所示，方法200首先判斷是否己接收測試模式指令(菱形210)。雖本發明之範疇不限於此，可從軟體(如邏輯分析器之測試軟體)接收此一測試模式指令，雖本發明之範疇不限於此。若未接收到此測試模式指令，則致能一般系統模式操作，使得可提供來自主要外部協定介面的資料，使系統(亦即非測試模式)資料係以第二時脈率輸出(區塊250)。如上述，在一實施例中，第二時脈率可為此外部鏈結的時脈率，其可在比封裝件內的多晶粒間的內部鏈結的速率更高的頻率。
仍參照第3圖，若反而判斷接收到測試指令，控制移至區塊220，在此可將測試資料選擇成從第一多工器以第二時脈率輸出。此第一多工器可從外部鏈結接收到傳輸與接收資料兩者作為輸入，其中至少接收資料係在第一時脈率。取決於測試模式指令及由例如邏輯分析器所接收之希望的測試資料，可以乒乓方式控制第一多工器，使得以交錯方式選擇傳輸與接收資料兩者，使以第一時脈率在第一多工器中接收的資料流兩者係以第二時脈率從第一多工器輸出。替代地，基於希望的除錯操作僅可選擇單一方向的資料。
從區塊220控制送至區塊230，在此可選擇以第二時脈率自第二多工器輸出的測試資料。因此測試控制器控制第二多工器，以輸出測試資料而非一般系統資料。因此，在區塊240，可從多晶片封裝件之外部埠以第二時脈率輸出測試資料。雖以第3圖之實施例中的此特定實行顯示，了解到本發明之範疇不限於此。
實施例可以不同系統類型加以實施。參照第4圖，顯示根據本發明之一實施例的系統之區塊圖。系統300包括MCP 301，其包括可為具有多核心以獨立執行指令的多核心處理器之處理器305以及晶片組315，其各可為分別的晶粒且經由封裝件內鏈結306耦合，其在一實施例中為序列點對點(PtP)互連，如PCIeTM 鏈結。經由模組317至319之一，可發生MCP 301的測試或除錯，使得經由鏈結306的封裝內通訊可提供到模組之一之外，如至連接的邏輯分析器或其他測試設備。雖為了方便圖示而未顯示，晶片組315可包括測試控制器及如第1圖中所示的多重結構。因此在此實施例中，來自MCP 301的外部鏈結係經由晶片組315而非處理器305，相較於第1圖之實施例，其中包括外部介面的第一晶粒110可為處理器裝置。如進一步所示，系統300包括耦合至晶片組315的系統記憶體310。系統記憶體310包括任何記憶體裝置，如隨機存取記憶體(RAM)、非揮發性(NV)記憶體或可由系統300中之裝置存取的其他記憶體。系統記憶體310經由記憶體介面316耦合至晶片組315。
晶片組315可包括記憶體控制器集線器(MICH)、北橋、輸入/輸出控制器集線器(ICH)、南僑及根控制器/集線器等等。在此，晶片組315經由序列鏈結332耦合至切換器/橋接器320。輸入/輸出模組317及321，其亦可稱為介面/埠317及321，包括/實施分層協定堆疊以提供在晶片組315及切換器320之間通訊。在一實施例中，多個裝置能夠耦合至切換器320。
切換器320往上游，亦即朝晶片組315往上之階層，以及往下游，亦即遠離晶片組315至裝置325的階層路由來自裝置325的封包/訊息。IO模組322及326實施分層協定堆疊以經由序列鏈結327在切換器320與裝置325之間通訊。裝置325包括任何內部或外部裝置或構件，耦合至電子系統，如I/O裝置、網路介面控制器(NIC)、擴充卡、音頻處理器、網路處理器、硬碟、儲存裝置、監視器、印表機、滑鼠、鍵盤、路由器、可攜式儲存裝置、火線(Firewire)裝置、通用序列匯流排(USB)裝置、掃描器及其他輸入/輸出裝置。
圖形加速器330亦經由序列鏈結332耦合至晶片組315。在一實施例中，圖形加速器330耦合至MCH，其耦合至ICH。IO模組331及318亦實施分層協定堆疊以在圖形加速器330與晶片組315之間通訊。
可以編碼實施實施例，並可儲存在儲存媒體中，其具有指令儲存於上，並可用來編程系統以執行指令。儲存媒體可包括但不限於任何類型的碟片，包括軟碟、光碟、光碟唯讀記憶體(CD-ROM)、可覆寫光碟(CD-RW)及光磁碟、半導體裝置，如唯讀記憶體(ROM)、隨機存取記憶體(RAM)，如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)、快閃記憶體、電性可抹除可編程唯讀記憶體(EEPROM)、磁或光卡或適合儲存電子指令之任何其他類型的媒體。
雖已以有限數量的實施例來描述本發明，熟悉此技藝人士應可理解到本發明之各種修改及變化。所附之申請專利範圍意圖涵蓋落入本發明之真實精神與範疇內的所有此種修改及變化。
100．．．MCP
110．．．第一晶粒
115．．．邏輯
120．．．交易層
122．．．共同區塊
124．．．類比前端(AFE)
130．．．交易層
132．．．共同區塊
134．．．類比前端(AFE)
140．．．測試控制器
155．．．多工器
150．．．彈性緩衝器
152．．．同步器
160．．．第二多工器
165．．．內部鏈結
170．．．第二晶粒
175．．．晶粒Y邏輯
180．．．交易層
185．．．共同區塊
195．．．第二鏈結
190．．．類比前端(AFE)
199．．．測試邏輯分析器
300．．．系統
301．．．MCP
305．．．處理器
306．．．鏈結
310．．．系統記憶體
315．．．晶片組
316．．．記憶體介面
317~319．．．模組
320．．．切換器/橋接器
322~326．．．IO模組
325．．．裝置
327．．．序列鏈結
330．．．圖形加速器
332．．．序列鏈結
第1圖為根據本發明之一實施例的多晶片封裝件之區塊圖。
第2圖為描繪根據本發明之一實施例的在測試模式中的操作之時序圖。
第3圖為根據本發明之一實施例的方法之流程圖。
第4圖為根據本發明之一實施例的系統之區塊圖。
100．．．MCP
110．．．第一晶粒
115．．．邏輯
120．．．交易層
122．．．共同區塊
124．．．類比前端(AFE)
130．．．交易層
132．．．共同區塊
134．．．類比前端(AFE)
140．．．測試控制器
155．．．多工器
150．．．彈性緩衝器
152．．．同步器
160．．．第二多工器
165．．．內部鏈結
170．．．第二晶粒
175．．．晶粒Y邏輯
180．．．交易層
185．．．共同區塊
195．．．第二鏈結
190．．．類比前端(AFE)
199．．．測試邏輯分析器

Claims (16)

  1. 一種經由第二鏈結以觀察內部鏈結之設備，包含：封裝件，其包括：第一晶粒，以對資料施行運算，該第一晶粒包括致能該封裝件與外部鏈結間之通訊的第一介面及經由封裝件內鏈結致能該封裝件內的該第一晶粒與第二晶粒間之通訊的第二介面、測試控制器，以致能該封裝件內通訊之傳輸、第一多工器，其具有耦合至該第二介面的傳送部之第一輸入及耦合至該第二介面的接收部之第二輸入、以及第二多工器，其具有耦合至該第一多工器的輸出之第一輸入及耦合至該第一介面之第二輸入，由該測試控制器控制該第一及第二多工器；以及該第二晶粒係經由該封裝件內鏈結而耦合至該第一晶粒並包括經由該封裝件內鏈結致能該第一晶粒與該第二晶粒間之通訊的第三介面，其中該第一晶粒從該封裝件經由該外部鏈結沿著該封裝件內鏈結傳送封裝件內通訊。
  2. 如申請專利範圍第1項所述之設備，其中該第一介面以第一時脈率在第一時脈域中操作，以及該第二介面以第二時脈率在第二時脈域中操作。
  3. 如申請專利範圍第2項所述之設備，其中該測試控制器令該第一多工器以該第二時脈率輸出該封裝件內通訊，使得以該第二時脈率從該第一晶粒傳送至該第二晶粒之第一資料以及以該第二時脈率從該第二晶粒接收於該第 一晶粒中之第二資料係以該第一時脈率經由該外部鏈結予以傳送。
  4. 如申請專利範圍第3項所述之設備，其中該第一資料及該第二資料係以交錯方式予以傳送。
  5. 如申請專利範圍第3項所述之設備，其中該第一資料及該第二資料包含測試模式之測試資料，以及其中若並未致能該測試模式則該測試控制器致能該第二多工器經由該外部鏈結傳送系統資料。
  6. 一種經由第二鏈結以觀察內部鏈結之方法，包含：選擇在多晶片封裝件(MCP)之第一晶粒中經由封裝件內鏈結自該MCP的第二晶粒所接收之第一資料以於以第一時脈率操作之第一時脈信號的第一時脈週期中從選擇器輸出，其中經由該封裝件內鏈結以第二時脈率接收該第一資料；選擇從該第二晶粒傳送至該第一晶粒之第二資料以於該第一時脈信號的第二時脈週期中從該選擇器輸出，使用該第一晶粒之測試控制器選擇該第一資料及該第二資料；以及從該MCP以該第一時脈率經由該封裝件內鏈結傳送該第一資料及該第二資料。
  7. 如申請專利範圍第6項所述之方法，進一步包含在該MCP之測試模式中傳送該第一資料及該第二資料。
  8. 如申請專利範圍第7項所述之方法，進一步包含 若並未致能該測試模式則以該第一時脈率經由該外部鏈結傳送該第一晶粒之系統資料。
  9. 如申請專利範圍第6項所述之方法，進一步包含根據該第二時脈率在該第一晶粒之彈性緩衝器中儲存該第一資料以及根據該第一時脈率從該彈性緩衝器讀取該第一資料。
  10. 如申請專利範圍第9項所述之方法，進一步包含根據該第一時脈率從該彈性緩衝器輸出該第一資料至該選擇器。
  11. 如申請專利範圍第6項所述之方法，進一步包含：控制該選擇器使得係以交錯的方式從該選擇器輸出該第一資料及該第二資料；以及控制耦合至該選擇器之該第二選擇器以在該MCP的測試模式中輸出該第一及第二資料，並且否則控制該第二選擇器以輸出該第一晶粒的系統資料。
  12. 如申請專利範圍第6項所述之方法，進一步包含經由耦合至該MCP的邏輯分析器來控制該測試控制器。
  13. 一種經由第二鏈結以觀察內部鏈結之系統，包含：多晶片封裝件(MCP)包括：多核心處理器，其具有複數核心以獨立執行指令，該多核心處理器形成在第一晶粒上；經由該MCP之內部鏈結耦合至該多核心處理器 之晶片組，該晶片組形成在第二晶粒上並包括致能該多核心處理器與該晶片組之間的測試通訊之測試控制器、致能該MCP及外部鏈結之間的通訊之外部介面以及致能經由該內部鏈結的該多核心處理器與該晶片組之間的通訊之內部介面，其中該晶片組在該測試控制器的控制下經由該外部鏈結從該MCP傳送該多核心處理器及該晶片組之間的該測試通訊，該晶片組進一步包括：第一多工器，其具有耦合至該內部介面之傳送部的第一輸入及耦合至該內部介面之接收部的第二輸入、以及第二多工器，其具有耦合至該第一多工器之輸出的第一輸入及耦合至該外部介面的第二輸入，該測試控制器控制該第一及第二多工器；以及耦合至該MCP的動態隨機存取記憶體(DRAM)。
  14. 如申請專利範圍第13項所述之系統，其中該外部介面以第一時脈率操作且該內部介面以第二時脈率操作。
  15. 如申請專利範圍第14項所述之系統，進一步包含耦合在該內部介面及該第一多工器之間的彈性緩衝器，其中來自該多核心處理器之進入資料根據該第二時脈率儲存於該彈性緩衝器中並且根據該第一時脈率從該彈性緩衝器讀取。
  16. 如申請專利範圍第15項所述之系統，其中該測試控制器以該第一時脈率在交替循環中從該第一多工器傳送來自該多核心處理器及該晶片組的資料，其中在該內部介面中接收來自該多核心處理器之該資料及經由該內部介 面從該晶片組傳送之該資料係在該第二時脈率。
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