KR20110016143A - 반도체 메모리 장치 및 그 데이터 독출 방법 - Google Patents

반도체 메모리 장치 및 그 데이터 독출 방법 Download PDF

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Abstract

반도체 메모리 장치는, 제 1 데이터와 제 2 데이터를 전송하는 글로벌 데이터 버스, 상기 제 1 데이터와 상기 제 2 데이터에 대한 에러 비트 검출 동작을 수행하여 제 1 에러 검출 비트와 제 2 에러 검출 비트를 생성하는 에러 검출부, 상기 제 1 데이터와 상기 제 1 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 제 1 데이터 출력부, 및 상기 제 2 데이터와 상기 제 2 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 제 2 데이터 출력부를 포함한다.
Figure P1020090073691
반도체 메모리 장치, 데이터 독출, 래치

Description

반도체 메모리 장치 및 그 데이터 독출 방법{Semiconductor Memory Apparatus and Data Read Method of the Same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 독출 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부의 메모리 제어 장치와 직렬로 복수 비트의 데이터를 주고 받는다. 반면, 반도체 메모리 장치의 내부에서는 복수 비트의 데이터를 코어(Core) 영역에 전송하거나 코어 영역으로부터 출력하기 위해, 복수의 글로벌 데이터 버스(GIO)를 구비하며, 글로벌 데이터 버스를 통해 전송되는 복수 비트의 데이터는 병렬의 형태를 띠게 된다. 이처럼, 반도체 메모리 장치의 내부에서는 복수 비트의 데이터가 병렬로 전송되고, 반도체 메모리 장치의 외부에서는 복수 비트의 데이터가 직렬로 전송되므로, 반도체 메모리 장치의 데이터 독출 회로는 코어(Core) 회로 영역으로부터 글로벌 데이터 버스를 통해 전달되는 병렬 데이터를 직렬로 정렬하는 동작을 수행한다. 이후, 데이터 독출 회로는 직렬로 정렬된 데이터들을 구동하여 외부로 출력하는 동작을 수행한다.
일반적으로, 반도체 메모리 장치는 입력 데이터의 에러 검출을 위한 회로 구 성을 구비하며, CRC(Cyclic Redundancy Check)와 같은 기술을 이용하여 데이터 비트에 불량 비트가 포함되어 있는지 여부를 판별한다. 그런데, 상기와 같이 글로벌 데이터 버스를 통해 외부로 출력되는 데이터 비트들에는 이와 같은 에러 검출 정보가 포함되지 않았다. 즉, 종래의 반도체 메모리 장치는 출력 데이터와 함께 에러 검출 정보를 출력하기 위한 구성을 구비하지 못하였고, 이에 따라 데이터의 안정성이 결여되어 고속의 반도체 메모리 장치를 구현하기에 기술적으로 어려움이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 독출되는 데이터의 신뢰도를 향상시키는 반도체 메모리 장치 및 그 데이터 독출 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제 1 데이터와 제 2 데이터를 전송하는 글로벌 데이터 버스; 상기 제 1 데이터와 상기 제 2 데이터에 대한 에러 비트 검출 동작을 수행하여 제 1 에러 검출 비트와 제 2 에러 검출 비트를 생성하는 에러 검출부; 상기 제 1 데이터와 상기 제 1 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 제 1 데이터 출력부; 및 상기 제 2 데이터와 상기 제 2 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 제 2 데이터 출력부;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 복수 비트의 데이터를 전송하는 글로벌 데이터 버스; 상기 복수 비트의 데이터에 대한 에러 비트 검출 동작을 수행하여 복수의 에러 검출 비트를 생성하는 에러 검출부; 및 상기 복수 비트의 데이터 중 해당 데이터 비트들과 상기 복수의 에러 검출 비트 중 해당 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 데이터 출력부;를 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 데이터 독 출 방법은, a) 래치 제어 신호에 응답하여 글로벌 데이터 버스를 통해 출력되는 데이터의 각 데이터 비트들을 래치하는 단계; b) 상기 래치된 비트들에 대한 에러 검출 동작을 실시하여 에러 검출 비트를 생성하는 단계; 및 c) 상기 데이터의 비트들과 상기 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 데이터 패드를 통해 출력하는 단계;를 포함한다.
본 발명의 반도체 메모리 장치 및 데이터 독출 방법은, 외부에서 독출 데이터의 에러 발생 여부를 확인할 수 있게 함으로써, 독출 데이터의 신뢰도를 향상시키는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도이다. 여기에서는, 글로벌 데이터 버스(GIO)를 통해 총 16 비트의 데이터가 전송되는 것을 예로 들어 나타내기로 한다. 이하에서, 제 1 내지 제 4 글로벌 데이터(DGIO1 ~ DGIO4)는 각각 4개의 데이터 비트들을 포함한다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 코어 회로(10)로부터 출력되는 제 1 내지 제 4 글로벌 데이터(DG1 ~ DG4)를 전송하는 제 1 글로벌 데이터 버스(GIO1); 상기 코어 회로(10)로부터 출력되는 래치 제어 신호(LCTRL)를 전송하는 제 2 글로벌 데이터 버스(GIO2); 상기 래치 제어 신 호(LCTRL)에 응답하여 상기 제 1 내지 제 4 글로벌 데이터(DG1 ~ DG4)에 대한 에러 검출 동작을 수행하여 제 1 내지 제 4 CRC 비트(C1 ~ C4)를 생성하는 CRC(Cyclic Redundancy Check) 에러 검출부(20); 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 1 글로벌 데이터(DG1)와 상기 제 1 CRC 비트(C1)를 직렬 조합하고, 조합된 비트들을 구동하여 제 1 출력 데이터(DO1)를 출력하는 제 1 데이터 출력부(30); 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 2 글로벌 데이터(DG2)와 상기 제 2 CRC 비트(C2)를 직렬 조합하고, 조합된 비트들을 구동하여 제 2 출력 데이터(DO2)를 출력하는 제 2 데이터 출력부(40); 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 3 글로벌 데이터(DG3)와 상기 제 3 CRC 비트(C3)를 직렬 조합하고, 조합된 비트들을 구동하여 제 3 출력 데이터(DO3)를 출력하는 제 3 데이터 출력부(50); 및 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 4 글로벌 데이터(DG4)와 상기 제 4 CRC 비트(C4)를 직렬 조합하고, 조합된 비트들을 구동하여 제 4 출력 데이터(DO4)를 출력하는 제 4 데이터 출력부(60);를 포함한다.
여기에서는, 에러 검출부로서 상기 CRC 에러 검출부(20)가 구비되는 것을 예로 들었으나, 이는 단지 예시일 뿐 CRC 기술이 아닌 다른 에러 검출 기술을 구현하는 에러 검출부를 이용할 수도 있다. 상기 CRC 에러 검출부(20)는 상기 제 1 글로벌 데이터 버스(GIO)를 통해 전달되는 상기 제 1 내지 제 4 글로벌 데이터(DG1 ~ DG4)를 입력 받는다. 그리고, 상기 CRC 에러 검출부(20)는 입력된 총 16 비트의 데이터에 대한 CRC 에러 검출 동작을 수행하는데, 16 비트의 데이터 중 각 4 비트의 데이터에 대한 에러 검출 결과로서 각 CRC 비트(C1 ~ C4)를 생성한다.
상기 래치 제어 신호(LCTRL)는 펄스 신호의 형태로 구현되며, 상기 코어 회로(10)에서 데이터 출력 동작시에 컬럼(Column) 동작에 관한 커맨드의 지시에 따라 발생하는 신호이다.
상기 제 1 내지 제 4 데이터 출력부(30 ~ 60)는 상기 래치 제어 신호(LCTRL)에 응답하여 각각 병렬 형태로 전달되는 상기 제 1 내지 제 4 글로벌 데이터(DG1 ~ DG4)의 각 비트를 직렬로 정렬하고, 이들을 각각 구동하여 상기 제 1 내지 제 4 출력 데이터(DO1 ~ DO4)를 생성하는 동작을 수행한다. 이 때, 상기 제 1 내지 제 4 데이터 출력부(30 ~ 60)는 상기 제 1 내지 제 4 CRC 비트(C1 ~ C4)를 제 1 내지 제 4 출력 데이터(DO1 ~ DO4)에 각각 포함시켜 함께 정렬되도록 한다. 이에 따라, 상기 제 1 내지 제 4 출력 데이터(DO1 ~ DO4)는 각각 제 1 내지 제 4 CRC 비트(C1 ~ C4)를 포함하여, 각각 5 비트의 직렬 데이터로서 제 1 내지 제 4 데이터 패드(P1 ~ P4)를 통해 출력된다. 상기 제 1 내지 제 4 CRC 비트(C1 ~ C4)가 상기 제 1 내지 제 4 출력 데이터(DO1 ~ DO4)의 몇 번째 비트에 포함되는지는, 상기 반도체 메모리 장치와 외부의 메모리 제어 장치 간의 기 규정된 전송 규약에 따라 결정된다.
여기에서는 데이터 출력부(30 ~ 60)가 4개 구비되는 것을 예로 들어 나타내었으나, 실제로는 더 많은 수의 데이터 출력부가 구비될 수 있다. 또한, 각 글로벌 데이터는 더 많은 데이터 비트를 포함할 수도 있다. 즉, 본 발명의 반도체 메모리 장치는, 상기 제 1 글로벌 데이터 버스(GIO1)를 통해 더 많은 데이터 비트가 전송되고, 상기 데이터 출력부가 더 많이 구비되며, 각 데이터 출력부가 더 많은 비트의 데이터를 출력하도록 구성될 수 있다.
도 2는 도 1에 도시한 CRC 에러 검출부의 상세 구성도이다.
도시한 바와 같이, 상기 CRC 에러 검출부(20)는, 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 1 내지 제 4 글로벌 데이터(DG1 ~ DG4)를 래치하는 제 1 래치부(210); 및 상기 제 1 래치부(210)로부터 전달되는 데이터 비트들에 대한 CRC 측정 동작을 수행하여 상기 제 1 내지 제 4 CRC 비트(C1 ~ C4)를 생성하는 CRC 측정부(220);를 포함한다.
이와 같은 구성에 의해, 상기 CRC 에러 검출부(20)의 상기 제 1 래치부(210)는 상기 래치 제어 신호(LCTRL)의 인에이블 시점에 상기 제 1 내지 제 4 글로벌 데이터(DG1 ~ DG4)에 포함되는 16 비트를 모두 래치한다. 그리고, 상기 CRC 측정부(220)는 상기 제 1 래치부(210)에 래치된 16 비트에 대한 CRC 에러 측정 동작을 수행한다. 상기 CRC 측정부(220)는 복수 개의 배타적 오어 게이트(Exclusive Or Gate)를 포함하여, 기 설정된 규약대로 상기 제 1 래치부(210)에 래치된 16 비트를 배타적 논리합 연산하는 동작을 수행하며, 이에 따라 제 1 내지 제 4 CRC 비트(C1 ~ C4)가 생성된다. 이와 같은 과정에 의해 생성되는 CRC 비트들(C1 ~ C4)은 이후 외부의 메모리 제어 장치에서, 상기의 규약대로 해석되어 에러 비트의 유무 판별에 사용된다.
도 3은 도 1에 도시한 제 1 데이터 출력부의 상세 구성도로서, 상기 제 1 내지 제 4 데이터 출력부(30 ~ 60)는 모두 같은 형태로 구성되므로, 상기 제 1 데이터 출력부(30)에 대한 설명으로 다른 데이터 출력부들(40 ~ 60)에 대한 설명을 대체하기 위해 나타낸 것이다.
도시한 바와 같이, 상기 제 1 데이터 출력부(30)는, 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 1 글로벌 데이터(DG1)를 래치하는 제 2 래치부(310); 상기 래치 제어 신호(LCTRL)의 위상을 분할하여 제 1 내지 제 4 파이프 제어 신호(PCTRL1 ~ PCTRL4)를 생성하는 파이프 제어부(320); 상기 제 1 파이프 제어 신호(PCTRL1)를 기 설정된 시간만큼 지연시키는 리플리카 지연부(330); 상기 리플리카 지연부(330)로부터 전달되는 제 1 지연 파이프 제어 신호(DPCTRL1)에 응답하여 상기 제 1 CRC 비트(C1)를 래치하는 제 1 파이프 레지스터(340); 상기 제 1 내지 제 4 파이프 제어 신호(PCTRL1 ~ PCTRL4)에 응답하여 상기 제 2 래치부(310)로부터 전달되는 제 1 래치 글로벌 데이터(LDG1)의 각 비트를 순차적으로 래치하는 제 2 파이프 레지스터(350); 및 상기 제 1 파이프 레지스터(340)와 상기 제 2 파이프 레지스터(350)로부터 전달되는 신호들을 직렬로 정렬하고, 구동하여 상기 제 1 출력 데이터(DO1)를 생성하는 데이터 정렬부(360);를 포함한다.
상기 제 2 래치부(310)는 상기 래치 제어 신호(LCTRL)에 응답하여 상기 제 1 글로벌 데이터(DG1)에 포함된 4 비트의 데이터를 각각 래치하는 동작을 수행한다. 상기 파이프 제어부(320)는 지연기와 포인터(Pointer) 회로의 조합에 의해 구현되며, 상기 래치 제어 신호(LCTRL)의 위상을 4개로 분할하여 순차적으로 인에이블 되는 펄스 신호인 상기 제 1 내지 제 4 파이프 제어 신호(PCTRL1 ~ PCTRL4)를 생성한다.
상기 리플리카 지연부(330)는 상기 CRC 에러 검출부(20)가 동작하는 동안, 즉 상기 제 1 CRC 비트(C1)가 생성되기 이전에 상기 제 1 파이프 제어 신 호(PCTRL1)가 상기 제 1 파이프 레지스터(340)에 입력되지 않도록, 그 인에이블 타이밍을 지연시키기 위해 구비된다. 이를 위해 상기 리플리카 지연부(330)에는 상기 제 1 파이프 레지스터(340)의 동작을 지원하기 위한 적절한 지연 시간이 미리 설정되어 있어야만 한다. 이후, 상기 제 1 파이프 레지스터(340)는 상기 리플리카 지연부(330)로부터 전달되는 제 1 지연 파이프 제어 신호(DPCTRL1)에 응답하여 상기 제 1 CRC 비트(C1)를 래치하는 동작을 수행한다.
여기에서, 상기 제 1 데이터 출력부(30)의 상기 리플리카 지연부(330)는 상기 제 1 파이프 제어 신호(PCTRL1)를 입력 받도록 구성되나, 다른 데이터 출력부(40 ~ 60)에 구비되는 리플리카 지연부는 다른 파이프 제어 신호(PCTRL2 ~ PCTRL4)를 입력 받도록 구성될 수 있다.
상기 제 2 파이프 레지스터(350)는 순차적으로 인에이블 되는 상기 제 1 내지 제 4 파이프 제어 신호(PCTRL1 ~ PCTRL4)에 응답하여 상기 제 2 래치부(310)로부터 전달되는 4개의 데이터 비트를 각각 래치하는 동작을 수행한다.
상기 데이터 정렬부(360)는 상기 제 1 CRC 비트(C1)와 상기 제 2 파이프 레지스터(350)로부터 전달되는 4 비트의 데이터를 직렬로 조합하고, 조합된 데이터 비트들을 구동하여 상기 제 1 출력 데이터(D1)로서 출력하는 기능을 수행한다. 이 때, 앞서 언급한 바와 같이, 상기 제 1 CRC 비트(C1)와 상기 4 비트의 데이터를 조합하는 순서는 기 설정된 전송 규약에 따라 결정된다.
이와 같은 상기 제 1 데이터 출력부(30)의 동작은 도 4의 타이밍도를 통해 보다 용이하게 이해할 수 있다.
도 4를 참조하면, 상기 래치 제어 신호(LCTRL)의 위상을 분할함에 의해 생성되는 상기 제 1 내지 제 4 파이프 제어 신호(PCTRL1 ~ PCTRL4)의 파형을 확인할 수 있다. 그리고, 상기 제 1 내지 제 4 파이프 제어 신호(PCTRL1 ~ PCTRL4)에 의해 데이터 비트들(d1 ~ d4)이 상기 제 2 파이프 레지스터(350)에 저장됨을 알 수 있다.
또한, 상기 제 1 파이프 제어 신호(PCTRL1)를 지연함에 의해 상기 제 1 지연 파이프 제어 신호(DPCTRL1)가 생성되는 것과, 상기 제 1 지연 파이프 제어 신호(DPCTRL1)에 의해 상기 제 1 CRC 비트(C1)가 상기 제 1 파이프 레지스터(340)에 저장됨을 알 수 있다.
이처럼, 상기 제 1 파이프 레지스터(340)와 상기 제 2 파이프 레지스터(350)에 각각 저장되는 데이터 비트들(d1 ~ d4)과 CRC 비트(C1)는 상기 데이터 정렬부(360)에서 기 설정된 규약대로 정렬되어 상기 제 1 출력 데이터(DO1)로서 출력된다. 여기에서는, 상기 제 1 CRC 비트(C1)가 상기 데이터 비트들(d1 ~ d4)의 가장 뒤에 정렬되는 것을 예로 들었지만, 외부의 메모리 제어 장치와의 전송 규약에 따라 상기 제 1 CRC 비트(C1)의 위치는 변경 가능하다.
이러한 과정에 의해, 결과적으로 상기 제 1 데이터 출력부(30)로부터 출력되는 상기 제 1 출력 데이터(DO1)는 상기 제 1 CRC 비트(C1)를 포함하며, 이에 따라 외부의 메모리 제어 장치는 상기 제 1 데이터 패드(P1)로부터 데이터를 전송 받아, 데이터의 에러 유무를 판별할 수 있게 된다.
이처럼, 본 발명의 반도체 메모리 장치는 글로벌 데이터 버스를 통해 출력되 는 복수 비트의 데이터에 대해, 에러 검출 동작을 실시하여 복수의 에러 검출 비트를 생성하고, 이들을 각 데이터들과 함께 직렬로 정렬하여 각 데이터 패드를 통해 출력하는 구성을 갖는다. 이에 따라, 외부의 메모리 제어 장치는 에러 검출 비트를 포함하는 데이터를 입력 받을 수 있으며, 결과적으로 반도체 메모리 장치의 출력 데이터에 에러 비트가 포함되는지 여부를 확인할 수 있게 되므로, 반도체 메모리 장치의 데이터 독출 동작의 신뢰도가 향상될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 CRC 에러 검출부의 상세 구성도,
도 3은 도 1에 도시한 제 1 데이터 출력부의 상세 구성도,
도 4는 도 3에 도시한 제 1 데이터 출력부의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
20 : CRC 에러 검출부 30 : 제 1 데이터 출력부
40 : 제 2 데이터 출력부 50 : 제 3 데이터 출력부
60 : 제 4 데이터 출력부

Claims (11)

  1. 제 1 데이터와 제 2 데이터를 전송하는 글로벌 데이터 버스;
    상기 제 1 데이터와 상기 제 2 데이터에 대한 에러 비트 검출 동작을 수행하여 제 1 에러 검출 비트와 제 2 에러 검출 비트를 생성하는 에러 검출부;
    상기 제 1 데이터와 상기 제 1 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 제 1 데이터 출력부; 및
    상기 제 2 데이터와 상기 제 2 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 제 2 데이터 출력부;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 데이터와 상기 제 2 데이터는 각각 복수의 데이터 비트를 포함하며,
    상기 에러 검출부는 상기 제 1 데이터와 상기 제 2 데이터에 포함되는 복수의 데이터 비트들 중 일부의 데이터 비트에 대한 에러 검출 동작에 대한 결과로서 상기 제 1 에러 검출 비트를 생성하고, 나머지 데이터 비트에 대한 에러 검출 동작에 대한 결과로서 상기 제 2 에러 검출 비트를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에러 검출부는,
    코어 회로로부터 전달되는 래치 제어 신호에 응답하여 상기 제 1 데이터와 상기 제 2 데이터를 래치하는 래치부; 및
    상기 래치부로부터 전달되는 데이터 비트들에 대한 에러 측정 동작을 수행하여 상기 제 1 에러 검출 비트와 상기 제 2 에러 검출 비트를 생성하는 에러 측정부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 데이터 출력부는,
    코어 회로로부터 전달되는 래치 제어 신호에 응답하여 상기 제 1 데이터를 래치하는 래치부;
    상기 래치 제어 신호의 위상을 분할하여 순차적으로 인에이블 되는 복수 개의 파이프 제어 신호를 생성하는 파이프 제어부;
    상기 복수 개의 파이프 제어 신호 중 어느 하나를 기 설정된 시간만큼 지연시키는 리플리카 지연부;
    상기 리플리카 지연부의 출력 신호에 응답하여 상기 제 1 에러 검출 비트를 래치하는 제 1 파이프 레지스터;
    상기 복수 개의 파이프 제어 신호에 응답하여 상기 래치부로부터 전달되는 데이터의 각 비트를 순차적으로 래치하는 제 2 파이프 레지스터; 및
    상기 제 1 파이프 레지스터와 상기 제 2 파이프 레지스터로부터 전달되는 신호들을 직렬로 정렬하고 구동하여 출력하는 데이터 정렬부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 데이터 출력부는,
    코어 회로로부터 전달되는 래치 제어 신호에 응답하여 상기 제 2 데이터를 래치하는 래치부;
    상기 래치 제어 신호의 위상을 분할하여 순차적으로 인에이블 되는 복수 개의 파이프 제어 신호를 생성하는 파이프 제어부;
    상기 복수 개의 파이프 제어 신호 중 어느 하나를 기 설정된 시간만큼 지연시키는 리플리카 지연부;
    상기 리플리카 지연부의 출력 신호에 응답하여 상기 제 2 에러 검출 비트를 래치하는 제 1 파이프 레지스터;
    상기 복수 개의 파이프 제어 신호에 응답하여 상기 래치부로부터 전달되는 데이터의 각 비트를 순차적으로 래치하는 제 2 파이프 레지스터; 및
    상기 제 1 파이프 레지스터와 상기 제 2 파이프 레지스터로부터 전달되는 신호들을 직렬로 정렬하고 구동하여 출력하는 데이터 정렬부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수 비트의 데이터를 전송하는 글로벌 데이터 버스;
    상기 복수 비트의 데이터에 대한 에러 비트 검출 동작을 수행하여 복수의 에러 검출 비트를 생성하는 에러 검출부; 및
    상기 복수 비트의 데이터 중 해당 데이터 비트들과 상기 복수의 에러 검출 비트 중 해당 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 출력하는 데이터 출력부;
    를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 에러 검출부는,
    코어 회로로부터 전달되는 래치 제어 신호에 응답하여 상기 복수 비트의 데이터를 래치하는 래치부; 및
    상기 래치부로부터 전달되는 데이터 비트들에 대한 에러 측정 동작을 수행하여 상기 복수의 에러 검출 비트를 생성하는 에러 측정부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 데이터 출력부는,
    코어 회로로부터 전달되는 래치 제어 신호에 응답하여 상기 복수 비트의 데 이터 중 해당 데이터 비트들을 래치하는 래치부;
    상기 래치 제어 신호의 위상을 분할하여 순차적으로 인에이블 되는 복수 개의 파이프 제어 신호를 생성하는 파이프 제어부;
    상기 복수 개의 파이프 제어 신호 중 어느 하나를 기 설정된 시간만큼 지연시키는 리플리카 지연부;
    상기 리플리카 지연부의 출력 신호에 응답하여 상기 복수의 에러 검출 비트 중 해당 에러 검출 비트를 래치하는 제 1 파이프 레지스터;
    상기 복수 개의 파이프 제어 신호에 응답하여 상기 래치부로부터 전달되는 데이터의 각 비트를 순차적으로 래치하는 제 2 파이프 레지스터; 및
    상기 제 1 파이프 레지스터와 상기 제 2 파이프 레지스터로부터 전달되는 신호들을 직렬로 정렬하고 구동하여 출력하는 데이터 정렬부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. a) 래치 제어 신호에 응답하여 글로벌 데이터 버스를 통해 출력되는 데이터의 각 데이터 비트들을 래치하는 단계;
    b) 상기 래치된 비트들에 대한 에러 검출 동작을 실시하여 에러 검출 비트를 생성하는 단계; 및
    c) 상기 데이터의 비트들과 상기 에러 검출 비트를 직렬 조합하고, 조합된 비트들을 구동하여 데이터 패드를 통해 출력하는 단계;
    를 포함하는 반도체 메모리 장치의 데이터 독출 방법.
  10. 제 9 항에 있어서,
    상기 래치 제어 신호는 코어 회로에서 데이터 출력 동작시에 컬럼 동작에 관한 커맨드의 지시에 따라 발생하는 펄스 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 독출 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 래치 제어 신호에 응답하여 상기 데이터의 비트들을 래치하고, 상기 래치 제어 신호의 위상을 분할하여 순차적으로 인에이블 되는 복수 개의 파이프 제어 신호를 생성하는 단계;
    c-2) 상기 복수 개의 파이프 제어 신호 중 어느 하나를 기 설정된 시간만큼 지연시키는 단계;
    c-3) 상기 지연된 파이프 제어 신호에 응답하여 상기 에러 검출 비트를 래치하고, 상기 복수 개의 파이프 제어 신호에 응답하여 상기 래치된 데이터의 비트들을 순차적으로 래치하는 단계; 및
    c-4) 상기 래치된 에러 검출 비트와 상기 래치된 데이터 비트들을 직렬로 정렬하고 구동하여 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 독출 방법.
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