KR100728564B1 - 반도체 메모리 장치의 테스트 모드 신호 발생 장치 - Google Patents

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Abstract

반도체 메모리 장치의 실장 테스트를 위한 테스트 모드 신호 발생 장치를 제시한다. 본 발명의 테스트 모드 신호 발생 장치는 반도체 메모리 장치가 탑재된 칩에 구비되는 테스트 모드 인에이블 패드와 복수의 더미 패드를 포함하여, 테스트 모드 인에이블 패드로부터 테스트 모드 인에이블 신호를 입력받고, 복수의 더미 패드 각각으로부터 테스트 제어 신호를 입력받아 복수의 테스트 모드 신호를 생성한다. 본 발명에 의하면 모드 레지스터 셋 신호를 변경하기 어려운 실장 테스트를 빠르고 정확하게 수행할 수 있다.
실장 테스트, TME 패드

Description

반도체 메모리 장치의 테스트 모드 신호 발생 장치{Apparatus for Generating Test Mode Signal of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 테스트 모드 신호 발생 장치를 도시한 블록도,
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 모드 신호 발생 장치를 나타내는 도면, 및
도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 테스트 모드 신호 발생 장치를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호 설명>
210, 310 : 테스트 모드 인에이블 패드
220, 320 : 테스트 모드 인에이블 신호 버퍼
230 : 더미 패드 240 : 제어신호 버퍼부
250, 360 : 테스트 모드 디코더 330 : 내부 전압 발생부
340 : 내부전압 모니터링 패드 350 : 신호 선택부
본 발명은 테스트 모드 신호 발생 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 실장 테스트를 위한 테스트 모드 신호 발생 장치에 관한 것이다.
반도체 메모리 장치는 점차 대용량화, 고집적화되고 있으며, 이에 따라 불량률이 증가하여 테스트를 통한 제품 분석 과정이 반드시 필요하다.
일반적으로, 반도체 메모리 장치의 테스트는 테스트 모드 레지스터 셋 신호에 의해 이루어지며, 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 테스트 모드 신호 발생 장치를 도시한 블록도이다.
도시한 것과 같이, 테스트 모드 신호 발생 장치는 외부에서 입력되는 명령어(CMD)를 버퍼링 및 래치하는 명령어 버퍼(110), 외부에서 입력되는 어드레스 신호(ADD)를 버퍼링 및 래치하는 어드레스 버퍼(120), 클럭 신호(CLK)와 명령어 버퍼(110)로부터 출력되는 명령어(CS, RAS, CAS, WE)에 응답하여 모드 레지스터 셋 신호(MRSP)를 출력하는 명령어 디코더(130), 클럭 신호(CLK)와 명령어 디코더(130)로부터 출력된 모드 레지스터 셋 신호, 그리고 어드레스 버퍼(120)로부터 출력되는 특정 어드레스 신호(예를 들어, A<7>)에 응답하여 테스트 모드 레지스터 셋 신호(TMRS)를 출력하는 테스트 모드 레지스터 셋 신호 생성부(140), 어드레스 버퍼(120)로부터 출력되는 어드레스 신호(예를 들어, A<0:6>)를 입력받아 테스트 모드 레지스터 셋 신호(TMRS)에 응답하여 테스트 모드 어드레스(예를 들어, TM_A<0:6>)를 출력하는 테스트 모드 어드레스 래치부(150) 및 테스트 모드 레지스터 셋 신호(TMRS)와 테스트 모드 어드레스(예를 들어, TM_A<0:6>)를 입력받아 복수 개(128개)의 테스트 모드 신호(TEST)를 출력하는 테스트 모드 디코더(160)를 포함한다.
이러한 테스트 모드 신호 발생 장치는 테스트 모드 레지스터 셋 신호가 인에이블되고, 특정 어드레스 신호(예를 들어, A<7>)가 로직 하이 상태가 되면 어드레스 신호(예를 들어, A<0:6>)의 조합을 이용하여 128개의 테스트 모드 신호(TEST)를 출력한다.
그런데, 이러한 테스트 모드 신호 발생 장치는 웨이퍼 또는 패키지 상태에서 반도체 메모리 장치의 불량을 테스트하기 위한 신호를 출력하는 데 사용될 수는 있지만, 실장 테스트시에는 모드 레지스터 셋 신호를 변경하기 어렵기 때문에 실장 테스트에 적용할 수 없는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치가 탑재된 칩에 테스트 모드 인에이블을 위한 패드와 테스트 모드 신호 입력을 위한 패드를 마련하고, 테스트 모드 인에이블 패드를 이용하여 반도체 메모리 장치를 테스트 모드로 전환하고, 테스트 모드 신호 입력 패드를 통해 테스트 제어 신호를 입력함으로써, 반도체 메모리 장치의 실장 테스트를 빠르고 용이하게 수행할 수 있는 테스트 모드 신호 발생 장치를 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 테스트 모드 신호 발생 장치는 반도체 메모리 장치가 탑재된 칩에 구비되는 테스트 모드 인에이블 패드와 복수의 더미 패드를 포함하여, 상기 테스트 모드 인에이블 패드로부터 테스트 모드 인에이블 신호를 입력받고, 상기 복수의 더미 패드 각각으로부터 테스트 제어 신호를 입력받아 복수의 테스트 모드 신호를 생성하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 의한 테스트 모드 신호 발생 장치는 반도체 메모리 장치가 탑재된 칩에 구비되는 테스트 모드 인에이블 패드를 포함하여, 상기 테스트 모드 인에이블 패드로부터 테스트 모드 인에이블 신호를 입력받고, 복수의 내부전압 모니터링 패드로부터 테스트 제어 신호를 입력받아 복수의 테스트 모드 신호를 생성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 테스트 모드 신호 발생 장치를 나타내는 도면이다.
도시한 것과 같이, 본 발명의 일 실시예에 의한 테스트 모드 신호 발생 장치는 반도체 메모리 장치가 탑재된 칩에 구비되며 테스트 모드 인에이블 신호가 인가되는 테스트 모드 인에이블(TME) 패드(210), TME 패드(210)로 인가되는 테스트 모드 인에이블 신호(TME)의 레벨을 변환하여 내부 테스트 모드 인에이블 신호(ITME)를 출력하는 TME 버퍼(220), 반도체 메모리 장치가 탑재된 칩에 구비되며 테스트 제어 신호가 각각 인가되는 복수의 더미 패드를 포함하는 더미 패드부(230), TME 버퍼(220)에서 출력되는 내부 테스트 모드 인에이블 신호(ITME)에 의해 구동되고, 더미 패드부(230)를 구성하는 각각의 더미 패드에 접속되어, 더미 패드로부터 테스트 제어 신호(TM0~TMn-1)를 각각 입력받아 내부 테스트 제어 신호(ITM0~ITMn-1)를 출력하기 위한 복수의 제어신호 버퍼를 포함하는 제어신호 버퍼부(240) 및 내부 테스트 모드 인에이블 신호(ITME)에 의해 구동되어 제어신호 버퍼부(240)에서 출력되는 내부 테스트 제어 신호(ITM0~ITMn-1)를 디코딩하여 테스트 모드 신호(TEST)를 출력하는 테스트 모드 디코더(250)를 포함한다.
여기에서, 더미 패드와 이에 각각 접속되는 제어신호 버퍼는 출력하고자 하는 테스트 모드 신호의 개수에 따라 복수 개 설치 가능하며, 예를 들어 더미 패드와 제어신호 버퍼를 각각 n개로 구성하는 경우, 테스트 모드 디코더(250)로부터는 2n개의 테스트 신호가 출력되게 된다.
도 2에 도시한 테스트 모드 신호 발생 장치에서, 테스트 모드 디코더(250)는 기존의 테스트 모드 레지스터 셋 신호(TMRS)에 의해서도 구동 가능하며, 테스트 모드 레지스터 셋 신호(TMRS)와 관계 없이 TME 패드(210)로 인가되는 테스트 모드 인에이블 신호(TME)에 의해서도 구동되어, 더미 패드부(230)로 입력되는 제어 신호에 따라 복수의 테스트 모드 신호를 생성하여, 반도체 메모리 장치를 테스트할 수 있다.
이와 같이 함으로써, 모드 레지스터 셋 신호의 변경이 어려운 실장 테스트시 에 다양한 신호의 조합으로 반도체 메모리 장치를 테스트할 수 있기 때문에, 반도체 메모리 장치의 실장 테스트를 정확하게 수행할 수 있으며, 실장 테스트 및 테스트 결과에 따른 오류 정정 등에 소요되는 시간을 단축시킬 수 있다.
한편, 도 2에서와 같이 더미 패드를 칩에 별도로 구성하는 경우, 칩의 레이아웃이 증가될 수 있으므로, 통상의 칩에 마련되어 있는 패드를 테스트 제어 신호 입력용 패드로 이용하여 실장 테스트를 수행하는 것도 가능하다.
도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 테스트 모드 신호 발생 장치를 나타내는 도면이다.
본 실시예에서는 칩에 마련되어 있는 내부 전압 모니터링 핀을 테스트 제어 신호 입력용 패드로 적용한 경우를 나타낸다.
반도체 메모리 장치는 외부에서 인가되는 전압을 반도체 메모리 장치를 구성하는 각 소자의 특성에 맞게 승압하거나 강압하는 내부 전압 발생 장치를 구비하며, 내부 전압 발생 장치에서 출력되는 전압 레벨이 안정적인지 테스트하기 위하여, 내부 전압 모니터링 패드를 이용하여 내부 전압 레벨을 검증한다.
이러한 내부 전압 모니터링 패드는 내부 전압 검증시 외에는 사용되지 않으므로, 이 패드를 테스트 제어 신호 입력 패드로서 사용하게 되면, 테스트 모드 인에이블 신호 입력 패드 즉, TME 패드 외의 별도의 패드를 추가로 구성하지 않고도 반도체 메모리 장치의 실장 테스트가 가능하게 된다.
도 3을 참조하면, 본 발명의 다른 실시예에 의한 테스트 모드 신호 발생 장치는 반도체 메모리 장치가 탑재된 칩에 구비되며 테스트 모드 인에이블 신호가 인 가되는 테스트 모드 인에이블(TME) 패드(310), TME 패드(310)로 인가되는 테스트 모드 인에이블 신호(TME)의 레벨을 변환하여 내부 테스트 모드 인에이블 신호(ITME)를 출력하는 TME 버퍼(320), 내부 테스트 모드 인에이블 신호(ITME)에 의해 구동되어 내부전압 발생부(330)에서 생성한 전압 레벨을 복수의 내부전압 모니터링 패드를 포함하는 내부전압 모니터링 패드부(340)로 전달하거나, 내부전압 모니터링 패드에 인가되는 테스트 제어 신호(TM0~TMn-1)를 각각 입력받아 내부 테스트 제어 신호(ITM0~ITMn-1)를 출력하기 위한 복수의 신호 선택 회로를 포함하는 신호 선택부(350) 및 내부 테스트 모드 인에이블 신호(ITME)에 의해 구동되어 신호 선택부(350)에서 출력되는 내부 테스트 제어 신호(ITM0~ITMn-1)를 디코딩하여 테스트 모드 신호(TEST)를 출력하는 테스트 모드 디코더(360)를 포함한다.
여기에서, 테스트 모드 신호는 내부전압 모니터링 패드의 개수만큼 생성할 수 있으며, 예를 들어 내부전압 모니터링 패드의 개수가 n개인 경우, 테스트 모드 디코더(360)로부터는 2n개의 테스트 신호가 출력되게 된다.
한편, 신호 선택 회로는 내부전압 발생부(330)의 출력 신호를 내부전압 모니터링 패드부(340)로 전달하거나, 내부전압 모니터링 패드부(340)로 인가되는 테스트 제어 신호(TM0~TMn-1)를 내부 테스트 제어 신호(ITM0~ITMn-1)로 출력하기 위하여 멀티플렉서로 구현할 수 있다. 그리고, 내부 전압 레벨을 검증할 때, 신호 선택부(350)를 구성하는 각각의 신호 선택 회로는 내부전압을 출력하도록 동작하고, 내부 테스트 모드 인에이블 신호(ITME)가 인에이블되면, 내부전압 발생부(330)와의 접속을 차단하고, 내부전압 모니터링 패드부(340)의 각 패드에 인가되는 제어 신호를 입력받아 내부 테스트 제어 신호(ITM0~ITMn-1)로 출력하는 것이다.
한편, 도 2 및 도 3에 도시한 테스트 모드 신호 발생 장치에서, TME 패드로 인가되는 테스트 모드 인에이블 신호는 모드 레지스터 셋 신호에 의한 테스트 모드 인에이블 신호보다 우선순위를 갖도록 제어하는 것이 바람직하다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면 반도체 메모리 장치의 실장 테스트시 칩에 설치되는 테스트 모드 인에이블 패드를 통해 테스트 모드 인에이블 신호를 인가하여 실장 테스트 모드로 진입하도록 하고, 별도의 더미 패드 또는 내부전압 모니터링 패드를 통해 테스트 제어 신호를 인가함으로써, 모드 레지스터 셋 신호를 변경하기 어려운 실장 테스트를 빠르고 정확하게 수행할 수 있다.
특히, 내부전압 모니터링 패드를 통해 테스트 제어 신호를 입력하는 경우 반도체 메모리 장치의 레이아웃을 줄일 수 있는 이점이 있다.

Claims (7)

  1. 반도체 메모리 장치가 탑재된 칩; 및
    상기 칩 상에 구비되며 테스트 모드 인에이블 신호를 입력받는 테스트 모드 인에이블 패드;
    상기 칩 상에 구비되며, 테스트 제어 신호를 입력받는 복수의 더미 패드를 포함하여, 복수의 테스트 모드 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 신호 발생 장치.
  2. 제 1 항에 있어서,
    상기 테스트 모드 신호 발생 장치는 상기 테스트 모드 인에이블 패드로부터 테스트 모드 인에이블 신호를 입력받아 내부 테스트 모드 인에이블 신호를 출력하는 테스트 모드 인에이블 버퍼;
    상기 테스트 모드 인에이블 버퍼에서 출력되는 내부 테스트 모드 인에이블 신호에 의해 구동되고, 상기 각각의 더미 패드에 접속되어 상기 더미 패드로부터 테스트 제어 신호를 입력받아 내부 테스트 제어 신호를 출력하는 복수의 제어신호 버퍼를 포함하는 제어신호 버퍼부; 및
    상기 내부 테스트 모드 인에이블 신호에 의해 구동되어 상기 제어신호 버퍼부에서 출력되는 내부 테스트 제어 신호를 디코딩하여 테스트 모드 신호를 출력하는 테스트 모드 디코더;
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 신호 발생 장치.
  3. 반도체 메모리 장치가 탑재되고, 복수의 내부전압 모니터링 패드를 구비하는 칩; 및
    상기 칩에 구비되며 테스트 모드 인에이블 신호를 입력받는 테스트 모드 인에이블 패드를 포함하고,
    상기 복수의 내부전압 모니터링 패드로부터 테스트 제어 신호를 입력받아, 복수의 테스트 모드 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 신호 발생 장치.
  4. 제 3 항에 있어서,
    상기 테스트 모드 신호 발생 장치는 상기 테스트 모드 인에이블 패드로부터 테스트 모드 인에이블 신호를 입력받아 내부 테스트 모드 인에이블 신호를 출력하는 테스트 모드 인에이블 버퍼;
    내부전압 검증시 내부전압 발생부에서 출력되는 내부전압을 상기 내부전압 모니터링 패드로 출력하거나, 상기 테스트 모드 인에이블 버퍼에서 출력되는 내부 테스트 모드 인에이블 신호에 의해 구동되어 상기 각각의 내부전압 모니터링 패드에 인가되는 테스트 제어 신호를 입력받아 내부 테스트 제어 신호를 출력하는 복수의 신호 선택 회로를 포함하는 신호 선택부; 및
    상기 내부 테스트 모드 인에이블 신호에 의해 구동되어 상기 신호 선택부에서 출력되는 내부 테스트 제어 신호를 디코딩하여 테스트 모드 신호를 출력하는 테스트 모드 디코더;
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 신호 발생 장치.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 테스트 모드 디코더는 상기 반도체 메모리 장치의 명령어 디코더로부터 출력되는 모드 레지스터 셋 신호와 상기 반도체 메모리 장치의 어드레스 버퍼로부터 출력되는 특정 어드레스 신호에 응답하여 생성되는 테스트 모드 레지스터 셋 신호에 의해 구동되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 신호 발생 장치.
  6. 제 5 항에 있어서,
    상기 테스트 모드 디코더는 상기 내부 테스트 모드 인에이블 신호와, 상기 테스트 모드 레지스터 셋 신호가 동시에 입력될 때, 상기 내부 테스트 모드 인에이블 신호에 우선적으로 동작하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 신호 발생 장치.
  7. 제 4 항에 있어서,
    상기 신호 선택 회로는 멀티플렉서인 것을 특징으로 하는 반도체 메모리 장치의 테스트 모드 발생 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891302B1 (ko) * 2007-09-28 2009-04-06 주식회사 하이닉스반도체 반도체 장치
US7855570B2 (en) 2006-12-27 2010-12-21 Hynix Semiconductor Inc. Semiconductor device for performing mount test in response to internal test mode signals
US9099166B2 (en) 2013-02-07 2015-08-04 Samsung Electronics Co., Ltd. Memory module and memory system comprising same
US9875994B2 (en) 2015-09-18 2018-01-23 SK Hynix Inc. Multi-chip package, system and test method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000052113A (ko) * 1999-01-29 2000-08-16 윤종용 반도체 장치의 테스트 신호 발생 회로
US6240030B1 (en) 1998-12-30 2001-05-29 Samsung Electronics Co., Ltd. Integrated circuit devices having mode selection circuits that generate a mode signal based on the magnitude of a mode control signal when a power supply signal transitions from a first state to a second state

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6240030B1 (en) 1998-12-30 2001-05-29 Samsung Electronics Co., Ltd. Integrated circuit devices having mode selection circuits that generate a mode signal based on the magnitude of a mode control signal when a power supply signal transitions from a first state to a second state
KR20000052113A (ko) * 1999-01-29 2000-08-16 윤종용 반도체 장치의 테스트 신호 발생 회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855570B2 (en) 2006-12-27 2010-12-21 Hynix Semiconductor Inc. Semiconductor device for performing mount test in response to internal test mode signals
KR100891302B1 (ko) * 2007-09-28 2009-04-06 주식회사 하이닉스반도체 반도체 장치
US9099166B2 (en) 2013-02-07 2015-08-04 Samsung Electronics Co., Ltd. Memory module and memory system comprising same
US9875994B2 (en) 2015-09-18 2018-01-23 SK Hynix Inc. Multi-chip package, system and test method thereof

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