JP4956588B2 - 第2のリンクを介した内部リンクの観察 - Google Patents
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Description
Claims (17)
- パッケージを備え、前記パッケージは、
データの演算を実行する第1のダイと、第2のダイと、を有し、
前記第1のダイは、前記パッケージと外部リンクとの間の通信を可能にする第1のインターフェース、および、パッケージ内リンクを介して前記パッケージ内で前記第1のダイと前記第2のダイとの間の通信を可能にする第2のインターフェースを有し、
前記第2のダイは、前記パッケージ内リンクを介し、前記第1のダイと前記第2のダイとの間の通信を可能にする第3のインターフェースを有し、
前記第1のダイは、前記外部リンクを介し、前記パッケージから前記パッケージ内リンクに沿ったパッケージ内通信における送信を実行し、
前記第1のダイは、前記パッケージ内通信における前記送信を可能にするテストコントローラと、第1のマルチプレクサと、第2のマルチプレクサとをさらに有し、
前記第1のマルチプレクサは、前記第2のインターフェースの送信部分に結合される第1の入力、および、前記第2のインターフェースの受信部分に結合される第2の入力を有し、
前記第2のマルチプレクサは、前記第1のマルチプレクサの出力に結合される第1の入力、および、前記第1のインターフェースに結合される第2の入力を有し、
前記第1のマルチプレクサおよび前記第2のマルチプレクサは、前記テストコントローラによって制御される、
装置。 - 前記第1のインターフェースは、第1のクロックドメインにおいて第1のクロックレートで動作し、前記第2のインターフェースは、第2のクロックドメインにおいて第2のクロックレートで動作する、請求項1に記載の装置。
- 前記テストコントローラは、前記第2のクロックレートで前記第1のダイから前記第2のダイへと第1のデータが送信され、前記第2のクロックレートで前記第1のダイで受信された前記第2のダイからの第2のデータが前記外部リンクを介して前記第1のクロックレートで送信されるよう、前記第1のマルチプレクサに、前記パッケージ内通信を前記第2のクロックレートで出力させる、請求項2に記載の装置。
- 前記第1のデータおよび前記第2のデータは、インターリーブ方式で送信される、請求項3に記載の装置。
- 前記第1のデータおよび前記第2のデータは、テストモードのテストデータを含み、前記テストモードがイネーブルでない場合、前記テストコントローラは、前記第2のマルチプレクサに、前記外部リンクを介してシステムデータを送信させる、請求項3または4に記載の装置。
- 第1のクロックレートで動作する第1のクロック信号の第1のクロック周期において、パッケージ内リンクを介し、マルチチップパッケージ(MCP)の第1のダイにおいて、前記MCPの第2のダイから第2のクロックレートで受信された第1のデータを、セレクタから出力用に選択する段階と、
前記第1のクロック信号の第2のクロック周期において、前記第1のダイから前記第2のダイに送信される第2のデータを、前記セレクタから出力用に選択する段階と、
前記第1のデータおよび前記第2のデータを、外部リンクを介して前記MCPから前記第1のクロックレートで送信する段階と、
を備え、
前記第1のデータおよび前記第2のデータは、前記第1のダイのテストコントローラを用いて選択される
方法。 - 前記第1のデータおよび前記第2のデータを前記MCPのテストモードで送信する段階をさらに備える、請求項6に記載の方法。
- 前記テストモードがイネーブルでない場合、前記第1のダイのシステムデータを前記外部リンクを介して前記第1のクロックレートで送信する段階をさらに備える、請求項7に記載の方法。
- 前記第2のクロックレートに従い、前記第1のダイのエラスティックバッファに前記第1のデータを格納し、前記第1のクロックレートに従い、前記エラスティックバッファから前記第1のデータを読み出す段階をさらに備える、請求項6から8のいずれか一項に記載の方法。
- 前記第1のクロックレートに従い、前記第1のデータを前記エラスティックバッファから前記セレクタに出力する段階をさらに備える、請求項9に記載の方法。
- 前記第1のデータおよび前記第2のデータが前記セレクタからインターリーブ方式で出力されるよう、前記セレクタを制御する段階と、
前記第1のデータおよび前記第2のデータを前記MCPのテストモードで出力するか、または、前記第1のダイのシステムデータを出力するよう、前記セレクタに結合された第2のセレクタを制御する段階と、
をさらに備える、請求項6から10のいずれか一項に記載の方法。 - 前記第1のデータは、前記パッケージ内リンクを介して前記第1のダイと前記第2のダイとの間の通信を可能にする内部インターフェースで受信され、
前記第2のデータは、前記パッケージ内リンクを介して前記内部インターフェースから送信され、
前記第1のデータおよび前記第2のデータは、前記テストコントローラを用いて、前記内部インターフェースの送信部分に結合される第1の入力および前記内部インターフェースの受信部分に結合される第2の入力を有する前記セレクタによって選択され、
前記セレクタの出力に結合される第1の入力、および、前記外部リンクを介する通信を可能にする外部インターフェースに結合される第2の入力を有する第2のセレクタが、前記テストコントローラにより制御される
請求項6から10のいずれか一項に記載の方法。 - 前記MCPに結合されたロジックアナライザを介して前記テストコントローラを制御する段階をさらに備える、請求項6から12のいずれか一項に記載の方法。
- マルチチップパッケージ(MCP)と、
前記MCPに結合されたダイナミックランダムアクセスメモリ(DRAM)とを備え、
前記マルチチップパッケージ(MCP)は、
個別に命令を実行する複数のコアを有し、第1のダイ上に形成されるマルチコアプロセッサと、
前記MCPの内部リンクを介して前記マルチコアプロセッサに結合され、第2のダイ上に形成されるチップセットと、を有し、
前記チップセットは、前記マルチコアプロセッサと前記チップセットとの間のテスト通信を可能にするテストコントローラと、前記MCPと外部リンクとの間の通信を可能にする外部インターフェースと、前記内部リンクを介しての前記マルチコアプロセッサと前記チップセットとの間の通信を可能にする内部インターフェースと、を有し、
前記チップセットは、前記テストコントローラの制御下で、前記外部リンクを介し、前記マルチコアプロセッサと前記チップセットとの間の前記テスト通信における送信を前記MCPから行い、
前記チップセットは、
前記内部インターフェースの送信部分に結合された第1の入力、および、前記内部インターフェースの受信部分に結合された第2の入力を有する第1のマルチプレクサと、
前記第1のマルチプレクサの出力に結合された第1の入力、および、前記外部インターフェースに結合された第2の入力を有する第2のマルチプレクサと、
をさらに有し、
前記第1のマルチプレクサと前記第2のマルチプレクサとは前記テストコントローラによって制御される、
システム。 - 前記外部インターフェースは第1のクロックレートで動作し、前記内部インターフェースは、第2のクロックレートで動作する、請求項14に記載のシステム。
- 前記内部インターフェースと前記第1のマルチプレクサとの間に結合されるエラスティックバッファをさらに備え、
前記マルチコアプロセッサからの入力データは、前記第2のクロックレートに従い前記エラスティックバッファに格納され、前記第1のクロックレートに従い前記エラスティックバッファから読み出される、請求項15に記載のシステム。 - 前記テストコントローラは、前記マルチコアプロセッサおよび前記チップセットからのデータを交互のサイクルにおいて前記第1のクロックレートで前記第1のマルチプレクサから送信し、
前記内部インターフェースで受信された前記マルチコアプロセッサからの前記データと、前記内部インターフェースを介して前記チップセットから送信された前記データとは、前記第2のクロックレートを有する、請求項16に記載のシステム。
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