JP2023544288A - データ処理エンジンアレイを有するマルチダイ集積回路 - Google Patents

Abstract

マルチダイ集積回路（ＩＣ）は、インターポーザと、インターポーザに結合されている第１のダイとを含むことができる。第１のダイは、データ処理エンジン（ＤＰＥ）アレイを含むことができ、ＤＰＥアレイは、複数のＤＰＥと、複数のＤＰＥに結合されているＤＰＥインターフェースとを含む。ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する。マルチダイＩＣはまた、インターポーザに結合されている第２のダイも含むことができる。第２のダイは、ダイインターフェースを含むことができる。ＤＰＥインターフェース及びダイインターフェースは、インターポーザを通じて通信するように構成されている。

Description

技術分野
本開示は、集積回路（ＩＣ）に関し、より詳細には、データ処理エンジンアレイを含むマルチダイＩＣに関する。

背景
集積回路（ＩＣ）は、様々な異なるタイプのアーキテクチャを使用して実装され得る。単一ダイアーキテクチャは、単一のダイがパッケージ内に含まれるアーキテクチャである。ダイは、ダイが複数の類似又は同様の回路を含むという点で均質であり得る。他の場合では、ダイは、ダイが様々な異なるタイプの回路及び／又はシステムを含むという点で異種であり得る。マルチダイアーキテクチャは、複数のダイが単一のパッケージに含まれるアーキテクチャである。パッケージ内では、ダイは通信可能に連結されている。

概要
一態様では、マルチダイ集積回路（ＩＣ）は、インターポーザと、インターポーザに結合されている第１のダイとを含む。第１のダイは、データ処理エンジン（ＤＰＥ）アレイを含み、ＤＰＥアレイは、複数のＤＰＥと、複数のＤＰＥに結合されているＤＰＥインターフェースとを含む。ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する。マルチダイＩＣはまた、インターポーザに結合されている第２のダイも含むことができる。第２のダイは、ダイインターフェースを含むことができる。ＤＰＥインターフェース及びダイインターフェースは、インターポーザを通じて通信するように構成されている。

別の態様において、マルチダイＩＣは、パッケージ基板と、パッケージ基板に結合されている第１のダイであって、第１のダイは相互接続ブリッジとして構成されている、第１のダイと、パッケージ基板及び第１のダイに結合されている第２のダイとを含む。第２のダイは、ＤＰＥアレイを含み、ＤＰＥアレイは、複数のＤＰＥと、複数のＤＰＥに結合されているＤＰＥインターフェースとを含む。ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する。マルチダイＩＣはまた、パッケージ基板及び第１のダイに結合されている第３のダイを含むことができ、第３のダイはダイインターフェースを含む。ＤＰＥインターフェース及びダイインターフェースは、第１のダイを通じて通信するように構成されている。

この概要の節は、特定の概念を紹介するためにのみ提供され、特許請求される主題の任意の重要な又は本質的な特徴を特定するためのものではない。本発明の構成の他の特徴は、添付の図面及び以下の詳細な説明から明らかになるであろう。

図面の簡単な説明
本発明の構成が、例として添付の図面に示されている。しかしながら、図面は、本発明の構成を示された特定の実施態様のみに限定するものと解釈されるべきではない。以下の詳細な説明を検討し、図面を参照すると、様々な態様及び利点が明らかになるであろう。

複数のダイを有するデバイスの例示的な実施態様を示す図である。 複数のダイを有するデバイスの例示的な実施態様を示す図である。 複数のダイを有するデバイスの別の例示的な実施態様を示す図である。 複数のダイを有するデバイスの別の例示的な実施態様を示す図である。 複数のダイを有するデバイスの別の例示的な実施態様を示す図である。 データ処理エンジン（ＤＰＥ）アレイの例示的な実施態様を示す図である。 ＤＰＥアレイのＤＰＥの例示的なアーキテクチャを示す図である。 ＤＰＥアレイのＤＰＥの例示的なアーキテクチャを示す図である。 ＤＰＥインターフェースの論理インターフェースのタイルの例示的なアーキテクチャを示す図である。 ＤＰＥインターフェースの論理インターフェースのタイルの例示的なアーキテクチャを示す図である。 ＤＰＥインターフェースの論理インターフェースのタイルの例示的なアーキテクチャを示す図である。 論理インターフェースのタイルのインターフェースの例示的な実施態様を示す図である。 論理インターフェースのタイルのインターフェースの別の例示的な実施態様を示す図である。 論理インターフェースのタイルのダイレクトメモリアクセスエンジンの例示的な実施態様を示す図である。 複数のダイを有するデバイスの物理インターフェースの例示的な実施態様を示す図である。 複数のダイを有するデバイスの物理インターフェースの別の例示的な実施態様を示す図である。 複数のダイを有するデバイスの物理インターフェースの別の例示的な実施態様を示す図である。 複数のＤＰＥインターフェースを含む例示的な実施態様を示す図である。 複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。 複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。 複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。 複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。

詳細な説明
本開示には、新規な特徴を規定する特許請求の範囲が添付されているが、本開示内で説明される様々な特徴は、図面と併せてこの説明を考慮することによってよりよく理解されると考えられる。本明細書に記載のプロセス（複数可）、機械（複数可）、製造物（複数可）、及びそれらの任意の変形は、例示の目的で提供される。本開示内で説明されている特定の構造的及び機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の基礎として、及び、実質的に任意の適切に詳述されている構造を様々に採用するために当業者を教示するための表現の基礎として解釈されるべきである。さらに、本開示内で使用される用語及び語句は、限定することを意図するものではなく、説明されている特徴の理解可能な説明を提供することを意図する。

本開示は、集積回路（ＩＣ）に関し、より詳細には、データ処理エンジン（ＤＰＥ）アレイを含むマルチダイＩＣに関する。ＤＰＥアレイは、ＤＰＥインターフェースと組み合わせてデータ処理エンジン（ＤＰＥ）と呼ばれる複数のハードワイヤード及び構成可能な回路ブロックを指す。各ＤＰＥは、メモリモジュールと組み合わせてデータ処理動作を実施することができるコアを含むことができる。ＤＰＥアレイ内のＤＰＥは、様々な異なるメカニズムを通じて互いに通信することができる。一態様では、ＤＰＥは、コアが同じＤＰＥ内のメモリモジュール及び他の異なるＤＰＥに位置する１つ以上の他のメモリモジュールにアクセスすることができる共有メモリアーキテクチャを介して互いに通信することができる。別の態様では、ＤＰＥは、ＤＰＥ間でデータストリームを搬送することができるストリームスイッチを介して互いに通信することができる。さらに別の態様では、ＤＰＥアレイのコアは、１つのコアがコアの内部レジスタからＤＰＥアレイ内の他のＤＰＥの１つ以上の他のコアにデータを直接送信することを可能にするカスケード接続によって直接接続されてもよい。

ＤＰＥインターフェースは、１つ以上の他の回路がＤＰＥアレイと通信するための回路要素を実装する。これらの異なる回路は、ＤＰＥアレイと同じダイ内に、ＤＰＥアレイと同じパッケージ内の他のダイ内に、又はＤＰＥアレイを含むパッケージの外部に実装されてもよい。例えば、ダイのうちの１つ（以上）がＤＰＥアレイを含む複数のダイを使用して実装されるデバイスの文脈において、ＤＰＥインターフェースは、同じダイ上の他の回路、デバイスの異なるダイに実装される１つ以上の回路、ＤＰＥアレイを含むパッケージの外部の回路、又は上記の任意の組み合わせとの通信を容易にする。

ＤＰＥアレイのＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを含むことができる。論理インターフェースは、各タイルがＤＰＥアレイのＤＰＥのサブセットと通信することができるタイルアーキテクチャを使用して実装することができる。物理インターフェースは、図面を参照して本明細書で説明されるような１つ以上の異なるアーキテクチャを使用して実装されてもよい。場合によっては、物理インターフェースは、異なるタイプのダイがパッケージに含まれ、標準化されたインターフェースを使用してＤＰＥアレイと通信することを可能にする標準化されたインターフェースを使用して実装されてもよい。

特定のダイ又はそれ自体の専用ダイ内にＤＰＥアレイを実装し、同じパッケージ内に様々なタイプの他のダイを含めることによって、ＩＣ設計者に多大な柔軟性が提供される。これに関して、本開示内に記載された本発明の構成は、他のタイプのモノリシック、単一ダイ構造にまさる様々な利点を提供する。例えば、ＤＰＥアレイを実装するダイは、特定のタイプのプロセス技術（例えば、特徴サイズ、技術ノード、又はプロセスノード）を使用して実装されてもよく、一方、ＤＰＥアレイと通信可能に連結された他のダイは、異なるプロセス技術を使用して実装されてもよい。「プロセス技術」という用語は、特定の半導体製造プロセス及びその特定の半導体製造プロセスの設計規則を意味する。異なるプロセス技術は、異なる回路生成及びアーキテクチャを意味することが多く、一般に、プロセス技術に関して、技術ノードが小さいほど、電子構成要素の特徴サイズが小さくなる。

１つ以上の例示的な実施態様において、パッケージの異なるダイは、異なるパワードメインに含まれてもよい。パワードメインは、同じ電源又は電力レールによって給電される回路要素を指す。異なるパワードメインは、異なる電位を有してもよく、他のパワードメインとは独立してオン及び／又はオフにされてもよい。本明細書に記載の例示的な実施態様では、各ダイは、他の１つ以上のダイとは独立して電源をオン又はオフにすることができる。

１つ以上の例示的な実施態様において、パッケージの異なるダイは、異なるクロックドメインに含まれてもよい。クロックドメインは、同じクロックソースによって供給される回路要素を指す。異なるクロックドメインは、異なるクロックソースを有することができ、したがって、互いに独立したクロック信号を使用することができる。例えば、異なるクロックドメインのクロック信号は、異なるクロック周波数及び／又は位相を有し得る。本明細書に記載の例示的な実施態様では、各ダイは、異なるクロックソースによってクロックされ、したがって、異なる周波数及び／又は位相のクロック信号に基づいて動作することができる。

本発明の構成のさらなる態様は、図面を参照して以下により詳細に説明される。説明を単純かつ明瞭にするために、図に示す要素は必ずしも原寸に比例して描かれていない。例えば、いくつかの要素の寸法は、明瞭にするために他の要素に対して誇張されている場合がある。さらに、適切であると考えられる場合、対応する、類似の、又は同様の特徴を示すために、図面間で参照符号が繰り返される。

図１Ａ及び図１Ｂは、まとめて、ＩＣ１００の例示的な実施態様を示す。説明の目的のために、図１Ａ及び図１Ｂはまとめて「図１」と呼ばれる場合がある。図１の例では、ＩＣ１００は、マルチダイＩＣとして実装されている。さらに、ダイのうちの１つ以上は、ＤＰＥアレイ１１０を含む。本開示内で、「マルチダイＩＣ」という用語は、通信可能に連結されて単一のパッケージ内に含まれる２つ以上のダイを含むように実装されている集積回路を意味する。

図１Ａは、ＩＣ１００のトポグラフィ図を示す。図１Ａの例では、ＩＣ１００は、複数のダイを積層することによって形成される「積層型ダイ」タイプのデバイスとして実装される。ＩＣ１００は、インターポーザ１０２と、ダイ１０４と、ダイ１０６と、パッケージ基板１０８とを含む。ダイ１０４及び１０６の各々は、インターポーザ１０２の表面、例えば上面に取り付けられる。一態様では、ダイ１０４及び１０６は、フリップチップ技術を使用してインターポーザ１０２に取り付けられる。インターポーザ１０２は、パッケージ基板１０８の上面に取り付けられている。

一般に、インターポーザ１０２は、ダイ１０４、１０６とパッケージ基板１０８との間に配置される中間ダイである。インターポーザ１０２は、相互接続、ルーティング、及び／又は接地面／電力面を提供するように実装される。パッケージ基板１０８は、パッケージに機械的ベース支持を提供し、パッケージの外部のノードに接続するための電気的インターフェースを提供する。ＩＣ１００は、図解を容易にするために図１又は図２には示されていないキャップ部分を含むことができる。

図１Ａの例では、インターポーザ１０２は、ダイ１０４及び１０６が水平に積層される平坦な表面を有するダイである。図示のように、ダイ１０４及び１０６は、インターポーザ１０２の平坦な表面上に隣り合って位置する。図１Ａのインターポーザ１０２に示されているダイの数は、例示を目的としており、限定するものではない。他の例示的な実施態様において、３つ以上のダイがインターポーザ１０２上に搭載されてもよい。

インターポーザ１０２は、ダイ１０４及び１０６の各々に対して共通の搭載面及び電気的結合を提供する。インターポーザ１０２の製造は、パターニングされてワイヤを形成する１つ以上の導電層の堆積を可能にする１つ以上のプロセスステップを含むことができる。これらの導電層は、アルミニウム、金、銅、ニッケル、様々なケイ化物、及び／又は他の適切な材料から形成されてもよい。インターポーザ１０２は、例えば二酸化ケイ素などの１つ以上の誘電体又は絶縁層（複数可）の堆積を可能にする１つ以上の追加のプロセスステップを使用して製造されてもよい。インターポーザ１０２はまた、ビア及び貫通ビア（ＴＶ）も含んでもよい。ＴＶは、インターポーザ１０２及びその基板を実装するために使用される特定の材料に応じて、貫通シリコンビア（ＴＳＶ）、貫通ガラスビア（ＴＧＶ）、又は他のビア構造であってもよい。インターポーザ１０２がパッシブダイとして実装される場合、インターポーザ１０２は、様々なタイプのはんだバンプ、ビア、ワイヤ、ＴＶ、及びバンプ下冶金層（ＵＢＭ）のみを有することができる。インターポーザ１０２がアクティブダイとして実装される場合、インターポーザ１０２は、ＰＮ接合を含むトランジスタ、ダイオードなどの電気素子を参照して、１つ以上の能動素子を形成する追加のプロセス層を含むことができる。

ダイ１０４は、アクティブダイとして実装され、１つ以上のＤＰＥアレイ１１０を含むことができる。アクティブダイは、１つ以上の能動素子を含むダイである。一態様では、ダイ１０４は、ＤＰＥアレイ１１０のみ（例えば、ダイ１０４の外に位置する他の回路と通信するのに必要な任意の回路要素を包含するＤＰＥアレイ１１０のみ）を含んでもよい。別の態様では、ダイ１０４は、ＤＰＥアレイ１１０と、他の機能を実施することができる追加の回路ブロックとを含んでもよい。ダイ１０６は、パッシブダイ又はアクティブダイとして実装されてもよい。例示の目的のために、ダイ１０４は、１つ以上のＤＰＥアレイ１１０を含んでもよく、一方、ダイ１０６は、１つ以上の異なるサブシステムを実装する。例示的なサブシステムを本明細書に記載する。一態様では、ダイ１０６もまた、１つ以上のＤＰＥアレイ１１０を含んでもよい。本明細書で提供される例は、例示を目的とするものであり、限定することを意図するものではない。ＩＣ１００は、例えば、ダイが異なるタイプであり、及び／又は本開示内に記載されたものとは異なる機能を提供する、３つ以上のダイを含んでもよい。

図１Ｂは、図１ＡのＩＣ１００の側断面図である。図１Ｂは、図１ＡのＩＣ１００を切断線１Ｂ－１Ｂに沿って見た図を示す。ダイ１０４及び１０６の各々は、はんだバンプ１１２を介してインターポーザ１０２の第１の平坦な表面に電気的及び機械的に結合される。一例では、はんだバンプ１１２はマイクロバンプとして実装される。さらに、様々な他の技法のいずれかを使用して、ダイ１０４及び１０６をインターポーザ１０２に取り付けることができる。例えば、ボンドワイヤ又はエッジワイヤを使用して、ダイ１０４及び１０６をインターポーザ１０２に機械的及び電気的に取り付けることができる。別の例では、接着材料を使用して、ダイ１０４及び１０６をインターポーザ１０２に機械的に取り付けることができる。はんだバンプ１１２を使用したインターポーザ１０２へのダイ１０４及び１０６の取り付けは、図１Ｂに示すように、例示を目的として提供されており、限定として意図されているものではない。

インターポーザ１０２は、インターポーザ１０２内に破線又は点線として示されている１つ以上の導電層１１４を含む。導電層１１４は、前述のような様々な金属層のいずれかを使用して実装される。導電層１１４は、インターポーザ１０２のワイヤ１１６を実装するパターン化金属層を形成するように処理される。少なくとも２つの異なるダイ、例えばダイ１０４及び１０６を結合するワイヤは、ダイ間ワイヤと呼ばれる。図１Ｂの例では、インターポーザ１０２内のパターン化金属層１１４から形成されたワイヤ１１６は、ダイ間ワイヤである。ワイヤ１１６は、ダイ１０４とダイ１０６との間でダイ間信号を通過させる。例えば、ワイヤ１１６の各々は、ダイ１０４の下のはんだバンプ１１２をダイ１０６の下のはんだバンプ１１２と結合し、それによってダイ１０４とダイ１０６との間のダイ間信号の交換を可能にする。ワイヤ１１６は、データワイヤであってもよい。別の態様では、ワイヤ１１６は、１つ以上の電力ワイヤを含んでもよい。電力ワイヤは、電位を搬送するワイヤ、又は、接地電位若しくは基準電位を有するワイヤであってもよい。

複数の異なる導電層１１４及びワイヤ１１６が、ビア１１８を使用して互いに結合されてもよい。一般に、ビア構造は、垂直導電経路を実装するために使用される。垂直導電経路は、デバイスのプロセス層に垂直な導電経路を指す。これに関して、はんだバンプ１１２と接触するワイヤ１１６の垂直部分が、ビア１１８として実装される。インターポーザ１０２内の相互接続を実装するために複数の導電層を使用することにより、より多くの数の信号をルーティングすることができ、インターポーザ１０２内で信号のより複雑なルーティングを達成することができる。

ＴＶ１２２は、インターポーザ１０２の全体ではないにしても相当の部分を通って垂直に横断する、例えば延在する電気接続を形成するビアである。ＴＶ１２２は、ワイヤ及びビアのように、銅、アルミニウム、金、ニッケル、様々なケイ化物、及び／又は他の適切な材料を含むがこれらに限定されない様々な異なる導電性材料のいずれかから形成されてもよい。図示のように、ＴＶ１２２の各々は、インターポーザ１０２の底面からインターポーザ１０２の導電層１１４まで延在する。ＴＶ１２２はさらに、１つ以上のビア１１８と組み合わせて、導電層１１４のうちの１つ以上を通じてはんだバンプ１１２に結合されてもよい。

はんだバンプ１２０を使用して、インターポーザ１０２の第２の平坦な表面をパッケージ基板１０８に機械的及び電気的に結合することができる。特定の例示的な実施態様では、はんだバンプ１２０は、破壊抑制チップ接続（Ｃ４）ボールとして実装される。パッケージ基板１０８は、複数の異なるはんだバンプ１２０をパッケージ基板１０８の下の１つ以上のノード及び回路基板などの他の回路構造に結合する導電経路１２４を含む。したがって、はんだバンプ１２０のうちの１つ以上は、パッケージ基板１０８内の回路要素又は配線を通じて、インターポーザ１０２内の回路をＩＣ１００の外部のノードに結合する。

図２Ａ及び図２Ｂは、まとめて、ＩＣ１００の別の例示的な実施態様を示す。説明の目的のために、図２Ａ及び図２Ｂはまとめて「図２」と呼ばれる場合がある。図２の例では、ＩＣ１００は、マルチダイＩＣとして実装されている。ダイ１０４及び１０６は、図１に関連して説明したように実装されてもよい。例えば、ダイ１０４は、１つ以上のＤＰＥアレイ（複数可）１１０を含むアクティブダイであってもよい。ダイ１０４の回路要素は、ダイ１０４の外側に位置するノードを通信するために必要な任意の回路要素を包含するＤＰＥアレイ１１０のみを含んでもよい。別の例では、ダイ１０４は、ＤＰＥアレイ１１０及び追加の回路要素を含んでもよい。ダイ１０６は、アクティブ又はパッシブであってもよい。ダイ１０６もまた、１つ以上のＤＰＥアレイを含んでもよい。

図２Ａは、ＩＣ１００のトポグラフィ図を示す。図２Ａの例では、ダイ１０４及び１０６はブリッジダイ２０２によって通信可能に連結される。ブリッジダイ２０２は、パッケージ基板１０８内に埋め込まれてもよい。ブリッジダイ２０２の一例は、カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎから入手可能な埋め込みマルチダイ相互接続ブリッジ（ＥＭＩＢ：Ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ－Ｄｉｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｂｒｉｄｇｅ）である。本明細書において提供される例示的なブリッジダイは、例示を目的としており、限定するものではないことを理解されたい。

ブリッジダイ２０２を含むパッケージ基板１０８は、ダイ１０４及び１０６の各々に対して共通の搭載面及び電気的結合を提供する。ブリッジダイ２０２は、ダイ１０４をダイ１０６に通信可能に連結することができる相互接続回路要素、例えば、１つ以上のパターン化金属層を実装する。一態様では、ブリッジダイ２０２はパッシブダイである。別の態様では、ブリッジダイ２０２はアクティブダイである。ダイ１０４及び１０６は、パッケージ基板１０８及びブリッジダイ２０２から形成される平坦な表面上に隣り合って位置する。図２Ａに示されているダイの数は、例示を目的としており、限定するものではない。他の例示的な実施態様では、３つ以上のダイがパッケージ基板１０８上に搭載され、追加のブリッジダイ２０２によって通信可能に連結されてもよい。

図２Ａの例において、ダイ１０４は、１つ以上のＤＰＥアレイ１１０を含むアクティブダイとして実装されてもよい。ダイ１０６は、パッシブダイ又はアクティブダイとして実装されてもよい。ダイ１０６は、１つ以上の追加のＤＰＥアレイを含む、本明細書に記載の複数の異なるサブシステムのいずれかを実装するように構成されてもよい。本明細書で提供される例は、例示を目的とするものであり、限定することを意図するものではない。例えば、図２のＩＣ１００は、ダイのタイプ及び／又は機能が異なる３つ以上のダイを含んでもよい。

図２Ｂは、図２ＡのＩＣ１００の側断面図である。図２Ｂは、図２ＡのＩＣ１００を切断線２Ｂ－２Ｂに沿って見た図を示す。ダイ１０４及び１０６の各々は、はんだバンプ２０４及び２０６を介してパッケージ基板１０８の第１の平坦な表面及びブリッジ回路２０２の第１の表面に電気的及び機械的に結合される。一例では、はんだバンプ２０４及び／又は２０６はマイクロバンプとして実装される。一態様では、ダイ１０４及びダイ１０６をパッケージ基板１０８に接続するために使用されるはんだバンプは、ダイ１０４及びダイ１０６をブリッジダイ２０２に接続するために使用されるはんだバンプよりも大きいサイズであってもよく、及び／又はより大きい間隔を有してもよい。例えば、はんだバンプ２０６は、はんだバンプ２０４よりも、ともに近接して離間されてもよい。

ブリッジダイ２０２は、ダイ１０４をダイ１０６と通信可能に連結する回路要素を実装する。したがって、ダイ１０４とダイ１０６との間で交換される信号は、ブリッジダイ２０２を通って搬送される。これに関して、図２Ｂの例におけるダイ間ワイヤ１１６はブリッジダイ２０２内に実装される。１つの例示的な実施態様では、ブリッジダイ２０２は、ダイ１０４をダイ１０６に通信可能に連結するための短い相互接続ワイヤを含む。ブリッジダイ２０２は、ダイ１０４とはんだバンプ２０８との間の通信又はダイ１０６とはんだバンプ２０８との間の通信を可能にするＴＶを一切含まない。すなわち、ブリッジダイ２０２は、ダイ１０４とダイ１０６との間の通信のためだけに確保されて利用され、ダイ１０４又はダイ１０６によるＩＣ１００の外部のノードへのアクセスを一切提供しない。

図２Ｂの例では、ダイ１０４及び１０６は、パッケージトレース２１０によって、例えばはんだバンプ２０８を介して、パッケージの外部の回路要素と通信する。ブリッジダイ２０２がアクティブダイとして実装される例では、ブリッジダイは、図２Ｂには示されていない１つ以上の追加のパッケージトレース２１０によってはんだバンプ２０８のうちの１つ以上に結合されてもよい。

例示的な一実施態様では、図１及び／又は図２に関連して説明したように、ＩＣ１００は、ダイ１０４及び１０６が同じパワードメイン上にあるように実装されてもよい。別の例示的な実施態様では、図１及び／又は図２のダイ１０４及び１０６は、異なるパワードメインに実装されてもよく、互いに独立して電源をオン及びオフにされてもよい。さらに、説明したように、ダイ１０４及び１０６は、異なるパワードメインに実装される場合、異なる電圧レベルで動作することができる。異なる電圧レベルで動作する際に、ダイ１０４及び１０６、インターポーザ１０２、及び／又はブリッジダイ２０２は、信号が異なるパワードメイン間を通過することを可能にする適切なインターフェース回路要素を含むことができる。

別の例示的な一実施態様では、図１及び／又は図２に関連して説明したように、ＩＣ１００は、ダイ１０４及び１０６が同じクロックドメインの一部として動作するように実装されてもよい。したがって、図１及び／又は図２のダイ１０４及び１０６は、異なるクロックドメインにおいて実装されてもよく、したがって、異なる周波数でクロックされてもよい。

例示的な一実施態様では、図１及び／又は図２に関連して説明したように、ＩＣ１００は、ダイ１０４、１０６、インターポーザ１０２、及び／又はブリッジダイ２０２が異なるプロセス技術（例えば、異なる特徴サイズを有する）を使用して実装されるように実装されてもよい。一例では、ＤＰＥアレイ１１０を含むダイ１０４は３ｎｍプロセス技術を使用して実装されてもよく、一方、ダイ１０６は１６ｎｍ技術を使用して実装される。

図３は、ＩＣ１００の別の例を示す。図３の例では、ダイ１０４及び１０６のみが示されている。一態様では、ダイ１０４及び１０６は、図１に関連して説明したようなインターポーザを使用してダイ間ワイヤ１１６によって結合されてもよい。別の態様では、ダイ１０４及び１０６は、図２に関連して説明したように、パッケージ基板に埋め込まれたブリッジダイを使用してダイ間ワイヤ１１６によって結合されてもよい。

ダイ１０４は、ＤＰＥアレイ１１０を含む。ＤＰＥアレイ１１０は、論理インターフェース３０４及び物理インターフェース３０６を有するＤＰＥインターフェース３０２を含む。ダイ１０６は、論理インターフェース３１０及び物理インターフェース３１２を有するダイインターフェース３０８を含む。ダイ間ワイヤ１１６は、物理インターフェース３０６を物理インターフェース３１２と接続することができる。ダイ間ワイヤ１１６は、前述のようにインターポーザ又はブリッジダイ内に実装されてもよい。

図３の例では、物理インターフェース３０６は、本明細書でより詳細に説明するような１つ以上の異なる技術を使用して実装されてもよい。例示的な実施態様では、物理インターフェース３０６は、１つ以上のチャネルを有する並列インターフェースとして実装される。場合によっては、チャネルは互いに独立して動作し、別個のクロッキングを使用してもよい。並列インターフェースの例は、１つ以上のＬａｇｕｎａサイト（カリフォルニア州サンノゼのＸｉｌｉｎｘ，Ｉｎｃ．から入手可能）を使用する実施態様、及び１つ以上の高帯域幅メモリ（ＨＢＭ）インターフェースを使用する実施態様を含むことができるが、これに限定されない。別の例示的な実施態様では、物理インターフェース３０６は、１つ以上の高速シリアルトランシーバを使用して実装されてもよい。そのようなトランシーバは、ギガビット範囲の速度でシリアル化データを送受信することができる。

図４は、ＤＰＥアレイ１１０の例示的な実施態様を示す。図４の例において、ＤＰＥアレイ１１０は、複数の相互接続されたプログラマブルＤＰＥ４０２として実装される。ＤＰＥ４０２は、アレイ状に配置構成することができ、配線接続されている。各ＤＰＥ４０２は、１つ以上のコア４０４及びメモリモジュール（図４において「ＭＭ」と略記）４０６を含むことができる。一態様では、各コア４０４は、それぞれの各コア内に含まれるコア固有プログラムメモリ（図示せず）に記憶されたプログラムコード（例えば、コンピュータ可読又は実行可能命令）を実行することができる。各コア４０４は、同じＤＰＥ４０２内のメモリモジュール４０６、及び、ＤＰＥ４０２のコア４０４に上下左右の方向に隣接する任意の他のＤＰＥ４０２のメモリモジュール４０６に直接アクセスすることができる。例えば、コア４０４－５は、メモリモジュール４０６－５、４０６－８、４０６－６、及び４０６－２を直接読み出し及び／又は書き込むことができる（例えば、図示されていないそれぞれのメモリインターフェースを介して）。コア４０４－５は、メモリモジュール４０６－５、４０６－８、４０６－６、及び４０６－２の各々をアドレス指定可能なメモリの統合領域（例えば、コア４０４－５にとってアクセス可能なローカルメモリの一部）と見なす。これにより、ＤＰＥアレイ１１０内の異なるＤＰＥ４０２間のデータ共有が容易になる。他の例では、コア４０４－５は、他のＤＰＥ内のメモリモジュール４０６に直接接続されてもよい。

ＤＰＥ４０２は、プログラマブルＤＰＥ相互接続によって相互接続される。プログラマブルＤＰＥ相互接続は、まとめて利用されて、１つ以上の異なる独立したネットワークを形成する。例えば、プログラマブルＤＰＥ相互接続は、まとめて、ストリーミング接続から形成されるストリーミングネットワーク（陰影付き矢印）、及び、メモリマップド接続から形成されるメモリマップドネットワーク（網掛け矢印）を形成することができる。

メモリマップド接続を介して構成データをＤＰＥ４０２の制御レジスタにロードすることにより、各ＤＰＥ４０２及びその中の構成要素を独立して制御することができる。ＤＰＥ４０２は、ＤＰＥ毎に有効化／無効化することができる。各コア４０４は、例えば、コア４０４又はクラスタとして動作する複数のコア４０４の分離を達成するために、説明したようなメモリモジュール４０６又はそのサブセットのみにアクセスするように構成することができる。各ストリーミング接続は、ＤＰＥ４０２又はクラスタとして動作する複数のＤＰＥ４０２の分離を達成するために、選択されたＤＰＥ４０２のみの間の論理接続を確立するように構成することができる。各コア４０４は、そのコア４０４に固有のプログラムコードをロードすることができるため、各ＤＰＥ４０２は、その中に１つ以上の異なるカーネルを実装することができる。

他の態様では、ＤＰＥアレイ１１０内のプログラマブルＤＰＥ相互接続は、各々が互いから、並びに、ストリーミング接続及びメモリマップド接続から独立した（例えば、これらとは明確に区別され、かつ別個のものである）デバッグネットワーク及びイベントブロードキャストネットワークなどの追加の独立したネットワークを含むことができる。いくつかの態様では、デバッグネットワークは、メモリマップド接続から形成され、及び／又はメモリマップドネットワークの一部である。

コア４０４は、カスケード接続を介して１つ以上の隣接するコア４０４と直接接続することができる。一態様では、カスケード接続は、コア４０４間の一方向の直接的な接続である。一般に、カスケード接続は、あるコア４０４が別のコア４０４と直接データを共有することを可能にする直接コア間接続である。例えば、カスケード接続を通じて、コア４０４－２の内部レジスタに記憶されたコンテンツは、コア４０４－３に直接又はコア４０４－５に直接提供され得る。同様に、カスケード接続を通じて、コア４０４－５は、コア４０４－６の内部レジスタからのコンテンツ又はコア４０４－２の内部レジスタからのコンテンツを直接受信することができる。

例示的な一実施態様では、コンテンツ（例えば、ソースコア）を送信しているコア４０４は、カスケード接続を介して内部レジスタからコンテンツを直接送信することができる。同様に、コンテンツは、受信コア（例えば、ターゲットコア）の内部レジスタにおいて直接受信されてもよい。例示的な実施態様では、内部レジスタは、コアの累積レジスタ、又は累積レジスタに接続（例えば、直接）及び／又は供給することができる別の内部レジスタであってもよい。カスケード接続の各々は、構成データをそれぞれのＤＰＥ４０２の制御レジスタにロードすることによって、独立して、例えば別個に、有効化又は無効化されてもよい。

例示的な実施態様では、ＤＰＥ４０２はキャッシュメモリを含まない。キャッシュメモリを省略することにより、ＤＰＥアレイ１１０は、予測可能な、例えば決定論的な性能を達成することができる。さらに、異なるＤＰＥ４０２に配置されるキャッシュメモリ間の一貫性を維持する必要がないため、重大な処理オーバーヘッドが回避される。さらなる例では、コア４０４は入力割り込みを有しない。したがって、コア４０４は、中断されずに動作することができる。コア４０４への入力割り込みを省略することもまた、ＤＰＥアレイ１１０が予測可能な、例えば決定論的な性能を達成することを可能にする。

ＤＰＥインターフェースブロック３０２は、ＤＰＥ４０２を他の回路要素に接続するインターフェースとして動作する。図４の例では、他の回路要素は、ＤＰＥアレイ１１０を含むダイ以外のダイ内に位置する回路ブロックを含む。図４の例では、ＤＰＥインターフェースブロック３０２の論理インターフェース３０４は、一行に編成された複数の相互接続されたタイル４０８を含む。特定の例では、ＤＰＥインターフェースブロック３０２内にタイル４０８を実装するために異なるアーキテクチャを使用することができ、そこでは各異なるタイルアーキテクチャが、ＩＣ１００の異なるリソースとの通信をサポートする。タイル４０８は、あるタイルから別のタイルへと双方向にデータが伝播することができるように接続される。各タイル４０８は、直上のＤＰＥ４０２の列のインターフェースとして動作することができる。

タイル４０８は、図示のようにストリーミング接続及びメモリマップド接続を使用して、隣接するタイル、直上のＤＰＥ４０２、及び下方の回路要素、例えば、物理インターフェース３０６に接続される。タイル４０８はまた、ＤＰＥアレイ１１０内に実装されたデバッグネットワークに接続するデバッグネットワークを含むことができる。タイル４０８は、物理インターフェース３０６によって、ＤＰＥ４０２からＩＣ１００の他の回路ブロックにデータを送信することができる。物理インターフェース３０６は、上述のようにダイ間ワイヤ１１６によってＩＣ１００のそのような他の回路ブロックと通信することができる。ダイ１０６に含まれ得るＩＣ１００の他の回路ブロックの例は、これらに限定するものではないが、１つ以上のプロセッサ若しくはプロセッサシステム、プログラマブル論理、１つ以上のハードワイヤード回路ブロック、及び／又はプログラマブルネットワークオンチップ（ＮｏＣ）を含んでもよい。

タイル４０８は、他の回路ブロックからＤＰＥ４０２にデータを送信することができる。タイル４０８－１は、例えば、他の列のＤＰＥ４０２にアドレス指定されたデータを、例えば４０８－２又は４０８－３などの他のタイル４０８に送信しながら、上の列のＤＰＥ４０２にアドレス指定されたデータのそれらの部分を、アプリケーション又は構成にかかわらず、そのようなＤＰＥ４０２に提供することができ、結果、そのようなタイル４０８は、したがってそれぞれの列のＤＰＥ４０２にアドレス指定されたデータをルーティングすることができる。

１つ以上の他の例示的な実施態様において、１つ以上のタイル又はすべてのタイル４０８はまた、ダイ１０４上に位置する回路要素及び／又は回路ブロックへの接続も含んでもよいことを理解されたい。例えば、タイル４０８のうちの１つ以上は、ダイ１０４内に位置する回路ブロックに結合するために、メモリマップド接続及び／又はストリーミング接続を利用してもよい。別の例では、ＤＰＥアレイ１１０は、ＤＰＥアレイ１１０と同じダイ（例えば、ダイ１０４）内に位置する回路要素に結合するタイル４０８と通信するＤＰＥ４０２のいくつかの列と、ＤＰＥアレイ１１０を含むダイとは異なるダイに位置する回路要素に（例えば、ダイ１０６内の回路要素に）結合するタイルと通信するＤＰＥ４０２の他の列とを含んでもよい。

説明したように、他のタイプの回路要素の例には、プログラマブル論理、プロセッサシステム、ＮｏＣ、プラットフォーム管理コントローラ、及び／又は特定用途向け集積回路（ＡＳＩＣ）などのハードワイヤード回路ブロックが含まれるが、これらに限定されない。プログラマブル論理は、指定された機能を実施するようにプログラムされ得る回路要素である。一例として、プログラマブル論理は、フィールドプログラマブルゲートアレイタイプの回路要素として実装されてもよい。プログラマブル論理は、プログラマブル回路ブロックのアレイを含むことができる。本明細書において定義される場合、「プログラマブル論理」という用語は、再構成可能デジタル回路を構築するために使用される回路要素を意味する。プログラマブル論理は、基本機能を提供する多くのプログラマブル回路ブロックから形成される。プログラマブル論理のトポロジは、ハードワイヤード回路要素とは異なり、高度に構成可能である。プログラマブル論理の各プログラマブル回路ブロックは、典型的には、プログラマブル機能要素及びプログラマブル相互接続を含む。プログラマブル相互接続は、プログラマブル論理の高度に構成可能なトポロジを提供する。プログラマブル相互接続は、プログラマブル論理のプログラマブル回路ブロックのプログラマブル機能要素間の接続を提供するためにワイヤ毎に構成することができ、例えば、ストリームスイッチを介してパケット化データによって通信することが可能である、ＤＰＥ４０２間の接続とは異なりビット毎（例えば、各ワイヤが１ビットの情報を搬送する）に構成可能である。

使用前に、プログラマブル論理は、構成ビットストリームと呼ばれるデータを中にある内部構成メモリセルにロードすることによってプログラム又は「構成」されなければならない。構成メモリセルは、構成ビットストリームをロードされると、プログラマブル論理が、例えばトポロジなど、どのように構成され、どのように動作するか（例えば、実施される特定の機能）を定義する。本開示内で、「構成ビットストリーム」は、プロセッサ又はコンピュータによって実行可能なプログラムコードと同等ではない。

プロセッサシステムは、ダイの一部として作製されるハードワイヤード回路要素を指す。プロセッサシステムは、プログラムコードを実行することができる１つ以上のプロセッサとして実装されてもよく、又はそれを含んでもよい。プロセッサは、複数の異なる種類のプロセッサ（例えば、アプリケーションプロセッサ、リアルタイムプロセッサなど）を含んでもよい。一例において、プロセッサシステムは、例えば、プログラムコードを実行することができる単一のコアなどの、個別のプロセッサとして実装される。別の例では、プロセッサシステムは、マルチコアプロセッサとして実装される。さらに別の例では、プロセッサシステムは、１つ以上のコア、モジュール、コプロセッサ、Ｉ／Ｏインターフェース、及び／又は他のリソースを含むか否かにかかわらず、１つ以上のプロセッサを含む。プロセッサシステムは、様々な異なるタイプのアーキテクチャのいずれかを用いて実装されてもよい。プロセッサシステムを実装するために使用され得る例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、グラフィックスプロセッシングユニット（ＧＰＵ）アーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、前述のアーキテクチャの組み合わせ、又はコンピュータ可読命令若しくはプログラムコード（例えば、ユーザアプリケーション）を実行することが可能な他の適切なアーキテクチャを含んでもよいが、これらに限定されない。

ＮｏＣは、ＩＣ１００内のエンドポイント回路間でデータを共有するためのプログラマブル相互接続ネットワークを指す。エンドポイント回路は、ＤＰＥアレイ１１０、又は、本明細書に記載のＩＣ１００の様々なタイプの回路ブロック及び／若しくはリソース（例えば、プログラマブル論理、プロセッサシステム、及び／又はハードワイヤード回路ブロック）のいずれかの中に配置することができる。ＮｏＣは、専用スイッチングによる高速データパスを含むことができる。一例では、ＮｏＣは、１つ以上の水平パス、１つ以上の垂直パス、又は水平パスと垂直パスの両方を含む。

ＮｏＣ内では、ＮｏＣを通じてルーティングされるべきネットは、ＩＣ１００内での実装のためのユーザ回路設計が作成されるまで未知である。ＮｏＣは、エンドポイント回路を接続するためにスイッチ間及びＮｏＣインターフェース間でデータを渡すために、スイッチ及びインターフェースなどのＮｏＣ内の要素がどのように構成され、動作するかを定義する構成データを、内部構成レジスタにロードすることによってプログラムすることができる。ＮｏＣは、ＩＣ１００の一部として作製され（例えば、配線接続され）、したがって、物理的に修正可能ではないが、ＮｏＣは、ユーザ回路設計の複数の異なるマスタ回路と複数の異なるスレーブ回路との間の接続を確立するようにプログラムすることができる。場合によっては、ＮｏＣは、電源投入時に、その中にいかなるデータパス又はルートも実装しない。しかしながら、構成されていると、ＮｏＣは、エンドポイント回路間でデータパス又はルートを実装する。

回路ブロックの別の例は、プラットフォーム管理コントローラ（ＰＭＣ）である。ＰＭＣは、ＩＣ１００の管理を担当することができる回路ブロックである。例えば、ＰＭＣは、ＩＣ１００全体にわたって他の回路リソースを管理することができるＩＣ１００内のサブシステムとして実装されてもよい。ＰＭＣは、安全でセキュアな環境を維持し、ＩＣ１００をブートし、通常動作中にＩＣ１００を管理することができる。例えば、ＰＭＣは、ＩＣ１００の複数の異なる回路リソース（例えば、ＤＰＥアレイ１１０、プログラマブル論理、ＮｏＣ、及び／又はハードワイヤード回路ブロック）の電源投入、ブート／構成、セキュリティ、電力管理、安全性監視、デバッグ、及び／又はエラー処理に対する統合されたプログラマブル制御を提供することができる。ＰＭＣは、プロセッサシステムをプログラマブル論理から切り離す専用プラットフォームマネージャとして動作することができる。したがって、プロセッサシステム及びプログラマブル論理は、互いに独立して管理、構成、並びに／あるいは電源をオフ及び／又はオフにすることができる。

ＰＭＣは、専用リソースを有するプロセッサとして実装されてもよい。ＰＭＣは、複数の冗長プロセッサを含んでもよい。ＰＭＣのプロセッサは、ファームウェアを実行することができる。ファームウェアの使用は、別個の処理ドメイン（ダイ及び／又はサブシステム特有のものであり得る「パワードメイン」から区別される）を作成する際の柔軟性を提供するために、リセット、クロッキング、及び保護などの、ＩＣ１００のグローバル機能の構成可能性及びセグメント化をサポートする。処理ドメインは、ＩＣ１００の１つ以上の異なるプログラマブル回路リソースの混合又は組み合わせを含むことができる（例えば、処理ドメイン又はパーティションは、ＤＰＥアレイ１１０、プロセッサシステム、プログラマブル論理、ＮｏＣ、及び／又はハードワイヤード回路ブロックからの異なる組み合わせ又はデバイスを含むことができる）。

ハードワイヤード回路ブロックは、ＩＣ１００の一部として作製された専用回路ブロックを含む。配線接続されるが、ハードワイヤード回路ブロックは、１つ以上の異なる動作モードを実施するために、構成データを制御レジスタにロードすることによって構成することができる。ハードワイヤード回路ブロックの例は、入力／出力（Ｉ／Ｏ）ブロック、ＩＣ１００の外部の回路及び／又はシステムに信号を送受信するためのトランシーバ、メモリコントローラなどを含むことができる。複数の異なるＩ／Ｏブロックの例は、シングルエンド及び疑似差分Ｉ／Ｏを含むことができる。トランシーバの例は、高速差動クロックトランシーバを含むことができる。ハードワイヤード回路ブロックの他の例は、暗号化エンジン、デジタル－アナログ変換器（ＤＡＣ）、アナログ－デジタル変換器（ＡＤＣ）などを含むが、これらに限定されない。一般に、ハードワイヤード回路ブロックは、特定用途向けの回路ブロックである。

ＤＰＥアレイ１１０は、ダイ１０４に実装される場合、記載されたもの以外の様々な他のタイプの回路のいずれかに結合されてもよい。例えば、ダイ１０４は、ＲＡＭ、他の特殊回路要素（例えば、ＡＳＩＣ）、モデム、トランシーバなどを含むか又は実装するダイに結合されてもよい。

図５Ａ及び図５Ｂは、ＤＰＥアレイ１１０のＤＰＥ４０２の例示的なアーキテクチャを示す。説明の目的のために、図５Ａ及び図５Ｂはまとめて「図５」と呼ばれる場合がある。

図５Ａを参照すると、ＤＰＥ４０２は、コア４０４と、メモリモジュール４０６とを含む。ＤＰＥ４０２は、ストリームスイッチ５０２及びメモリマップドスイッチ５０４を含むＤＰＥ相互接続をさらに含む。

コア４０４は、ＤＰＥ４０２のデータ処理能力を提供する。コア４０４は、様々な異なる処理回路のいずれかとして実装されてもよい。図５の例では、コア４０４は、オプションのプログラムメモリ５０６を含む。１つ以上の例示的な実施態様では、コア４０４は、プログラムコード、例えばコンピュータ可読命令を実行することができるプロセッサとして実装される。プログラムメモリ５０６は、コア４０４によって実行される命令を記憶することができる。コア４０４は、例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ベクトルプロセッサ、又は命令を実行することができる他のタイプのプロセッサとして実装されてもよい。コアは、本明細書に記載の様々なＣＰＵ及び／又はプロセッサアーキテクチャのいずれかを使用して実装されてもよい。別の例では、コア４０４は、超長命令語（ＶＬＩＷ）ベクトルプロセッサ又はＤＳＰとして実装される。

特定の例示的な実施態様では、プログラムメモリ５０６は、コア４０４用の専用プログラムメモリとして実装される。プログラムメモリ５０６は、同じＤＰＥ４０２のコアによってのみ使用されてもよい。したがって、プログラムメモリ５０６は、コア４０４によってのみアクセスされ得、ＤＰＥアレイ１１０内の任意の他のＤＰＥ４０２又は別のＤＰＥ４０２の構成要素と共有されない。プログラムメモリ５０６は、読み出し及び書き込み動作のための単一のポートを含むことができ、メモリマップドスイッチ５０４を介してＤＰＥアレイ１１０のメモリマップドネットワーク部分を使用してアドレス指定可能である。メモリマップドスイッチ５０４を介して、例えば、プログラムメモリ５０６は、ＤＰＥアレイ１１０の外部のマスタ回路によってプログラムコードをロードされてもよい。プログラムメモリ５０６にロードされたプログラムコードは、コア４０４によって実行されてもよい。

１つ以上の例示的な実施態様では、コア４０４は、アプリケーション固有の命令セットをサポートするようにカスタマイズされたアーキテクチャを有することができる。例えば、コア４０４は、無線用途のためにカスタマイズされ、無線特有の命令を実行するように構成されてもよい。別の例では、コア４０４は、機械学習のためにカスタマイズされ、機械学習固有の命令を実行するように構成されてもよい。

１つ以上の他の例示的な実施態様では、コア４０４は、特定の動作を実施するために専用のハード知的財産（ＩＰ）コアなどのハードワイヤード回路要素として実装される。その場合、コア４０４は、プログラムコードを実行しなくてもよい。コア４０４がプログラムコードを実行しない実施態様では、プログラムメモリ５０６は省略されてもよい。例示的かつ非限定的な例として、コア４０４は、ハード前方誤り訂正（ＦＥＣ）エンジン又は他の回路ブロックとして実装されてもよい。

いくつかの例示的な実施態様では、ＤＰＥアレイ１１０の異なるＤＰＥ４０２は、異なるタイプのコア４０４を含んでもよい。例えば、他のＤＰＥ４０２のコア４０４がプログラムコードを実行することができない一方で、１つ以上のコア４０４がプログラムコードを実行するように実装されてもよい。いずれの場合でも、各コア４０４は、プログラムコード／命令の実施によるか否かにかかわらず計算を実施するように構成され、本開示内で説明されるカスケード接続と共に使用され得る内部レジスタ又はレジスタ５２６を含むことができる。

コア４０４は、制御レジスタ５０８を含んでもよい。制御レジスタ５０８には、ＤＰＥ４０２の動作を制御するための構成データをロードすることができる。例えば、制御レジスタ５０８にロードされた構成データは、本明細書でより詳細に説明するＤＰＥ４０２のコア４０４、メモリモジュール４０６、ストリームスイッチ５０２、及びカスケードインターフェース５２２、５２４の動作を構成及び／又は制御することができる。１つ以上の例示的な実施態様では、ＤＰＥ４０２は、制御レジスタ５０８にロードされた構成データに基づいて、例えば、全体として、アクティブ化及び／又は非アクティブ化されてもよい。同様に、コア４０４は、制御レジスタ５０８にロードされた構成データに基づいてアクティブ化及び／又は非アクティブ化されてもよい。コア４０４は、メモリモジュール４０６が１つ以上の他のコアによってアクセスされ得るように、メモリモジュール４０６から独立してアクティブ化及び／又は非アクティブ化されてもよい。図５Ａの例では、制御レジスタ５０８は、メモリマップドスイッチ５０４を通じてメモリマップドネットワークを介してアドレス指定可能である（例えば、読み出し及び／又は書き込みされ得る）。非アクティブ化とは、回路ブロックを低電力モードにすること、又は回路ブロックから電力（例えば、電源電圧）を切断することを指す。

１つ以上の例示的な実施態様では、メモリモジュール４０６は、本明細書ではアプリケーションデータと呼ばれる、コア４０４（又は別のＤＰＥ４０２の別のコア）によって使用及び／又は生成されるデータを記憶することができる。メモリモジュール４０６は、ランダムアクセスメモリなどの読み出し／書き込みメモリを含むことができる。したがって、メモリモジュール４０６は、コア４０４によって読み出され消費され得るデータを記憶することができる。メモリモジュール４０６はまた、コア４０４によって書き込まれるデータ（例えば、結果）を記憶することができる。

１つ以上の他の例示的な実施態様では、メモリモジュール４０６は、ＤＰＥアレイ１１０内の他のＤＰＥ４０２の１つ以上の他のコア４０４によって使用及び／又は生成され得るデータ、例えばアプリケーションデータを記憶することができる。ＤＰＥ４０２の１つ以上の他のコア４０４はまた、メモリモジュール４０６から読み出し、及び／又はメモリモジュール４０６に書き込むことができる。特定の例示的な実施態様では、メモリモジュール４０６から読み出し及び／又はメモリモジュール４０６に書き込むことができる他のコア４０４は、１つ以上の隣りのＤＰＥ４０２のコア４０４であってもよい。図５ＡのＤＰＥ４０２のメモリモジュール４０６と境界線又は境界を共有する別のＤＰＥ（例えば、隣接するＤＰＥ）は、図５ＡのＤＰＥ４０２に対して「隣りの」ＤＰＥであると言われる。図５Ａのコア４０４及び隣りのＤＰＥ（例えば、図５Ａの対象ＤＰＥ４０２の上下左右のＤＰＥ）からの１つ以上の他のコア４０４がメモリモジュール４０６に読み書きすることを可能にすることによって、メモリモジュール４０６は、メモリモジュール４０６にアクセスすることができる異なるＤＰＥ４０２及び／又はコア４０４間の通信をサポートする共有メモリを実装する。

１つ以上の例示的な実施態様では、ＤＰＥアレイ１１０のＤＰＥ相互接続回路要素は、２つの異なるネットワークを含む。第１のネットワークは、ＤＰＥアレイ１１０の他のＤＰＥ４０２及び／又はＩＣ１００の他のシステムとデータを交換することができる。例えば、第１のネットワークは、アプリケーションデータを交換することができる。第２のネットワークは、ＤＰＥ（複数可）４０２のための構成、制御、及び／又はデバッグデータなどのデータを交換することができる。

図５の例では、ＤＰＥ相互接続回路要素の第１のネットワークは、ストリームスイッチ５０２及び他のＤＰＥ４０２の１つ以上のストリームスイッチから形成される。図示されているように、ストリームスイッチ５０２は、図５ＡのＤＰＥ４０２の上下左右にあるＤＰＥ４０２のストリームスイッチに結合されている。図５ＡのＤＰＥ４０２が最下行にある場合、ストリームスイッチ５０２はＤＰＥインターフェース３０２のタイル４０８に結合される。

ストリームスイッチ５０２は、コア４０４に結合され、コア４０４と通信可能である。コア４０４は、例えば、ストリームスイッチ５０２に接続し、それによってコア４０４がＤＰＥ相互接続回路要素を介して他のＤＰＥ４０２と直接通信することを可能にするストリームインターフェースを含む。例えば、コア４０４は、コア４０４がストリームスイッチ５０２を介して直接アプリケーションデータを送信及び／又は受信することを可能にする命令又はハードワイヤード回路要素を含んでもよい。

ストリームスイッチ５０２は、メモリモジュール４０６に結合され、メモリモジュール４０６と通信可能である。メモリモジュール４０６は、例えば、ストリームスイッチ５０２に接続し、それによって他のＤＰＥ４０２がＤＰＥ相互接続回路要素を介して図５のメモリモジュール４０６と通信することを可能にするストリームインターフェースを含む。ストリームスイッチ５０２は、隣りにないＤＰＥ及び／又は図５Ａのメモリモジュール４０６のメモリインターフェースに結合されていないＤＰＥが、ＤＰＥアレイ１１０のそれぞれのＤＰＥ４０２のストリームスイッチを含むＤＰＥ相互接続回路要素を介してコア４０４及び／又はメモリモジュール４０６と通信することを可能にすることができる。したがって、図５のコア４０４及び／又は図５のメモリモジュール４０６はまた、ＤＰＥ４０２内のＤＰＥ相互接続回路要素を介してＤＰＥアレイ１１０内のＤＰＥ４０２のいずれかと通信することができる。

ストリームスイッチ５０２はまた、プログラマブル論理、ＮｏＣ、又は他の回路ブロックなどの他のサブシステムと通信するために使用されてもよい。一般に、ストリームスイッチ５０２は、回路交換ストリーム相互接続又はパケット交換式ストリーム相互接続として動作するようにプログラムされてもよい。回路交換ストリーム相互接続は、ＤＰＥ４０２間の高帯域幅通信に適したポイントツーポイント専用ストリームを実装することができる。パケット交換ストリーム相互接続により、ストリームを共有して、複数の論理ストリームを中帯域幅通信のための１つの物理ストリームに時間多重化することが可能になる。

ストリームスイッチ５０２は、制御レジスタ５０８を介して構成されてもよい。制御レジスタ５０８にロードされる構成データは、例えば、図５ＡのＤＰＥ４０２がいずれの他のＤＰＥ４０２及び／又はＩＣ１００のシステムと通信するか、及びそのような通信が回路交換式ポイントツーポイント接続として確立されるか、又はパケット交換式接続として確立されるかを指示する。

ＤＰＥ相互接続回路要素の第２のネットワークは、ＤＰＥアレイ１１０の他のメモリマップドスイッチに接続されているものとしてのメモリマップドスイッチ５０４から形成される。読み出し及び／又は書き込みされ得る図５のＤＰＥ４０２の各構成要素、例えば、制御レジスタ５０８、プログラムメモリ５０６、及びメモリモジュール４０６は、マップドスイッチ５０４を使用して読み出し又は書き込みされてもよい。メモリマップドスイッチ５０４はまた、ＤＰＥ４０２の構成、制御、及びデバッグデータを交換するために使用されてもよい。図５の例では、メモリマップドスイッチ５０４は、ＤＰＥ４０２を構成するために使用される構成データを受信することができる。メモリマップドスイッチ５０４は、図５のＤＰＥ４０２の下方に位置するＤＰＥ４０２のメモリマップドスイッチから、及び／又はＤＰＥインターフェース３０２（例えば、図５のＤＰＥ４０２がＤＰＥアレイ１１０の最下行に位置する場合）から構成データを受信してもよい。メモリマップドスイッチ５０４は、受信した構成データを、図５のＤＰＥ４０２の上方の１つ以上の他のＤＰＥ４０２に、図５のコア４０４に（例えば、プログラムメモリ５０６及び／又は制御レジスタ５０８に）、及び／又は図５のメモリモジュール４０６に（例えば、メモリモジュール４０６内のメモリに）転送することができる。したがって、図５のメモリマップドスイッチ５０４は、下方のＤＰＥインターフェース３０２のＤＰＥ４０２若しくはタイル４０８のメモリマップドスイッチ及び／又は上方のＤＰＥ４０２のメモリマップドスイッチと通信する。

まとめて考慮すると、ＤＰＥアレイ１１０の様々なＤＰＥ４０２のＤＰＥ相互接続は、ＤＰＥ相互接続ネットワーク（ストリームネットワーク及び／又はメモリマップドネットワークを含むことができる）を形成する。それぞれのＤＰＥ４０２の制御レジスタ５０８は、それぞれのメモリマップドスイッチ５０４を通じて構成データをロードすることによってプログラムされてもよい。構成を通じて、ストリームスイッチ５０２及び／又はストリームインターフェースは、パケット交換式であるか又は回路交換式であるかにかかわらず、１つ以上の他のＤＰＥ４０２及び／又はＤＰＥインターフェース３０２内にあるかにかかわらず、他のエンドポイントとの接続を確立するようにプログラムされる。

例えば、ＤＰＥアレイ１１０は、プロセッサ（例えば、プロセッサシステム又はＰＭＣのプロセッサ）のアドレス空間にマッピングされてもよい。したがって、ＤＰＥアレイ１１０のＤＰＥ４０２内の任意の制御レジスタ及び／又はメモリは、メモリマップドインターフェースを介してアクセスされてもよい。例えば、メモリモジュール４０６内のメモリ、プログラムメモリ５０６、及び／又は制御レジスタ５０８は、それぞれのＤＰＥ４０２内のメモリマップドスイッチ５０４を介して読み出し及び／又は書き込みされてもよい。

図５のメモリマップドスイッチ５０４は、他のＤＰＥ４０２のメモリマップドスイッチ５０４と組み合わせて、トランザクションがメモリマップドスイッチからメモリマップドスイッチに伝播する共有トランザクション交換式ネットワークを実装する。メモリマップドスイッチ５０４の各々は、例えば、アドレスに基づいてトランザクションを動的にルーティングすることができる。メモリマップドスイッチ５０４は、ＩＣ１００の他のサブシステムがＤＰＥ４０２のリソース（例えば、構成要素）にアクセスすることを可能にする。

図５の例では、メモリモジュール４０６は、複数のメモリインターフェース５１０－１、５１０－２、５１０－３、及び５１０－４を備える。図５内で、メモリインターフェース５１０－１及び５１０－２は、「ＭＩ」と略される。メモリモジュール４０６は、複数のメモリバンク５１２－１～５１２－Ｎをさらに含む。特定の例示的な実施態様では、メモリモジュール４０６は、８つのメモリバンクを含む。他の例示的な実施態様では、メモリモジュール４０６は、より少ない又はより多いメモリバンク５１２を含んでもよい。図５の例では、メモリバンク５１２－１～５１２－Ｎの各々は、それぞれのアービタ５１４－１～５１４－Ｎを有する。各アービタ５１４は、アービトレーション論理を含むことができる。さらに、各アービタ５１４は、クロスバーを含むことができる。したがって、任意のマスタが、メモリバンク５１２の任意の特定の１つ以上に書き込むことができる。

メモリモジュール４０６は、メモリマップドスイッチ５０４と通信するメモリマップドインターフェース（図示せず）を含むことができる。メモリモジュール４０６内のメモリマップドインターフェースは、メモリバンク５１２に対する読み出し及び／又は書き込みのために、ダイレクトメモリアクセス（ＤＭＡ）エンジン５１６、メモリインターフェース５１０、及びアービタ５１４に結合するメモリモジュール４０６内の通信線に接続することができる。

ＤＭＡエンジン５１６は、２つ以上のインターフェースを含んでもよい。例えば、１つ以上のインターフェースが、受信したデータをメモリバンク５１２に書き込む他のＤＰＥ４０２内のストリームスイッチ５０２から入力データストリームを受信することができる。１つ以上の他のインターフェースは、メモリバンク５１２からデータを読み出し、ＤＭＡエンジン５１６のストリームインターフェースを介して他のＤＰＥ４０２にデータを送出することができる。

メモリモジュール４０６は、複数の異なるＤＰＥ４０２によってアクセスされ得る共有メモリとして動作することができる。図５Ａの例では、メモリインターフェース５１０－１は、コア４０４に含まれるコアインターフェース５１８－１を介してコア４０４に結合されている。メモリインターフェース５１０－１は、アービタ５１４を通じてメモリバンク５１２へのアクセス（例えば、読み出し及び書き込み能力）をコア４０４に提供する。メモリインターフェース５１０－２は、図５のＤＰＥ４０２の上方のＤＰＥアレイ１１０のＤＰＥ４０２のコアインターフェースに結合されている。メモリインターフェース５１０－２は、図５のＤＰＥ４０２の上方のＤＰＥ４０２のコア４０４に、メモリバンク５１２へのアクセスを提供する。メモリインターフェース５１０－３は、図５のＤＰＥ４０２の右方のＤＰＥアレイ１１０のＤＰＥ４０２のコアインターフェースに結合されている。メモリインターフェース５１０－３は、図５のＤＰＥ４０２の右方のＤＰＥ４０２のコア４０４に、メモリバンク５１２へのアクセスを提供する。メモリインターフェース５１０－４は、図５のＤＰＥ４０２の下方のＤＰＥアレイ１１０のＤＰＥ４０２のコアインターフェースに結合されている。メモリインターフェース５１０－４は、図５のＤＰＥ４０２の下方のＤＰＥ４０２のコア４０４に、メモリバンク５１２へのアクセスを提供する。

コア４０４は、コアインターフェース５１８－２、５１８－３、及び５１８－４を介して他の隣りのＤＰＥのメモリモジュールにアクセスすることができる。図５の例では、コアインターフェース５１８－２は、図５のＤＰＥ４０２の下方のＤＰＥ４０２のメモリインターフェースに結合されている。したがって、コア４０４は、図５のＤＰＥ４０２の下方のＤＰＥ４０２のメモリモジュール４０６にアクセスすることができる。コアインターフェース５１８－３は、図５のＤＰＥ４０２の左方のＤＰＥ４０２のメモリインターフェースに結合されている。したがって、コア４０４は、図５のＤＰＥ４０２の左方のＤＰＥ４０２のメモリモジュール４０６にアクセスすることができる。コアインターフェース５１８－４は、図５のＤＰＥ４０２の上方のＤＰＥ４０２のメモリインターフェースに結合されている。したがって、コア４０４は、図５のＤＰＥ４０２の上方のＤＰＥ４０２のメモリモジュール４０６にアクセスすることができる。

上述したように、コア４０４は、読み出し及び／又は書き込み動作を、そのような動作のアドレスに基づいて、コアインターフェース５１８－１、５１８－２、５１８－３、及び／又は５１８－４を通じて正しい方向にマッピングすることができる。コア４０４がメモリアクセスのためのアドレスを生成すると、コア４０４は、方向（例えば、アクセスされるべき特定のＤＰＥ４０２）を決定するためにアドレスを復号することができ、決定された方向において正しいコアインターフェースにメモリ動作を転送する。

メモリモジュール４０６は、ハードウェア同期回路要素（ＨＳＣ）５２０を含むことができる。一般に、ＨＳＣ５２０は、異なるコア４０４（例えば、隣りのＤＰＥ４０２のコア４０４）、図５のコア４０４、ＤＭＡエンジン５１６、及びＤＰＥ相互接続回路要素を介して図５ＡのＤＰＥ４０２などのＤＰＥと通信することができる他の外部マスタ（例えば、プロセッサ）の動作を同期させることができる。例示的かつ非限定的な例として、ＨＳＣ５２０は、図５Ａのメモリモジュール４０６内の同じ、例えば共有バッファにアクセスする異なるＤＰＥ４０２内の２つの異なるコア４０４を同期させることができる。ＨＳＣ５２０は、コア４０４及び／若しくは隣りのＤＰＥのコア（例えば、メモリインターフェース５１０に接続された他のＤＰＥ４０２のコア４０４）によって、並びに／又は他のＤＰＥ４０２のメモリマップドスイッチ５０４によってアクセスされ得る。

ＤＰＥ相互接続回路要素を介して共有メモリモジュール４０６並びに隣りの及び／又は隣りにないＤＰＥ４０２を通じて隣りのＤＰＥ４０２と通信することに加えて、コア４０４は、カスケード入力（「ＣＩ」５２２として示される）及びカスケード出力（「ＣＩ」５２４として示される）などの１つ以上のカスケードインターフェース５２２、５２４を含むことができる。カスケードインターフェース５２２及び５２４は、隣接するＤＰＥ４０２の他のコア４０４との直接通信を提供することができる。図示されているように、コア４０５のカスケードインターフェース５２２は、隣接するＤＰＥ４０２（例えば、左方、上方、又は下方のＤＰＥ４０２）のコア４０４から直接、入力データストリームを受信することができる。カスケードインターフェース５２２を介して受信されたデータストリームは、コア４０４内のデータ処理回路に提供することができる。コア４０４のカスケードインターフェース５２４は、隣接するＤＰＥ４０２（例えば、右方、上方、又は下方のＤＰＥ４０２）のコア４０４へと直接、出力データストリームを送信することができる。

図５の例では、カスケードインターフェース５２２及びカスケードインターフェース５２４の各々は、バッファリングのための先入れ先出し（ＦＩＦＯ）インターフェースを含んでもよい（図示せず）。例示的な実施態様では、カスケードインターフェース５２２及び５２４は、幅が数百ビットであり得るデータストリームを搬送することができる。カスケードインターフェース５２２及び５２４の特定のビット幅は、限定として意図されていない。図５の例では、カスケードインターフェース５２２は、コア４０４内の内部レジスタ（複数可）５２６に結合されている。内部レジスタ５２６は、コア４０４内のデータ処理回路要素によって生成及び／又は演算されるデータを記憶することができる。

一態様において、内部レジスタ５２６は累積レジスタであってもよい。コア４０４の累積レジスタは、コア４０４によって実施された演算の中間結果が記憶され得る内部レジスタである。累積レジスタは、コア４０４が、コア４０４の外部に位置する別のメモリにそのようなコンテンツ／データを書き込む必要なしに、そのような中間計算結果を記憶することを可能にする。別の態様では、内部レジスタ５２６は、累積レジスタに接続され得る別のレジスタである。例えば、内部レジスタ５２６は、累積レジスタに結合され、カスケードインターフェース５２２を介してデータを受信し、カスケードインターフェース５２４を介して累積レジスタにデータを書き込み、及び／又は累積レジスタからデータを出力するように特定的にアクセス可能なレジスタであってもよい。カスケードインターフェース５２４は、内部レジスタ５２６のコンテンツを出力することができ、クロックサイクルごとに出力することができる。

図５の例では、カスケードインターフェース５２２及び５２４は、制御レジスタ５０８にロードされた構成データに基づいてプログラムすることができる。例えば、制御レジスタ５０８に基づいて、カスケードインターフェース５２２をアクティブ化又は非アクティブ化することができる。同様に、制御レジスタ５０８に基づいて、カスケードインターフェース５２４をアクティブ化又は非アクティブ化することができる。カスケードインターフェース５２２は、カスケードインターフェース５２４から独立してアクティブ化及び／又は非アクティブ化されてもよい。

例示的な実施態様では、カスケードインターフェース５２２及び５２４はコア４０４によって制御される。例えば、コア４０４は、カスケードインターフェース５２２及び／又は５２４に読み書きするための命令を含んでもよい。別の例では、コア４０４は、カスケードインターフェース５２２及び／又は５２４に対する読み取り及び／又は書き込みが可能なハードワイヤード回路を含んでもよい。特定の例示的な実施態様では、カスケードインターフェース５２２及び５２４は、コア４０４の外部のエンティティによって制御されてもよい。

１つ以上の例示的な実施態様では、ＤＰＥアレイ１１０は、１つ以上のＤＰＥ４０２の複数のグループ、例えばクラスタに機能的に分離されてもよい。例えば、特定のコアインターフェース５１８及び／又はメモリインターフェース５１０は、構成データを介して有効化及び／又は無効化されて、ＤＰＥ４０２の１つ以上のクラスタを作成することができ、各クラスタは、ＤＰＥアレイ１１０のＤＰＥ４０２のうちの１つ以上（例えば、サブセット）、選択されたＤＰＥ４０２のメモリモジュール４０６、選択されたＤＰＥ４０２のコア４０４、又はそれらの異なる組み合わせを含む。加えて、又は代替形態において、ストリームインターフェースは、同じクラスタ内のＤＰＥ４０２の他のコア４０４及び／若しくはメモリモジュール４０６と、並びに／又は指定された入力ソース及び／若しくは出力先と（例えば、それらのみと）通信するように、クラスタごとに独立して構成することができる。加えて、又は代替形態において、カスケードインターフェース５２２、５２４は、同じクラスタ内のコア４０４のみがカスケードインターフェース５２２、５２４を介して通信することができるように構成されてもよい。これにより、異なるクラスタが独立してかつ分離して異なるアプリケーションを実行できるように、ＤＰＥ４０２のクラスタが効果的に分離される。

ＤＰＥ４０２はクラスタに編成することができ、それによって、あるクラスタの特定のＤＰＥ４０２（複数可）又はすべてのＤＰＥ４０２（複数可）は、ストリームスイッチ５０２、共有メモリ（例えば、コアインターフェース５１８及び／又はメモリインターフェース５１０）、及び／又はカスケードインターフェース５２２、５２４のうちの１つ以上又はすべての任意の組み合わせを通じて同じクラスタ内の他のＤＰＥ４０２に接続することができることを理解されたい。加えて、あるクラスタの特定のＤＰＥ（複数可）４０２は、ストリームスイッチ５０２、共有メモリ、及び／又はカスケードインターフェース５２２、５２４のうちの１つ以上を使用してクラスタ間で通信することができないが、ストリームスイッチ５０２、共有メモリ、及び／又はカスケードインターフェース５２２、５２４のサブセットを使用してクラスタ間で通信することができるという点で、別のクラスタのＤＰＥ（複数可）４０２から分離することができる。

説明したように、１つ以上の例示的な実施態様では、ＤＰＥアレイ１１０は、均質なＤＰＥ４０２から形成されてもよい。１つ以上の他の例示的な実施態様では、ＤＰＥアレイ１１０は、異なるタイプのＤＰＥ４０２から形成されてもよい。例えば、ＤＰＥ４０２は、プログラムコードを実行するコア４０４、プログラムコードを実行しないハードワイヤードコア、特殊目的コア、又はそれらの任意の組み合わせなどの異なるタイプのコア４０４を含んでもよい。さらに別の例示的な実施態様では、ＤＰＥアレイ１１０は、ダミーＤＰＥである、例えば機能性ＤＰＥではない１つ以上のＤＰＥを含むことができる。同じダイに実装されるか又は異なるダイに実装されるかにかかわらず、各異なるＤＰＥアレイは、異なる数のＤＰＥ及び／又は異なるタイプのＤＰＥを含んでもよい。

図５Ｂは、ＤＰＥ４０２内のイベント処理回路要素の一例を示す。ＤＰＥは、他のＤＰＥのイベント処理回路要素に相互接続されたイベント処理回路要素を含んでもよい。図５Ｂの例では、イベント処理回路要素は、コア４０４内及びメモリモジュール４０６内に実装される。コア４０４は、イベントブロードキャスト回路要素５５２及びイベント論理５５４を含むことができる。メモリモジュール４０６は、イベントブロードキャスト回路要素５６２及びイベント論理５６４を含む別個のイベント処理回路要素を含んでもよい。

イベントブロードキャスト回路要素５５２は、図５のＤＰＥ４０２の上下の隣りのＤＰＥの各コア内のイベントブロードキャスト回路要素に接続することができる。イベントブロードキャスト回路要素５５２はまた、図５のＤＰＥ４０２の左隣りのＤＰＥのメモリモジュール内のイベントブロードキャスト回路要素に接続することもできる。図示されているように、イベントブロードキャスト回路要素５５２はイベントブロードキャスト回路要素５６２に接続されている。イベントブロードキャスト回路要素５６２はまた、図５に示すＤＰＥ４０２の上下の隣りのＤＰＥの各メモリモジュール内のイベントブロードキャスト回路要素に接続することもできる。イベントブロードキャスト回路要素５６２はまた、図５のＤＰＥ４０２の右隣りのＤＰＥのコア内のイベントブロードキャスト回路要素に接続することもできる。

このようにして、ＤＰＥのイベント処理回路要素は、ＤＰＥアレイ１１０内に独立したイベントブロードキャストネットワークを形成することができる。ＤＰＥアレイ１１０内のイベントブロードキャストネットワークは、本明細書に記載の他のネットワークから独立して存在してもよい。さらに、イベントブロードキャストネットワークは、適切な構成データを制御レジスタ５０８にロードすることによって個別に構成可能であってもよい。

図５の例では、制御レジスタ５０８は、コア４０４及びメモリモジュール４０６内でそれぞれ発生する特定のタイプのイベントを検出するようにイベント論理５５４及び５６４をプログラムする。制御レジスタ５０８にロードされたデータは、例えば、複数の異なるタイプの所定のイベントのうちのいずれがイベント論理５５２及び５６２によって検出されるかを決定する。イベントブロードキャスト回路要素５５２によって検出され得るイベントの例は、コア４０４内で発生するイベントである。これらのイベントは、コア４０４による読み出し動作の開始及び／又は終了、コア４０４による書き込み動作の開始及び／又は終了、ストール、並びにコア４０４によって実施される他の動作の発生を含んでもよいが、これらに限定されない。イベントブロードキャスト回路要素５６２によって検出され得るイベントの例は、メモリモジュール４０６内で発生するイベントである。これらのイベントは、ＤＭＡエンジン５１６による読み出し動作の開始及び／又は終了、ＤＭＡエンジン５１６による書き込み動作の開始及び／又は終了、ストール、並びにメモリモジュール４０６によって実施される他の動作の発生を含んでもよいが、これらに限定されない。制御レジスタ５０８にロードされたデータは、例えば、複数の異なるタイプの所定のイベントのうちのいずれがイベント論理５５４及び／又は５６４によって検出されるかを決定する。イベント論理５５４及び／又はイベント論理５６４は、ＤＭＡエンジン５１６、メモリマップドスイッチ５０４、ストリームスイッチ５０２、メモリインターフェース５１０、コアインターフェース５１８、カスケードインターフェース５２２、５２４、及び／又はＤＰＥ内に位置する他の構成要素から生じる及び／又はそれらに関連するイベントを検出することができることを理解されたい。

例えば、制御レジスタ５０８にロードされた構成データは、イベントブロードキャスト回路要素５５２及び／又は５６２によって他のイベントブロードキャスト回路要素から受信されたイベントのうちのいずれが、さらに他のイベントブロードキャスト回路要素又は他の回路要素に伝搬されるかを決定することができる。構成データはまた、イベント論理５５４及び／又は５６４によって内部的に生成されたいずれのイベントが他のイベントブロードキャスト回路要素及び／又は他の回路要素に伝搬されるかを指定することができる。

したがって、イベント論理５５４及び５６４によって生成されたイベントは、イベントブロードキャスト回路要素５５２及び５６２にそれぞれ提供され、他のＤＰＥにブロードキャストされてもよい。図５Ｂの例では、イベントブロードキャスト回路要素５５２及び／又は５６２は、内部で生成されたか又は他のＤＰＥから受信されたかにかかわらず、上方のＤＰＥ、左方のＤＰＥ、及び下方のＤＰＥ又は論理インターフェース３０４にイベントをブロードキャストすることができる。イベントブロードキャスト回路要素５５２はまた、メモリモジュール４０６内のイベントブロードキャスト回路要素５６２にイベントをブロードキャストすることができる。

図５Ａの例では、コア内に位置するイベントブロードキャスト回路要素は、上方及び／又は下方の隣りのＤＰＥのコア内に位置するイベントブロードキャスト回路要素と垂直に通信する。ＤＰＥが論理インターフェース３０４の直上方にある（又は隣接する）場合、そのＤＰＥのコア内のイベントブロードキャスト回路要素は、論理インターフェース３０４と通信することができる。同様に、メモリモジュール内に位置するイベントブロードキャスト回路要素は、上方及び／又は下方の隣りのＤＰＥのメモリモジュール内に位置するイベントブロードキャスト回路要素と垂直に通信する。ＤＰＥが論理インターフェース３０４の直上方にある（例えば、隣接する）場合、そのＤＰＥのメモリモジュール内のイベントブロードキャスト回路要素は、論理インターフェース３０４と通信することができる。イベントブロードキャスト回路要素はさらに、そのようなイベントブロードキャスト回路要素が別のＤＰＥ内及び／又はコア若しくはメモリモジュール内に位置するか否かにかかわらず、すぐ左方及び／又は右方のイベントブロードキャスト回路要素と通信することができる。

制御レジスタ５０８が書き込まれると、イベント論理５５４及びイベント論理５６４はバックグラウンドで動作することができる。１つ以上の例示的な実施態様では、イベント論理５５４は、コア４０４内の特定の状態の検出に応答してのみイベントを生成し、イベント論理５６２は、メモリモジュール４０６内の特定の状態の検出に応答してのみイベントを生成する。

図６Ａ、図６Ｂ、及び図６Ｃは、論理インターフェース３０４のタイルを実装するための例示的なアーキテクチャを示す。図６Ａは、タイル４０８の例示的な実施態様を示す。図６Ａに示されたアーキテクチャはまた、論理インターフェース３０４に含まれる他のタイルのいずれかを実装するために使用されてもよい。

タイル４０８は、メモリマップドスイッチ６０２を含む。メモリマップドスイッチ６０２は、複数の異なる方向の各々において通信するための複数のメモリマップドインターフェースを含むことができる。例示的かつ非限定的な例として、メモリマップドスイッチ６０２は、メモリマップドインターフェースが、直上のＤＰＥ４０２のメモリマップドインターフェースに垂直に接続するマスタを有する、１つ以上のメモリマップドインターフェースを含むことができる。したがって、メモリマップドスイッチ６０２は、ＤＰＥ４０２のうちの１つ以上のメモリマップドインターフェースに対するマスタとして動作することができる。特定の例では、メモリマップドスイッチ６０２は、ＤＰＥ４０２のサブセットのマスタとして動作することができる。例えば、メモリマップドスイッチ６０２は、タイル４０８の上のＤＰＥ４０２の列のマスタとして動作することができる。メモリマップドスイッチ６０２は、ＤＰＥアレイ１１０内の複数の異なる回路（例えば、ＤＰＥ）に接続するための追加のメモリマップドインターフェースを含んでもよいことを理解されたい。メモリマップドスイッチ６０２のメモリマップドインターフェースはまた、タイル４０８の上方に位置する回路要素（例えば、１つ以上のＤＰＥ（複数可））と通信することができる１つ以上のスレーブも含むことができる。

図６Ａの例では、メモリマップドスイッチ６０２は、論理インターフェース３０４の隣りのタイル内のメモリマップドスイッチへの水平方向の通信を容易にする１つ以上のメモリマップドインターフェースを含むことができる。例示の目的のために、メモリマップドスイッチ６０２は、メモリマップドインターフェースを介して水平方向において隣りのタイルに接続することができ、そのようなメモリマップドインターフェースの各々は、１つ以上のマスタ及び／又は１つ以上のスレーブを含む。したがって、メモリマップドスイッチ６０２は、そのようなＤＰＥがタイル４０８の上方の列にあるか、又は論理インターフェース３０４の別のタイルがインターフェースとして動作する別のサブセットにあるかにかかわらず、データ（例えば、構成、制御、及び／又はデバッグデータ）をあるタイルから別のタイルに移動させて、複数のＤＰＥ４０２の正しいＤＰＥ４０２及び／又はサブセットに到達させ、データをターゲットＤＰＥに向けることができる。例えば、メモリマップドトランザクションが物理インターフェース３０６から受信される場合、メモリマップドスイッチ６０２は、トランザクション（複数可）を水平方向に、例えば論理インターフェース３０４内の他のタイルに分配することができる。

メモリマップドスイッチ６０２はまた、タイル４０８内の制御レジスタ６３６に結合されている１つ以上のマスタ及び／又はスレーブを有するメモリマップドインターフェースを含むことができる。メモリマップドスイッチ６０２を通じて、構成データを制御レジスタ６３６にロードして、タイル４０８内の構成要素によって実施される様々な機能及び動作を制御することができる。図６Ａ、図６Ｂ、及び図６Ｃは、制御レジスタ６３６とタイル４０８の１つ以上の要素との間の接続を示す。しかしながら、制御レジスタ６３６は、タイル４０８の他の要素を制御することができ、したがって、そのような他の要素への接続を有することができるが、そのような接続は図６Ａ、図６Ｂ、及び／又は図６Ｃには示されていないことを理解されたい。

メモリマップドスイッチ６０２は、ブリッジ６１８を介して物理インターフェース３０６に結合されているメモリマップドインターフェースを含むことができる。メモリマップドインターフェースは、１つ以上のマスタ及び／又はスレーブを含むことができる。ブリッジ６１８は、物理インターフェース３０６からのメモリマップドデータ転送（例えば、構成、制御、及び／又はデバッグデータ）を、メモリマップドスイッチ６０２によって受信され得るメモリマップドデータに変換することができる。

タイル４０８はまた、イベント処理回路要素を含むことができる。例えば、タイル４０８はイベント論理６３２を含む。イベント論理６３２は、制御レジスタ６３６によって構成されてもよい。図６Ａの例では、イベント論理６３２は、制御、デバッグ、及びトレース（ＣＤＴ）回路６２０に結合されている。制御レジスタ６３６にロードされた構成データは、タイル４０８内でローカルに検出され得る特定のイベントを定義する。イベント論理６３２は、ＤＭＡエンジン６１２、メモリマップドスイッチ６０２、ストリームスイッチ６０６、ビットワイズインターフェース６１０内に位置する先入れ先出し（ＦＩＦＯ）メモリ、及び／又はストリームインターフェース６１４から発生し、及び／又はそれに関連する、様々な異なるイベントを制御レジスタ６３６ごとに検出することができる。イベントの例は、ＤＭＡ転送完了、ロック解放、ロック取得、ビット単位転送の終了、又はタイル４０８を通るデータフローの開始若しくは終了に関連する他のイベントを含んでもよいが、これらに限定されない。イベント論理６３２は、そのようなイベントをイベントブロードキャスト回路要素６０４及び／又はＣＤＴ回路６２０に提供することができる。別の例示的な実施態様では、イベント論理６３２は、ＣＤＴ回路６２０への直接接続を有しなくてもよく、むしろイベントブロードキャスト回路要素６０４を介してＣＤＴ回路６２０に接続してもよい。

タイル４０８は、イベントブロードキャスト回路要素６０４及びイベントブロードキャスト回路要素６３０を含む。イベントブロードキャスト回路要素６０４及びイベントブロードキャスト回路要素６３０の各々は、ＤＰＥアレイ１１０のイベントブロードキャストネットワークと論理インターフェース３０４の他のタイルとの間のインターフェースを提供する。イベントブロードキャスト回路要素６０４は、論理インターフェース３０４の隣接するか又は隣りのタイル内のイベントブロードキャスト回路要素及びイベントブロードキャスト回路要素６３０に結合されている。イベントブロードキャスト回路要素６３０は、論理インターフェース３０４の隣接するか又は隣りのタイル内のイベントブロードキャスト回路要素に結合されている。論理インターフェース３０４のタイルがグリッド又はアレイに配列される１つ以上の他の例示的な実施態様では、イベントブロードキャスト回路要素６０４及び／又はイベントブロードキャスト回路要素６３０は、タイル４０８の上方及び／又は下方の他のタイルに位置するイベントブロードキャスト回路要素に接続されてもよい。

図６Ａの例では、イベントブロードキャスト回路要素６０４は、（例えば、上方の）タイル４０８に直に隣接するＤＰＥ４０２のコア内のイベントブロードキャスト回路要素に結合されている。イベントブロードキャスト回路要素６０４はまた、ビットワイズインターフェース６１０にも結合される。イベントブロードキャスト回路要素６３０は、（例えば、上方の）タイル４０８に直に隣接するＤＰＥ４０２のメモリモジュール内のイベントブロードキャスト回路要素に結合されている。図示されていないが、別の例示的な実施態様では、イベントブロードキャスト回路要素６３０はまた、ビットワイズインターフェース６１０に結合されてもよい。

イベントブロードキャスト回路要素６０４及びイベントブロードキャスト回路要素６３０は、イベント論理６３２によって内部的に生成されたイベント、論理インターフェース３０４の他のタイル４０８から受信されたイベント、及び／又はＤＰＥ４０２から受信されたイベントを他のタイルに送信することができる。イベントブロードキャスト回路要素６０４はさらに、ビットワイズインターフェース６１０を介してそのようなイベントを他のダイに送信することができる。別の例では、イベントは、ビットワイズインターフェース６１０（図示せず）を使用して、イベントブロードキャスト回路要素６０４から、ＤＰＥアレイ１１０の外側に位置するＡＳＩＣ及び／又はＰＬ回路ブロックなどのＩＣ１００内の他のブロック及び／又はシステムに送信されてもよい。さらに、ビットワイズインターフェース６１０は、他のダイからイベントを受信し、そのようなイベントをイベントブロードキャストスイッチ６０４及び／又はストリームスイッチ６０６に提供することができる。一態様において、イベントブロードキャスト回路要素６０４は、ビットワイズインターフェース６１０を介してＩＣ１００の他のダイから受信した任意のイベントを論理インターフェース３０４の他のタイル４０８及び／又はＤＰＥアレイ１１０のＤＰＥ４０２に送信することができる。イベントは論理インターフェース３０４内のタイル４０８間でブロードキャストされ得るため、イベントは、論理インターフェース３０４内のタイル４０８及びイベントブロードキャスト回路要素を通じてターゲット（例えば、意図される）ＤＰＥ４０２へとトラバースすることによって、ＤＰＥアレイ１１０内の任意のＤＰＥ４０２に到達することができる。例えば、１つ以上のターゲットＤＰＥ（複数可）を含むタイル４０８によって管理されるＤＰＥ４０２の列（又はサブセット）の下の論理インターフェース３０４のタイル４０８内のイベントブロードキャスト回路要素は、イベントをターゲットＤＰＥに伝搬することができる。

図６Ａの例では、イベントブロードキャスト回路要素６０４及びイベント論理６３２は、ＣＤＴ回路６２０に結合されている。イベントブロードキャスト回路要素６０４及びイベント論理６３２は、イベントをＣＤＴ回路６２０に送信することができる。ＣＤＴ回路６２０は、受信したイベントをパケット化し、イベントブロードキャスト回路要素６０４及び／又はイベント論理６３２からストリームスイッチ６０６にイベントを送信することができる。特定の例示的な実施態様では、イベントブロードキャスト回路要素６３０は、ストリームスイッチ６０６及び／又はＣＤＴ回路６２０にも接続され得る。

１つ以上の例示的な実施態様では、イベントブロードキャスト回路要素６０４及びイベントブロードキャスト回路要素６３０は、図６Ａに示されるように（例えば、図６Ａに示す接続のいずれかを介して）、１つ以上又はすべての方向からブロードキャストイベントを集めることができる。場合によっては、イベントブロードキャスト回路要素６０４及び／又はイベントブロードキャスト回路要素６３０は、信号の論理「ＯＲ」を実施し、結果を１つ以上又はすべての方向に（例えば、ＣＤＴ回路６２０へを含む）転送することができる。イベントブロードキャスト回路要素６０４及びイベントブロードキャスト回路要素６３０からの各出力は、制御レジスタ６３６にロードされた構成データによって構成可能なビットマスクを含むことができる。ビットマスクは、いずれのイベントが各方向に個別にブロードキャストされるかを決定する。そのようなビットマスクは、例えば、イベントの望ましくない又は重複する伝播を排除することができる。

割り込みハンドラ６３４は、イベントブロードキャスト回路要素６０４に結合されており、イベントブロードキャスト回路要素６０４からブロードキャストされたイベントを受信することができる。１つ以上の例示的な実施態様において、割り込みハンドラ６３４は、イベントブロードキャスト回路要素６０４からの選択されたイベント及び／又はイベントの組み合わせ（例えば、ＤＰＥ生成イベント及び／又はタイル４０８内で生成されたイベント）に応答して物理インターフェース３０６に対する割り込みを生成するように、制御レジスタ６３６にロードされる構成データによって構成されてもよい。割り込みハンドラ６３４は、構成データに基づいて、ＩＣ１００の他のダイ内に位置する回路への割り込みを生成することができる。例えば、割り込みハンドラ６３４は、割り込みハンドラ６３４によって生成される割り込み（複数可）に基づいて、ＤＰＥアレイ１１０内で発生するイベント及び／又は論理インターフェース３０４のタイル４０８内で発生するイベントを、プロセッサ又はプロセッサシステムなどの他のデバイスレベル管理ブロックに通知することができる。

ビットワイズインターフェース６１０は、物理インターフェース３０６に結合する。１つ以上の例示的な実施態様では、ビットワイズインターフェース６１０は、ＤＰＥアレイ１１０と別のクロックドメインとの間の非同期クロックドメイン交差を提供する。ビットワイズインターフェース６１０はまた、電力レールと統合するためのレベルシフタ及び／又はアイソレーションセルを提供することができる。特定の例示的な実施態様では、ビットワイズインターフェース６１０は、背圧を処理するためのＦＩＦＯサポートを有する３２ビット、６４ビット、及び／又は１２８ビットインターフェースを提供するように構成されてもよい。ビットワイズインターフェース６１０の特定の幅は、制御レジスタ６３６にロードされた構成データによって制御されてもよい。

１つ以上の他の例示的な実施態様では、ビットワイズインターフェース６１０は、物理インターフェース３０６を介して他のダイ内の他のタイプの回路ブロック及び／又はシステムに結合される。例えば、ビットワイズインターフェース６１０は、ＡＳＩＣ、アナログ／混合信号回路要素、及び／又は他のシステムに結合されてもよい。したがって、ビットワイズインターフェース６１０は、タイル４０８とそのような他のシステム及び／又は回路ブロックとの間でデータを転送することができる。

図６Ａの例では、タイル４０８はストリームスイッチ６０６を含む。ストリームスイッチ６０６は、隣接するか又は隣りのタイル４０８内のストリームスイッチ及び隣接するか又は隣りのタイル４０８内のストリームスイッチに、１つ以上のストリームインターフェースを通じて結合される。各ストリームインターフェースは、１つ以上のマスタ及び／又は１つ以上のスレーブを含むことができる。特定の例示的な実施態様では、隣り合うストリームスイッチの各対は、各方向の１つ以上のストリームを介してデータを交換することができる。ストリームスイッチ６０６はまた、１つ以上のストリームインターフェースによってタイル４０８の直上のＤＰＥ内のストリームスイッチに結合される。ストリームスイッチ６０６はまた、ストリームマルチプレクサ／デマルチプレクサ６０８（図６Ａにおいてはストリームｍｕｘ／ｄｅｍｕｘと略記）を介してビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４に結合される。蒸気スイッチ６０６は、例えば、ストリームマルチプレクサ／デマルチプレクサ６０８を通じてビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４の各々と通信するために使用される１つ以上のストリームインターフェースを含んでもよい。

ストリームスイッチ６０６は、制御レジスタ６３６にロードされる構成データによって構成可能であってもよい。ストリームスイッチ６０６は、例えば、構成データに基づいてパケット交換式及び／又は回路交換式動作をサポートするように構成されてもよい。さらに、構成データは、ストリームスイッチ６０６が通信する特定のＤＰＥ（複数可）４０２を定義する。１つ以上の例示的な実施態様では、構成データは、ストリームスイッチ６０６が通信するタイル４０８の直上のＤＰＥ４０２の列内の特定のＤＰＥ４０２及び／又はＤＰＥ４０２のサブセットを定義する。

ストリームマルチプレクサ／デマルチプレクサ６０８は、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４から受信したデータをストリームスイッチ６０６に誘導することができる。同様に、ストリームマルチプレクサ／デマルチプレクサ６０８は、ストリームスイッチ６０６から受信したデータをビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４に誘導することができる。例えば、ストリームマルチプレクサ／デマルチプレクサ６０８は、選択されたデータをビットワイズインターフェース６１０にルーティングし、選択されたデータをＤＭＡエンジン６１２にルーティングし（そのようなデータはメモリマップドトランザクションとして物理インターフェース３０６に送信される）、及び／又は選択されたデータをストリームインターフェース６１４にルーティングする（データは１つ以上のデータストリームとして物理インターフェース３０６を介して送信される）ように、制御レジスタ６３６に記憶された構成データによってプログラムすることができる。

ＤＭＡエンジン６１２は、セレクタブロック６１６を通じて物理インターフェース３０６にデータを誘導するためのマスタとして動作することができる。ＤＭＡエンジン６１２は、ＤＰＥ４０２からデータを受信し、そのようなデータをメモリマップドデータトランザクションとして物理インターフェース３０６に提供することができる。１つ以上の例示的な実施態様において、ＤＭＡエンジン６１２は、ＤＭＡエンジン６１２に含まれる複数のチャネル及び／又はＤＭＡエンジン６１２内の１つのチャネルを、ロック要求をポーリングして駆動するマスタと同期させるために使用することができるハードウェア同期回路要素を含む。例えば、マスタは、ＩＣ１００の別のダイ内のプロセッサ及び／又はプロセッサシステムであってもよい。マスタはまた、ＤＭＡエンジン６１２内のハードウェア同期回路要素によって生成された割り込みを受信することもできる。

１つ以上の例示的な実施態様では、ＤＭＡエンジン６１２は、外部メモリ（例えば、ＩＣ１００の外部のメモリ）及び／又はＩＣ１００の別のダイ（例えば、ＲＡＭのみを含むダイ）に実装されたメモリにアクセスすることができる。例えば、ＤＭＡエンジン６１２は、ＤＰＥ４０２からデータストリームを受信し、物理インターフェース３０６を通じてメモリにデータストリームを送信することができる。同様に、ＤＭＡエンジン６１２は、外部メモリからデータを受信することができ、データは、論理インターフェース３０４の他のタイル（複数可）４０８に、及び／又は、ターゲットＤＰＥ４０２まで分散され得る。

１つ以上の例示的な実施態様において、ＤＭＡエンジン６１２は、ＤＰＥグローバル制御設定レジスタ（ＤＰＥ ＧＣＳレジスタ）６３８を使用して設定され得るセキュリティビットを含む。メモリは、異なる領域又はパーティションに分割されてもよく、ＤＰＥアレイ１１０は、メモリの特定の領域にアクセスすることのみを許可される。ＤＭＡエンジン６１２内のセキュリティビットは、ＤＰＥアレイ１１０が、ＤＭＡエンジン６１２によって、セキュリティビットごとに許可されるメモリの特定の領域（複数可）にのみアクセスできるように設定されてもよい。例えば、ＤＰＥアレイ１１０によって実装されるアプリケーションは、メモリの特定の領域のみにアクセスするように制約されてもよく、メモリの特定の領域からの読み出しのみに制約されてもよく、及び／又はこのメカニズムを使用してメモリへの書き込みが完全に制約されてもよい。

メモリへのアクセスを制御するＤＭＡエンジン６１２内のセキュリティビットは、ＤＰＥアレイ１１０を全体として制御するように実装されてもよく、或いは、メモリへのアクセスがＤＰＥごとに、例えばコアごとに、又は例えばカーネル及び／若しくは他のアプリケーションを実装するために協調的に動作するように構成されたコアのグループに対して指定及び／又は制御され得る、より細分化された様式で実装されてもよい。

ストリームインターフェース６１４は、物理インターフェース３０６からデータを受信し、そのデータをマルチプレクサ／デマルチプレクサ６０８へのストリームに転送することができる。ストリームインターフェース６１４はさらに、ストリームマルチプレクサ／デマルチプレクサ６０８からデータを受信し、そのデータを物理インターフェース３０６に転送することができる。セレクタブロック６１６は、ＤＭＡエンジン６１２又はストリームインターフェース６１４から物理インターフェース３０６にデータを渡すように構成可能である。

ＣＤＴ回路６２０は、タイル４０８内で制御、デバッグ、及びトレース動作を実施することができる。デバッグに関して、タイル４０８内に位置するレジスタの各々は、メモリマップドスイッチ６０２を介してアクセス可能なメモリマップ上にマッピングされる。ＣＤＴ回路６２０は、例えば、トレースハードウェア、トレースバッファ、性能カウンタ、及び／又はストール論理などの回路を含むことができる。ＣＤＴ回路６２０のトレースハードウェアは、トレースデータを収集することができる。ＣＤＴ回路６２０のトレースバッファは、トレースデータをバッファリングすることができる。さらに、ＣＤＴ回路６２０は、トレースデータをストリームスイッチ６０６に出力することができる。

１つ以上の例示的な実施態様では、ＣＤＴ回路６２０は、データ、例えばトレース及び／又はデバッグデータを収集し、そのようなデータをパケット化し、次いでストリームスイッチ６０６を介してパケット化されたデータを出力することができる。例えば、ＣＤＴ回路６２０は、パケット化されたデータを出力し、そのようなデータをストリームスイッチ６０６に供給することができる。さらに、制御レジスタ６３６又はその他は、それぞれのタイルのメモリマップドスイッチ６０２を通じたメモリマップドトランザクションを介してデバッグ中に読み出し又は書き込むことができる。同様に、ＣＤＴ回路６２０内の性能カウンタは、それぞれのタイルのメモリマップドスイッチ６０２を通じたメモリマップドトランザクションを介してプロファイリング中に読み出し又は書き込むことができる。

１つ以上の例示的な実施態様では、ＣＤＴ回路６２０は、イベントブロードキャスト回路要素６０４（又はイベントブロードキャスト回路要素６３０）によって伝搬された任意のイベント、又はＣＤＴ回路６２０に結合されているイベントブロードキャスト回路要素６０４のインターフェースによって利用されるビットマスクごとの選択されたイベントを受信することができる。ＣＤＴ回路６２０はさらに、イベント論理６３２によって生成されたイベントを受信することができる。例えば、ＣＤＴ回路６２０は、ＤＰＥ４０２、タイル４０８（例えば、イベント論理６３２及び／又はイベントブロードキャストスイッチ６０４）、及び／又は論理インターフェース３０４の他のタイルからブロードキャストイベントを受信することができる。ＣＤＴ回路６２０は、複数のそのようなイベントをパケットにともにパッキング、例えばパケット化し、パケット化されたイベントをタイムスタンプ（複数可）と関連付けることができる。ＣＤＴ回路６２０はさらに、パケット化されたイベントを、ストリームスイッチ６０６を介してタイル４０８の外部の宛先に送信することができる。イベントは、ストリームスイッチ６０６及びストリームマルチプレクサ／デマルチプレクサ６０８によって、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４を介して物理インターフェース３０６に送信され得る。

ＤＰＥ ＧＣＳレジスタ６３８は、ＤＰＥアレイ１１０への及び／又はＤＰＥアレイ１１０からの安全なアクセスを有効化又は無効化するために使用されるＤＰＥグローバル制御設定／ビット（本明細書においては「セキュリティビット」とも呼ばれる）を記憶することができる。ＤＰＥ ＧＣＳレジスタ６３８は、図６Ｃに関連して以下により詳細に説明するＳｏＣセキュア／初期化インターフェースを介してプログラムすることができる。ＳｏＣセキュア／初期化インターフェースから受信されたセキュリティビット（複数可）は、図６Ａに示すように、バスを介して論理インターフェース３０４のあるタイルから次のタイルに伝播することができる。

１つ以上の例示的な実施態様では、ＤＰＥアレイ１１０への外部メモリマップドデータ転送は、セキュアでないか又は信頼できない場合がある。ＤＰＥ ＧＣＳレジスタ６３８内にセキュリティビットを設定することなく、メモリマップドデータ転送によって通信することができるＩＣ１００内の任意のエンティティは、ＤＰＥアレイ１１０と通信することができる。ＤＰＥ ＧＣＳレジスタ６３８内にセキュリティビットを設定することにより、ＤＰＥアレイ１１０との通信を許可される特定のエンティティは、セキュアトラフィックを生成することができる指定されたエンティティのみがＤＰＥアレイ１１０と通信することができるように定義され得る。

１つ以上の例示的な実施態様では、メモリマップドデータ転送は、トランザクションがセキュアであるか又はセキュアでないかを指定する追加のサイドバンド信号、例えばビットを含むことができる。ＤＰＥ ＧＣＳレジスタ６３８内のセキュリティビットが設定されると、論理インターフェース３０４、例えばタイル４０８に入るメモリマップドトランザクションは、論理インターフェース３０４に到達するメモリマップドトランザクションがセキュアであることを示すようにサイドバンド信号を設定しなければならない。論理インターフェース３０４に到達するメモリマップドトランザクションにサイドバンドビットが設定されておらず、セキュリティビットがＤＰＥ ＧＣＳレジスタ６３８内で設定されている場合、論理インターフェース３０４は、トランザクションがＤＰＥ４０２に入るか又は渡ることを許可しない。

１つ以上の例示的な実施態様では、ＩＣ１００は、ルートオブトラストとして動作するセキュアエージェント（例えば、回路）を含む。ＰＭＣは、例えば、セキュアエージェントであってもよい。セキュアエージェントは、ＤＰＥ ＧＣＳレジスタ６３８のセキュリティビットが設定されたときにＤＰＥアレイ１１０にアクセスするためにメモリマップドトランザクション内のサイドバンドビットを設定するのに必要な許可を用いてＩＣ１００内の異なるエンティティ（例えば、回路）を構成することができる。セキュアエージェントは、ＩＣ１００が構成された時点で、その中に実装され得る異なるマスタに許可を与え、それによって、そのようなマスタに、セキュアトランザクションをＤＰＥアレイ１１０に発行する能力を与える。

図６Ｂは、タイル４０８の別の例示的な実施態様を示す。図６Ｂに示された例示的なアーキテクチャはまた、論理インターフェース３０４に含まれる他のタイルのいずれかを実装するために使用されてもよい。図６Ｂの例は、図６Ａに示されたアーキテクチャの単純化されたバージョンを示す。図６Ｂのタイルアーキテクチャは、ＤＰＥ４０２並びにＩＣ１００内の他のシステム及び／又はダイの間の接続性を提供する。例えば、図６Ｂのタイル４０８は、ＤＰＥ４０２と、アナログ／混合信号回路ブロック、ＡＳＩＣ、又は本明細書に記載の他のシステムとの間のインターフェースを提供することができる。図６Ｂの例では、ＤＭＡエンジン６１２、ストリームインターフェース６１４、セレクタブロック６１６、ブリッジ６１８、及びストリームマルチプレクサ／デマルチプレクサ６０８は省略されている。したがって、図６Ｂのタイル４０８は、より少ない面積のＩＣ１００を使用して実装することができる。さらに、図示されているように、ストリームスイッチ６０６はビットワイズインターフェース６１０に直接結合されている。

図６Ｂの例示的なアーキテクチャは、ＤＰＥ４０２を構成する目的でメモリマップドデータ、例えば構成データを受信することができない。そのような構成データは、メモリマップドスイッチ６０２を介して隣りのタイルから受信され、タイル４０８が管理するＤＰＥのサブセットへと（例えば、図６Ｂのタイル４０８の上方のＤＰＥ４０２の列まで）方向付けられてもよい。

図６Ｃは、タイル４０８の別の例示的な実施態様を示す。特定の例示的な実施態様では、図６Ｃに示すアーキテクチャを使用して、論理インターフェース３０４内に１つのみのタイルを実装することができる。図６Ｃに示すアーキテクチャは、図６Ｂに示すアーキテクチャと同様である。図６Ｃには、セキュア／初期化インターフェース６４０、クロック信号発生器６４２、及びグローバルタイマ６４４などの追加の構成要素が含まれている。

図６Ｃの例では、セキュア／初期化インターフェース６４０は、ＤＰＥアレイ１１０のグローバルリセットレジスタ（図示せず）及びＤＰＥ ＧＣＳレジスタ６３８へのアクセスを提供することができる。ＤＰＥ ＧＣＳレジスタ６３８は、クロック信号発生器６４２のための制御レジスタを含むことができる。図示されているように、セキュア／初期化インターフェース６４０は、ＤＰＥ ＧＣＳレジスタ６３８にセキュリティビットを提供し、論理インターフェース３０４の他のタイル内の他のＤＰＥ ＧＣＳレジスタ６３８にセキュリティビットを伝搬することができる。セキュア／初期化インターフェース６４０は、論理インターフェース３０４のための単一のスレーブエンドポイントを実装することができる。

図６Ｃの例では、クロック信号発生器６４２は、１つ以上のクロック信号（複数可）６４６及び／又は１つ以上のリセット信号６５０を生成することができる。クロック信号（複数可）６４６及び／又はリセット信号６５０は、ＤＰＥ４０２の各々及び／又はＤＰＥアレイ１１０の論理インターフェース３０４の他のタイルに分配することができる。例えば、クロック信号発生器６４２は、１つ以上の位相ロックループ回路（ＰＬＬ）を含んでもよい。図示のように、クロック信号発生器６４２は、ＤＰＥアレイ１１０と同じダイ上に位置してもよい、ＤＰＥアレイ１１０の外部の別の回路によって生成された基準クロック信号を受信することができる。別の例では、基準クロックは、物理インターフェース３０６から受信されてもよい。クロック信号発生器６４２は、受信した基準クロック信号に基づいてクロック信号（複数可）６４６を生成することができる。

図６Ｃの例では、クロック信号発生器６４２は、セキュア／初期化インターフェース６４０を通じて構成されている。例えば、クロック信号発生器６４２は、データをＤＰＥ ＧＣＳレジスタ６３８にロードすることによって構成されてもよい。したがって、ＤＰＥアレイ１１０の１つ以上のクロック周波数、及び、リセット信号６５０の生成は、セキュア／初期化インターフェース６４０を通じて適切な構成データをＤＰＥ ＧＣＳレジスタ６３８に書き込むことによって設定することができる。試験目的のために、クロック信号（複数可）６４６及び／又はリセット信号６５０はまた、物理インターフェース３０６に直接ルーティングされてもよい。

セキュア／初期化インターフェース６４０は、制御／デバッグ（回路）ブロック（例えば、図示されていないＩＣ１００の制御及び／又はデバッグシステム）に結合することができる。１つ以上の例示的な実施態様では、セキュア／初期化インターフェース６４０は、制御／デバッグブロックにステータス信号を提供することができる。例示的かつ非限定的な例として、セキュア／初期化インターフェース６４０は、クロック信号発生器６４２の内部から生成される「ＰＬＬロック」信号を制御／デバッグブロックに提供することができる。ＰＬＬロック信号は、ＰＬＬが基準クロック信号に対するロックをいつ取得するかを示すことができる。

セキュア／初期化インターフェース６４０は、物理インターフェース３０６を介して命令及び／又はデータを受信することができる。データは、本明細書に記載のセキュリティビット、クロック信号発生器構成データ、及び／又はＤＰＥ ＧＣＳレジスタ６３８に書き込むことができる他のデータを含むことができる。

グローバルタイマ６４４は、ＣＤＴ回路６２０とインターフェースすることができる。例えば、グローバルタイマ６４４は、ＣＤＴ回路６２０に結合されてもよい。グローバルタイマ６４４は、追跡に使用されるタイムスタンピングイベントのためにＣＤＴ回路６２０によって使用される信号を提供することができる。１つ以上の例示的な実施態様では、グローバルタイマ６４４は、論理インターフェース３０４のタイルのうちの他のタイル内のＣＤＴ回路６２０に結合されてもよい。例えば、グローバルタイマ６４４は、図６Ａ、図６Ｂ、及び／又は図６Ｃの例示的なタイル内のＣＤＴ回路６２０に結合されてもよい。グローバルタイマ６４４はまた、制御／デバッグブロックに結合されてもよい。

図６Ａ、図６Ｂ、及び図６Ｃのアーキテクチャをまとめて参照すると、タイル４０８は、様々な異なるデータパスを使用してＤＰＥ４０２と通信することができる。一例では、タイル４０８は、ＤＭＡエンジン６１２を使用してＤＰＥ４０２と通信することができる。例えば、タイル４０８は、ＤＭＡエンジン６１２を使用して、ＤＰＥアレイ１１０の１つ以上のＤＰＥ４０２のＤＭＡエンジンと通信することができる。通信は、ＤＰＥ４０２から論理インターフェース３０４のタイル４０８に、又は論理インターフェース３０４のタイル４０８からＤＰＥ４０２に流れることができる。別の例では、ＤＭＡエンジン６１２は、それぞれのＤＰＥ内のストリームスイッチによって、ＤＰＥアレイ１１０の１つ以上のＤＰＥ４０２の１つ以上のコア４０４と通信することができる。通信は、１つ以上のコア４０４から論理インターフェース３０４のタイル４０８に、及び／又は論理インターフェース３０４のタイル４０８からＤＰＥアレイ１１０の１つ以上のＤＰＥ４０２の１つ以上のコア４０４に流れることができる。

１つ以上の例示的な実施態様において、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及びストリームインターフェース６１４の各々は、選択的にオンにされて物理インターフェース３０６に接続されてもよく、又は、オフにされて物理インターフェース３０６から切断されてもよい。したがって、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及びストリームインターフェース６１４の任意の１つ以上又は任意の組み合わせは、タイル４０８の構成データに基づいて物理インターフェース３０６に接続されてもよく、又は、物理インターフェース３０６から切断されてもよい。一態様では、そのような構成データは、制御レジスタ６３６にロードされてもよい。別の態様では、そのような構成データは、ＩＣ１００の構成ピンによって提供されてもよい。

物理インターフェース３０６に接続されるか、又は物理インターフェース３０６から切断される特定のインターフェース（複数可）は、タイル４０８ごとに異なり得る。例えば、第１のタイル４０８において、１つ以上のインターフェースの特定の組み合わせが物理インターフェース３０６に接続されてもよく、一方で、１つ以上のインターフェースの異なる組み合わせが第２の異なるタイル４０８において物理インターフェース３０６に接続されてもよい。さらに、物理インターフェース３０６に対して接続及び／又は切断される特定のインターフェース及び／又は複数のインターフェースは、それぞれの各タイル４０８に含まれるインターフェースの特定のタイプに基づいて変化してもよい。

例示的な一実施態様では、タイル４０８の構成データは、ビットワイズインターフェース６１０及び／又はＤＭＡエンジン６１２が物理インターフェース３０６から切断されている間に、ストリームインターフェース６１４を有効化し、物理インターフェース３０６に接続する。例示の目的のために、ストリームインターフェース６１４は、低いレイテンシで、ＩＣ１００の他のダイにおけるハード機能を容易にするか又はアクセスするために、物理インターフェース３０６に接続されてもよい。

別の例示的な一実施態様では、タイル４０８の構成データは、ビットワイズインターフェース６１０及び／又はストリームインターフェース６１４が物理インターフェース３０６から切断されている間に、ＤＭＡエンジン６１２（例えば、メモリマップドインターフェース）を有効化し、物理インターフェース３０６に接続する。例示の目的のために、ＤＭＡエンジン６１２は、チップ外又はＩＣ１００外に位置するメモリを参照して外部メモリにアクセスするか、又は異なるダイ内のＩＣ１００内に実装されたメモリにアクセスするために、物理インターフェース３０６に接続されてもよい。メモリの例は、ＩＣ１００の他のダイに実装されるか、及び／又はＩＣ１００の外部に実装されるかにかかわらず、ＲＡＭ（例えば、ＤＤＲ）及び／又は高帯域幅メモリ（ＨＢＭ）を含むが、これらに限定されない。

別の例示的な一実施態様では、タイル４０８の構成データは、ＤＭＡエンジン６１２及び／又はストリームインターフェース６１４が物理インターフェース３０６から切断されている間に、ビットワイズインターフェース６１０を有効化し、物理インターフェース３０６に接続する。例示の目的のために、ビットワイズインターフェース６１０は、エラー通知及び／又は割り込みをＩＣ１００の他のダイに提供するために、物理インターフェース３０６に接続されてもよい。

図７は、ビットワイズインターフェース６１０の例示的な実施態様を示す。図７の例では、ビットワイズインターフェース６１０は、使用される特定のタイルアーキテクチャに応じて、物理インターフェース３０６をストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８に結合する複数のチャネルを含む。ビットワイズインターフェース６１０内の図７に示されているチャネルの特定の数は、例示を目的としており、限定するものではない。他の実施形態では、ビットワイズインターフェース６１０は、図７に示すよりも少ない又は多いチャネルを含んでもよい。さらに、ビットワイズインターフェース６１０は物理インターフェース３０６に接続するが、１つ以上の他の例示的な実施態様では、ビットワイズインターフェース６１０は、ＩＣ１００の１つ以上の他のシステム及び／又は回路ブロックに結合することができる。

１つ以上の例示的な実施態様において、物理インターフェース３０６及び／又はそれに結合されている他のダイは、ＤＰＥ４０２とは異なる基準電圧及び異なるクロック速度で動作する。したがって、図７の例では、ビットワイズインターフェース６１０は、複数のシフト・アイソレーション回路７０２と、複数の非同期ＦＩＦＯメモリ７０４とを含む。チャネルの各々が、シフトアイソレーション回路７０２及び非同期ＦＩＦＯメモリ７０４を含む。チャネルの第１のサブセットは、物理インターフェース３０６（及び／又は他の回路要素）からストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８にデータを搬送する。チャネルの第２のサブセットは、ストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８から物理インターフェース３０６及び／又は他の回路要素にデータを搬送する。

シフト・アイソレーション回路７０２は、異なる電圧のドメイン間をインターフェースすることができる。この場合、シフト・アイソレーション回路７０２は、物理インターフェース３０６及び／又は他の回路要素の動作電圧とＤＰＥ４０２の動作電圧との間を遷移するインターフェースを提供することができる。非同期ＦＩＦＯメモリ７０４は、２つの異なるクロックドメイン間でインターフェースすることができる。この場合、非同期ＦＩＦＯメモリ７０４は、物理インターフェース３０６若しくは他の回路要素及び／又はそれに結合される他の回路要素のクロックレートとＤＰＥ４０２のクロックレートとの間を遷移するインターフェースを提供することができる。

１つ以上の例示的な実施態様では、非同期ＦＩＦＯメモリ７０４は、ＤＰＥアレイ１１０に対する３２ビットインターフェースを有する。非同期ＦＩＦＯメモリ７０４とシフト・アイソレーション回路７０２との間の接続、及び、シフト・アイソレーション回路７０２と物理インターフェース３０６との間の接続は、幅がプログラム可能（例えば、構成可能）であってもよい。例えば、非同期ＦＩＦＯメモリ７０４とシフト・アイソレーション回路７０２との間の接続、及び、シフト・アイソレーション回路７０２と物理インターフェース３０６との間の接続は、幅が３２ビット、６４ビット、又は１２８ビットであるように構成されてもよい。説明したように、ビットワイズインターフェース６１０は、記載されたビット幅を達成するために、メモリマップドスイッチ６０２が構成データを制御レジスタ６３６に書き込むことによって構成可能である。メモリマップドスイッチ６０２を使用して、物理インターフェース３０６側の非同期ＦＩＦＯメモリ７０４の側は、３２ビット、６４ビット、又は１２８ビットのいずれかを使用するように構成可能であってもよい。本明細書で提供されるビット幅は、例示を目的としている。他の実施形態では、他のビット幅が使用されてもよい。いずれの場合でも、様々な構成要素について説明した幅は、制御レジスタ６３６にロードされた構成データに基づいて変えることができる。

図８は、ストリームインターフェース６１４の例示的な実施態様を示す。一態様では、ＤＰＥ４０２は、ストリームスイッチ６０６を使用してＤＭＡエンジン６１２にアクセスすることができる。ＤＭＡエンジン６１２は、物理インターフェース３０６からのメモリマップドトランザクションを、ＤＰＥに送信するためのデータストリームに変換し、ＤＰＥからのデータストリームを、物理インターフェース３０６を介して送信するためのメモリマップドトランザクションに変換することができる。別の態様では、データストリームは、ストリームインターフェース６１４へと方向付けられてもよい。

図８の例では、ストリームインターフェース６１４は、物理インターフェース３０６をストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８に結合する複数のチャネルを含む。各チャネルは、ＦＩＦＯメモリと、アップサイズ回路又はダウンサイズ回路のいずれかとを含むことができる。チャネルの第１のサブセットは、物理インターフェース３０６からストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８にデータを搬送する。チャネルの第２のサブセットは、ストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８から物理インターフェース３０６にデータを搬送する。ＮｏＣストリームインターフェース６１４内の図８に示されているチャネルの特定の数は、例示を目的としており、限定するものではない。他の例示的な実施態様では、ストリームインターフェース６１４は、図８に示すよりも少ない又は多いチャネルを含んでもよい。

１つ以上の例示的な実施態様では、アップサイズ回路８０８（図８において「ＵＳ回路」と略記）の各々は、データストリームを受信し、受信したデータストリームの幅を増大することができる。例えば、各アップサイズ回路８０８は、３２ビットのデータストリームを受信し、１２８ビットのデータストリームを対応するＦＩＦＯメモリ８１０に出力してもよい。ＦＩＦＯメモリ８１０の各々は、アービトレーション・マルチプレクサ回路８１２に結合されている。アービトレーション・マルチプレクサ回路８１２は、結果として得られる出力データストリームを物理インターフェース３０６に提供するための特定のアービトレーション方式又は優先度（例えば、ラウンドロビン又は他のスタイル）を使用して、受信データストリーム間でアービトレーションすることができる。アービトレーション・マルチプレクサ回路８１２は、クロックサイクルごとに新しい要求を処理して受け入れることができる。ＤＰＥ４０２と物理インターフェース３０６との間のクロックドメイン交差は、例えばＦＩＦＯメモリ８０４を使用してタイル４０８内で処理することができる。

デマルチプレクサ８０２は、物理インターフェース３０６からデータストリームを受信可能である。例示の目的のために、データストリームは、幅が１２８ビットであってもよい。ＤＰＥ４０２と物理インターフェース３０６との間のクロックドメイン交差は、前述のようにビットワイズインターフェース６１０内で処理されてもよい。デマルチプレクサ８０２は、受信したデータストリームをＦＩＦＯメモリ８０４のうちの１つに転送することができる。デマルチプレクサ８０２がデータストリームを提供する特定のＦＩＦＯメモリ８０４は、データストリーム自体の中に符号化されてもよい。ＦＩＦＯメモリ８０４は、ダウンサイズ回路８０６（図８において「ＤＳ回路」と略記）に結合される。ダウンサイズ回路８０６は、時分割多重化を使用してバッファリングした後に、受信ストリームをより小さい幅にダウンサイズすることができる。例えば、ダウンサイズ回路８０６は、ストリームを１２８ビット幅から３２ビット幅にダウンサイズしてもよい。

図示されるように、ダウンサイズ回路８０６及びアップサイズ回路８０８は、使用される論理インターフェース３０４のタイルの特定のアーキテクチャに応じて、ストリームスイッチ６０６又はストリームマルチプレクサ／デマルチプレクサ６０８に結合される。図８は、例示を目的として提供されており、限定として意図されていない。チャネル内の構成要素の順序及び／又は接続性（例えば、アップサイズ／ダウンサイズ回路及びＦＩＦＯメモリ）は、変化してもよい。

１つ以上の他の例示的な実施態様では、図７に関連して説明したように、ビットワイズインターフェース６１０は、図８に関連して説明したようなアップサイズ回路及び／又はダウンサイズ回路を含んでもよい。例えば、物理インターフェース３０８（又は他の回路要素）からストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８にデータを搬送する各チャネル内に、ダウンサイズ回路が含まれてもよい。ストリームスイッチ６０６及び／又はストリームマルチプレクサ／デマルチプレクサ６０８から物理インターフェース３０６（又は他の回路要素）にデータを搬送する各チャネル内に、アップサイズ回路が含まれてもよい。

１つ以上の他の例示的な実施態様では、独立した要素として示されているが、各ダウンサイズ回路８０６は、例えば単一のブロック又は回路として、対応するＦＩＦＯメモリ８０４と組み合わされてもよい。同様に、各アップサイズ回路８０８は、例えば単一のブロック又は回路として、対応するＦＩＦＯメモリ８１０と組み合わされてもよい。

図９は、ＤＭＡエンジン６１２の例示的な実施態様を示す。図９の例では、ＤＭＡエンジン６１２はＤＭＡコントローラ９０２を含む。ＤＭＡコントローラ９０２は、２つの別個のモジュール又はインターフェースに分割されてもよい。各モジュールは、互いに独立して動作することができる。ＤＭＡコントローラ９０２は、メモリマップド－ストリームインターフェース（インターフェース）９０４にマップされたメモリと、ストリーム－メモリマップドインターフェース（インターフェース）９０６とを含むことができる。インターフェース９０４及びインターフェース９０６の各々は、２つ以上の別個のチャネルを含んでもよい。したがって、ＤＭＡエンジン６１２は、インターフェース９０６を介してストリームスイッチ６０６から２つ以上の入来ストリームを受信し、インターフェース９０４を介してストリームスイッチ６０６に２つ以上の出来ストリームを送信することができる。ＤＭＡコントローラ９０２は、マスタメモリマップドインターフェース９１４をさらに含むことができる。マスタメモリマップドインターフェース９１４は、物理インターフェース３０６をインターフェース９０４及びインターフェース９０６に結合する。

ＤＭＡエンジン６１２はまた、ハードウェア同期回路要素９１０及びバッファ記述子レジスタファイル９０８を含むことができる。ハードウェア同期回路要素９１０及びバッファ記述子レジスタファイル９０８には、マルチプレクサ９１２を介してアクセスすることができる。したがって、ハードウェア同期回路要素９１０とバッファ記述子レジスタファイル９０８の両方には、制御インターフェースを介して外部的にアクセスすることができる。そのような制御インターフェースの例には、ＤＰＥ４０２からのメモリマップドインターフェース又は制御ストリームインターフェースが含まれるが、これらに限定されない。ＤＰＥの制御ストリームインターフェースの例は、ＤＰＥのコアからのストリーミングインターフェース出力である。

ハードウェア同期回路要素９１０は、ＤＭＡエンジン６１２に含まれる複数のチャネル及び／又はＤＭＡエンジン６１２内の１つのチャネルを、ロック要求をポーリングして駆動するマスタと同期させるために使用することができる。例えば、マスタは、物理インターフェース３０６を介してＤＭＡエンジン６１２に結合されている別のシステムであってもよい。別の例では、マスタはまた、ロックが利用可能である場合に、ＤＭＡエンジン６１２内のハードウェア同期回路要素９１０によって生成された割り込みを受信することもできる。

ＤＭＡ転送は、バッファ記述子レジスタファイル９０８内に記憶されたバッファ記述子によって定義することができる。インターフェース９０６は、バッファ記述子内の情報に基づいて、物理インターフェース３０６への読み出し転送を要求することができる。インターフェース９０４からストリームスイッチ６０６への出来ストリームは、ストリームスイッチの構成レジスタに基づいて、パケット交換式又は回路交換式として構成することができる。

図１０は、物理インターフェース３０６及び３１２の例示的な実施態様を示す。物理インターフェース３０６は、複数の回路ブロック１００２（例えば、図１０において１００２－１～１００２－Ｎとして示されている）を含んでもよい。図１０の例では、物理インターフェース３０６は、回路ブロック１００２の各々がチャネルに対応するマルチチャネルインターフェースとして実装される。ダイ１０６の物理インターフェース３１２もまた、複数の回路ブロック１００６（例えば、１００６－１～１００６－Ｎとして示されている）を含む。物理インターフェース３１２は、ブロック１００６の各々がチャネルに対応するマルチチャネルインターフェースとして実装される。図１０の例では、チャネルは、一対の回路ブロック、例えば、「対応する回路ブロック」とも呼ばれる回路ブロック１００２－１と回路ブロック１００６－１で構成され、単一のチャネルを形成する。例示的な実施態様では、ブロック１００２及び１００４の各々は、Ｌａｇｕｎａサイト（カリフォルニア州サンノゼのＸｉｌｉｎｘ，Ｉｎｃ．から入手可能）として実装されてもよい。

回路ブロック１００２－１は、複数のフリップフロップ１００４（図１０では「ＦＦ」とラベル付けされている）を含む。図１０の例では、６つのフリップフロップ１００４（例えば、ＦＦ１００４－１～ＦＦ１００４－６）がチャネルを形成している。各フリップフロップ１００４には、クロック信号（ＴＸ－ＣＬＫ）、クロックイネーブル信号（ＣＥ）、及びセットリセット（ＳＲ）信号が与えられる。同様に、回路ブロック１００６－１は、複数のフリップフロップ１００８（図１０では「ＦＦ」とラベル付けされている）を含む。図１０の例では、６つのフリップフロップ１００８（例えば、ＦＦ１００８－１～ＦＦ１００８－６）がチャネルを形成している。各フリップフロップ１００８には、クロック信号（ＲＸ－ＣＬＫ）、クロックイネーブル信号（ＣＥ）、及びセットリセット（ＳＲ）信号が与えられる。送信及び受信フリップフロップ（例えば、ＦＦ１００４－６及びＦＦ１００８－６）の各対が、セルを形成する。したがって、図１０に示す例示的なチャネルは６つのセルを含む。

図１０の例では、ダイ間ワイヤ１１６は、回路ブロック１００２－１のフリップフロップ１００４を回路ブロック１００６－１のフリップフロップ１００８に接続する。１つ以上の例示的な実施態様では、ダイ間ワイヤ１１６は、図１に関連して説明したようにインターポーザ内に実装されてもよい。１つ以上の他の例示的な実施態様では、ダイ間ワイヤ１１６は、図２に関連して説明したようにブリッジダイ内に実装されてもよい。

例示的な一実施態様では、各回路ブロック１００２は、同じ又は共通のクロック信号を使用してもよい。他の例示的な実施態様では、各回路ブロック１００２は、他の回路ブロック１００２から独立したクロック信号を使用してもよい。互いに独立したクロック信号は、互いの導関数ではないか、又は、例えば位相、周波数、デューティサイクルなどの１つ以上の特性が異なるクロック信号であってもよい。さらに他の例示的な実施態様では、１つ以上の回路ブロック１００２の異なるグループ分けは、同じ又は共通のクロック信号を利用してもよく、あるグループから別のグループへのクロック信号は互いに独立している。回路ブロック１００６に提供されるクロック信号は、対応する回路ブロック１００２のクロック信号に対応してもよく、又は一致してもよい。これに関して、異なるチャネルは互いに同期している必要はない。

別の例示的な実施態様では、各回路ブロック１００２内のフリップフロップは、送信又は受信フリップフロップであるように構成されてもよい。対応する回路ブロック１００６内の対応するフリップフロップは逆に構成されている。図１０の例では、回路ブロック１００２－１内の各フリップフロップ１００４は送信フリップフロップとして構成され、対応する回路ブロック１００６－１内の各フリップフロップ１００８は受信フリップフロップとして構成されている。別の例では、回路ブロック１００２－１内の各フリップフロップ１００４は受信フリップフロップとして構成されてもよく、対応する回路ブロック１００６－１内の各フリップフロップ１００８は送信フリップフロップとして構成されてもよい。各回路ブロック１００２は、逆に構成された対応する回路ブロック１００６とは独立して構成されてもよい。

別の例では、回路ブロック１００２－１のフリップフロップ１００４のうちの１つ以上は、送信フリップフロップ（例えば、ＦＦ１００４－１及びＦＦ１００４－２）として構成されてもよく、一方、フリップフロップ１００４のうちの１つ以上の他のフリップフロップ（例えば、ＦＦ１００４－３、１００４－４、１００４－５、及び１００４－６）は、受信フリップフロップとして構成される。対応する回路ブロック１００６－１は逆に構成され、フリップフロップ１００８のうちの１つ以上は受信フリップフロップ（例えば、ＦＦ１００８－１及びＦＦ１００８－２）として構成されてもよく、一方、フリップフロップ１００８のうちの１つ以上の他のフリップフロップ（例えば、ＦＦ１００８－３、１００８－４、１００８－５、及び１００８－６）は送信フリップフロップとして構成される。このようにして、各回路ブロック１００２は所望の数の送信及び受信フリップフロップを用いて構成することができ、一方、各対応する回路ブロック１００６は逆に構成される。

例示的な一実施態様では、タイル４０８のインターフェース（例えば、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４）から受信された任意のデータストリームは、ビット対ビット（例えば、ワイヤツーワイヤ）の対応関係で異なる回路ブロック１００２に提供されてもよい。例えば、タイル４０８のインターフェースからの３２ビットのデータストリームは、物理インターフェース３０６に提供されてもよく、６つの回路ブロック１００２を利用してもよい。タイル４０８のインターフェースから提供される１２８ビットストリームは、２２個の回路ブロック１００２にマッピングすることができる。しかしながら、各回路ブロック１００２及び／又は１００６に含まれる信号線（例えば、フリップフロップ）の数は、例示を目的としていることを理解されたい。他の例示的な実施態様では、信号線の数は６本未満であってもよく、一方で、他の場合では６本超であってもよい。

図１１は、物理インターフェース３０６及び３１２の別の例示的な実施態様を示す。物理インターフェース３０６及び３１２は、マルチチャネルインターフェースとして実装される。図１１の例では、回路ブロック１００２及び１００６は、高帯域幅メモリ（ＨＢＭ）物理インターフェース（ＰＨＹ）として実装される。例示的な実施態様では、物理インターフェース３０６及び３１２は、２０１３年の高帯域幅メモリ（ＨＢＭ）ＤＲＡＭメモリ規格（ＪＥＳＤ２３５）又は２０２０年のＨＢＭ ＤＲＡＭメモリ規格（ＪＥＳＤ２３５Ａ）に準拠するように実装されてもよい。

回路ブロック１００２－１は、データチャネル回路１１０２と、コマンドアドレス回路１１０４と、クロック・電力マネージャ１１０６とを含む。対応する回路ブロック１００６－１は、データチャネル回路１１０８と、コマンドアドレス回路１１１０と、クロック・電力マネージャ回路１１１２とを含む。データチャネルブロック１１０２及び１１０８は各々、チャネル当たり４つの３２ビットワードを有する８つのチャネルを提供する。図１１の例は、回路ブロックの各対（例えば、１００２－１及び１００６－１）が８つのチャネルを含み、したがって、１０２８ビットの並列データを交換することができることを示している。

例示的な実施態様では、８つのチャネルの各々は、クロック・電力マネージャ１１０６及び１１１２によってサポートされるように、独立したクロッキング及び電力の管理を有することができる。これに関して、異なるチャネルは互いに同期している必要はない。さらに、８つのチャネルの各々は、双方向通信をサポートする。図１１の例では、ダイ間ワイヤ１１６は、回路ブロック１００２－１を回路ブロック１００６－１に接続する。１つ以上の例示的な実施態様では、ダイ間ワイヤ１１６は、図１に関連して説明したようにインターポーザ内に実装されてもよい。１つ以上の他の例示的な実施態様では、ダイ間ワイヤ１１６は、図２に関連して説明したようにブリッジダイ内に実装されてもよい。

例示的な一実施態様では、タイル４０８のインターフェース（例えば、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４）から受信された任意のデータストリームは、ビット対ビット（例えば、ワイヤツーワイヤ）の対応関係で異なる回路ブロック１００２に提供されてもよい。例えば、タイル４０８のインターフェースから出力される３２ビットのデータストリームは、物理インターフェース３０６に提供されてもよく、回路ブロック１００２－１内のチャネルの１つの３２ビットワードを利用してもよい。１２８ビットデータストリームが、回路ブロック１００２－１の１つのチャネル全体にマッピングされてもよい。

図１２は、物理インターフェース３０６及び３１２の別の例示的な実施態様を示す。物理インターフェース３０６は、１つ以上の回路ブロック１００２を含み、一方、物理インターフェース３１２は、１つ以上の回路ブロック１００６を含む。図１２の例では、各回路ブロック１００２、１００６はトランシーバを実装する。トランシーバは、例えば、ギガビット毎秒の範囲の高いデータレートでデータを送受信することができる高速トランシーバとして実装されてもよく、回路ブロック１００２、１００６の各対（例えば、１００２－１及び１００６－１）がチャネルを実装する。各チャネルは、シリアル化送信経路及びシリアル化受信経路を含む。

物理インターフェース３０６を参照すると、回路ブロック１００２は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）１２０２及びトランシーバ１２０４を含むことができる。ＳＥＲＤＥＳ１２０２は、タイル４０８のインターフェース（例えば、ビットワイズインターフェース６１０、ＤＭＡエンジン６１２、及び／又はストリームインターフェース６１４）からデータストリーム（例えば、並列データ）を受信し、データストリームをトランシーバ１２０４に出力されるシリアル化データに変換することができる。タイル４０８のインターフェースから受信されるデータストリームは、様々な異なるビット幅のいずれかであってもよい。例示的なビット幅は、３２、６４、１２８、及び２５６ビットを含むが、これらに限定されない。

ＳＥＲＤＥＳ１２０２はさらに、トランシーバ１２０４からシリアル化データを受信し、受信したシリアル化データを、並列データを含むデータストリームに変換することができる。ＳＥＲＤＥＳ１２０２によって生成された結果として得られるデータストリームは、前述のような様々なビット幅のいずれかであってもよい。ＳＥＲＤＥＳ１２０２は、結果として得られるデータストリームをタイル４０８のインターフェースに出力することができる。

トランシーバ１２０４は、送信物理符号化副層（ＰＣＳ）回路１２０６、受信ＰＣＳ回路１２０８、送信物理媒体接続（ＰＭＡ）回路１２１０、及び受信ＰＭＡ１２１２を含むことができる。送信ＰＣＳ回路１２０６は、シリアル化データをＳＥＲＤＥＳ１２０２から受信することができる。送信ＰＣＳ回路１２０６は、例えば、データ符号化、スクランブリング、アライメントマーカ挿入、ブロック及びシンボル再分配、並びにレーンブロック同期及びデスキューなどの動作を実施することができる。送信ＰＭＡ１２１０は、送信ＰＣＳ１２０６からデータを受信し、例えば、ＰＭＡフレーミング、オクテット同期／検出、及びさらなるスクランブリングなどの動作を実施することができる。送信ＰＭＡ１２１０は、ダイ間ワイヤ１１６を介して物理インターフェース３１２にシリアル化データを送信することができる。

受信ＰＭＡ１２１２は、物理インターフェース３１２からダイ間ワイヤ１１６を介してデータを受信することができる。受信ＰＭＡ１２１２は、例えば、ＰＭＡフレーミング、オクテット同期／検出、及びデスクランブリングなどの動作を実施することができる。受信ＰＭＡ１２１２は、受信ＰＣＳ１２０８にデータを出力する。受信ＰＣＳ１２０８は、例えば、データ復号、デスクランブリング、アライメントマーカ除去、ブロック及びシンボル再分配、並びにレーンブロック同期及びデスキューなどの動作を受信データに対して実施することができる。受信ＰＣＳ１２０８は、タイル４０８のインターフェースに提供されるデータストリームに変換するために、処理されたデータをＳＥＲＤＥＳ１２０２に送信する。

回路ブロック１００６は、トランシーバ１２１４を含むことができる。トランシーバ１２１４は、受信ＰＣＳ１２１６、受信ＰＭＡ１２２０、送信ＰＭＡ１２２２、及び送信ＰＣＳ１２１８を含むことができる。回路ブロック１００６は、ＤＰＥアレイ１１０にデータを送信し、及び／又はＤＰＥアレイ１１０からデータを受信するダイ１０６に実装された回路ブロックの特定のタイプに応じて、ＳＥＲＤＥＳを含んでもよく、又は含まなくてもよい。

例示的な実施態様では、トランシーバ１２０４及びトランシーバ１２１４は各々、カリフォルニア州サンノゼのＸｉｌｉｎｘ，Ｉｎｃ．から入手可能なギガビットトランシーバ（ＧＴ）として実装されてもよい。図１２の例では、ダイ間ワイヤ１１６は、図示のようにトランシーバ１２０４をトランシーバ１２１４に接続する。１つ以上の例示的な実施態様では、ダイ間ワイヤ１１６は、図１に関連して説明したようにインターポーザ内に実装されてもよい。１つ以上の他の例示的な実施態様では、ダイ間ワイヤ１１６は、図２に関連して説明したようにブリッジダイ内に実装されてもよい。

図１０、図１１、及び図１２に関連して説明した例示的な実施態様は、ダイ１０４をダイ１０６と通信可能に連結するために使用することができるいくつかの異なるタイプの物理インターフェースを説明する。他の例示的な実施態様において、物理インターフェース３０６は、複数の異なるタイプの回路ブロック１００２を含んでもよい。例えば、物理インターフェース３０６は、図１０の回路ブロック１００２のうちの１つ以上、図１１の回路ブロック１００２のうちの１つ以上、図１２の回路ブロック１００２のうちの１つ以上、又はそれらの任意の組み合わせを含んでもよい。

一態様において、物理インターフェース３０６のそのような異種実施態様では、あるダイ（例えば、ダイ１０６）に接続するために同様のタイプの回路ブロックが使用されてもよく、一方で、別のタイプの回路ブロック（例えば、この文脈における「タイプ」は、図１０、図１１、又は図１２などの特定の実施態様を指す）は、異なるダイ（例えば、ブリッジダイ以外の追加のダイ）と通信するために使用される。

別の態様において、物理インターフェース３０６の異種実施態様では、異なるタイプの回路ブロックが含まれてダイ１０６に接続してもよい。例えば、物理インターフェースは、ダイ１０６の物理インターフェース３１２の対応する実施態様と通信する、図１０の回路ブロック１００２のうちの１つ以上、図１１の回路ブロック１００２のうちの１つ以上、図１２の回路ブロック１００２のうちの１つ以上、又はそれらの任意の組み合わせを含んでもよい。

図１３は、複数のＤＰＥインターフェースを含む例示的な実施態様を示す図である。図１３の例では、ＩＣ１００のダイ１０４及び１０６が示されている。ダイ間ワイヤは、図１又は図２に関連して説明したように実装されてもよい。図示のように、ダイ１０４は、２つのＤＰＥアレイ１１０－１及び１１０－２を含む。ＤＰＥアレイ１１０－１は、ＤＰＥインターフェース３０２－１に接続される。ＤＰＥインターフェース３０２－１は、論理インターフェース３０４－１及び物理インターフェース３０６－１を含む。ＤＰＥアレイ１１０－２は、ＤＰＥインターフェース３０２－２に接続される。ＤＰＥインターフェース３０２－２は、論理インターフェース３０４－２及び物理インターフェース３０６－２を含む。

ダイ１０６は、物理インターフェース３１２－１及び物理インターフェース３１２－２を含む。物理インターフェース３１２－１は、物理インターフェース３０６－１に接続する。物理インターフェース３１２－２は、物理インターフェース３０６－２に接続する。１つ以上の例示的な実施態様では、物理インターフェース３０６－１、３１２－１、３０６－２、及び３１２－２は、同じインターフェース（例えば、一致しており、図１０、図１１、又は図１２のうちの１つに示されているようなものである）として実装される。１つ以上の他の例示的な実施態様では、物理インターフェース３０６－１及び３１２－１は同じタイプのインターフェースであり（例えば、一致しており、図１０、図１１、又は図１２のうちの１つに示されているようなものである）、一方、物理インターフェース３０６－２及び３１２－２は同じタイプのインターフェースである（例えば、一致している）が、物理インターフェース３０６－１及び３１２－１のタイプとは異なる。

図１３の例では、追加のＤＰＥインターフェースを含むことにより、ダイ１０４への帯域幅及びダイ１０４からの帯域幅が増大する。この例では、別個のＤＰＥアレイとして実装されているＤＰＥアレイ１１０－１及びＤＰＥアレイ１１０－２は、互いに通信可能に連結されておらず、それによってＤＰＥアレイ１１０－１がＤＰＥアレイ１１０－２と通信することが防止される。すなわち、ＤＰＥアレイ１１０－１のＤＰＥ４０２は、ダイ間ワイヤ１１６を介して（例えば、ダイ１０６を介して）通信しなければ、ＤＰＥアレイ１１０－２のＤＰＥ４０２と通信することができない。

図１４は、複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。図１４の例では、ＩＣ１００のダイ１０４及び１０６が示されている。ダイ間ワイヤは、図１又は図２に関連して説明したように実装されてもよい。図示のように、ダイ１０４は、１つのＤＰＥアレイ１１０を含む。ＤＰＥアレイ１１０は、ＤＰＥインターフェース３０２－１及びＤＰＥインターフェース３０２－２に接続される。ＤＰＥインターフェース３０２－１は、論理インターフェース３０４－１及び物理インターフェース３０６－１を含む。ＤＰＥインターフェース３０２－２は、論理インターフェース３０４－２及び物理インターフェース３０６－２を含む。

ダイ１０６は、物理インターフェース３１２－１及び物理インターフェース３１２－２を含む。物理インターフェース３１２－１は、物理インターフェース３０６－１に接続する。物理インターフェース３１２－２は、物理インターフェース３０６－２に接続する。１つ以上の例示的な実施態様では、物理インターフェース３０６－１、３１２－１、３０６－２、及び３１２－２は、同じインターフェース（例えば、一致しており、図１０、図１１、又は図１２のうちの１つに示されているようなものである）として実装される。１つ以上の他の例示的な実施態様では、物理インターフェース３０６－１及び３１２－１は同じタイプのインターフェースであり（例えば、一致しており、図１０、図１１、又は図１２のうちの１つに示されているようなものである）、一方、物理インターフェース３０６－２及び３１２－２は同じタイプのインターフェースである（例えば、一致している）が、物理インターフェース３０６－１及び３１２－１のタイプとは異なる。

図１４の例では、追加のＤＰＥインターフェースを含むことにより、ダイ１０４への帯域幅及びダイ１０４からの帯域幅が増大する。この例では、ＤＰＥアレイ１１０は単一のＤＰＥアレイとして実装されているため、各ＤＰＥ４０２は他の各ＤＰＥ４０２と通信することができる。ＤＰＥ４０２と論理インターフェース３０４－１及び３０４－２との間の通信は、タイル４０８の直上のＤＰＥ４０２を介して行われる。図１４の例は、論理インターフェース３０４－１の上方に位置するＤＰＥ４０２が論理インターフェース３０４－２の上方のＤＰＥ４０２と通信することを可能にし、その逆も可能にする。そのような実施形態では、論理インターフェース３０４－１又は３０４－２のいずれを使用するか又はクラスタに接続することができるかに関して限定することなく、ＤＰＥ４０２のクラスタを形成することができる。すなわち、ＤＰＥ４０２のクラスタは、論理インターフェース３０４－１の上方の１つ以上のＤＰＥ４０２又はＤＰＥ４０２の列と、論理インターフェース３０４－２の上方の１つ以上のＤＰＥ４０２又はＤＰＥ４０２の列とを含むことができる。

図１５は、複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。図１５の例は、ＩＣ１００に３つのダイが含まれることを除いて、図１３の例と同様である。ＩＣ１００は、ダイ１０４、１０６－１及び１０６－２を含む。物理インターフェース３１２－１はダイ１０６－１内に実装される。物理インターフェース３１２－２はダイ１０６－２内に実装される。したがって、ＤＰＥアレイ１１０－１はダイ１０６－１とのみ通信することができ、一方、ＤＰＥアレイ１１０－２はダイ１０６－２とのみ通信することができる。さらに、追加のＤＰＥインターフェースは、ダイ１０４に出入りする帯域幅を増加させる。

図１６は、複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。図１６の例は、ＩＣ１００に３つのダイが含まれることを除いて、図１４の例と同様である。ＩＣ１００は、ダイ１０４、１０６－１及び１０６－２を含む。物理インターフェース３１２－１はダイ１０６－１内に実装される。物理インターフェース３１２－２はダイ１０６－２内に実装される。図１６の例では、ＤＰＥ４０２のうちのいずれか１つ以上は、ダイ１０６－１、ダイ１０６－２、又はその両方と通信することができる。追加のＤＰＥインターフェースは、ダイ１０４に出入りする帯域幅を増加させる。

図１７は、複数のＤＰＥインターフェースを含む別の例示的な実施態様を示す図である。図１７の例では、ダイ１０４－１及びダイ１０４－２として示されている２つのダイ１０４が、異なるＤＰＥアレイを含んで示されている。ダイ１０４－１及び１０４－２は、ＩＣ１００のダイ１０６に接続する。ダイ間ワイヤは、図１又は図２に関連して説明したように実装されてもよい。図示のように、ダイ１０４－１は、ＤＰＥアレイ１１０－１を含む。ダイ１０４－２は、ＤＰＥアレイ１１０－２を含む。ＤＰＥアレイ１１０－１は、ＤＰＥインターフェース３０２－１に接続される。ＤＰＥアレイ１１０－２は、ＤＰＥインターフェース３０２－２に接続される。ＤＰＥインターフェース３０２－１は、論理インターフェース３０４－１及び物理インターフェース３０６－１を含む。ＤＰＥインターフェース３０２－２は、論理インターフェース３０４－２及び物理インターフェース３０６－２を含む。

ダイ１０６は、物理インターフェース３１２－１及び物理インターフェース３１２－２を含む。物理インターフェース３１２－１は、物理インターフェース３０６－１に接続する。物理インターフェース３１２－２は、物理インターフェース３０６－２に接続する。１つ以上の例示的な実施態様では、物理インターフェース３０６－１、３１２－１、３０６－２、及び３１２－２は、同じインターフェース（例えば、一致しており、図１０、図１１、又は図１２のうちの１つに示されているようなものである）として実装される。１つ以上の他の例示的な実施態様では、物理インターフェース３０６－１及び３１２－１は同じタイプのインターフェースであり（例えば、一致しており、図１０、図１１、又は図１２のうちの１つに示されているようなものである）、一方、物理インターフェース３０６－２及び３１２－２は同じタイプのインターフェースである（例えば、一致している）が、物理インターフェース３０６－１及び３１２－１のタイプとは異なる。

図１７の例では、追加のＤＰＥインターフェースを含むことにより、各ＤＰＥアレイ１１０－１及び１１０－２に出入りする帯域幅が増大する。さらに、図１７の例は、各ＤＰＥアレイ１１０が、互いに分離して動作することを可能にする。これにより、例えば、１つのアプリケーション又はユーザがＤＰＥアレイ１１０－１を利用する一方で、別の異なるアプリケーション及び／又はユーザがＤＰＥアレイ１１０－２を使用することが可能になり、各ＤＰＥアレイは他から物理的に分離される。

図１３～図１７に関連して提供される例は、１つ以上のＤＰＥアレイを含む様々なマルチダイＩＣ実施態様を示す。本明細書に記載の例の１つ以上において、ＤＰＥアレイを含むダイは、その中に含まれるＤＰＥアレイ及びＤＰＥインターフェースのための、又はそれに対応する回路要素のみを含むことができることを理解されたい。すなわち、そのようなダイは、専用又は特殊目的ＤＰＥアレイダイであってもよい。他の例では、ＤＰＥアレイ及びＤＰＥインターフェースを含むダイは、ＤＰＥアレイ及び／又はＤＰＥインターフェースと協調して動作する追加の回路要素を含むことができる。さらに、図１３～図１７の例に示されているダイの数は、例示のみを目的としている。追加のＤＰＥアレイダイ及び／又は他のダイが含まれてもよく、各ダイは、本明細書に記載の適切なインターフェースを介して１つ以上の他のダイと通信することができる。

説明の目的で、本明細書に開示される様々な発明概念の完全な理解を提供するために、特定の命名法が記載される。しかしながら、本明細書で使用する用語は、本発明の構成の特定の態様を説明するためのものにすぎず、限定するものではないことも理解されたい。

本明細書において定義されているものとして、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈がそうでないことを明確に示さない限り、複数形も含むことが意図される。

本明細書において定義されているものとして、「少なくとも１つ、」、「１つ以上」、及び「及び／又は、」という用語は、特に明記しない限り、動作において連言的及び選言的の両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、「Ａ、Ｂ、又はＣのうちの少なくとも１つ、」、「Ａ、Ｂ、及びＣのうちの１つ以上」、「Ａ、Ｂ、又はＣのうちの１つ以上」及び「Ａ、Ｂ、及び／又はＣ」という表現の各々は、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢ、ＡとＣ、ＢとＣ、又はＡとＢとＣを意味する。

本明細書において定義されているものとして、「自動的に」という用語は、人間の介入がないことを意味する。本明細書において定義されているものとして、用語「ユーザ」は、人類を意味する。

本明細書で定義されるように、用語「～である場合」は、文脈に応じて「～であるとき」又は「～に応答して」又は「～に応じて」を意味する。したがって、語句「～であると判定された場合」又は「［記載された状態又は事象］が検出された場合」は、文脈に応じて、「判定を受けて」又は「判定に応答して」又は「［記載された状態又は事象］の検出を受けて」又は「［記載された状態又は事象］の検出に応答して、」又は「［記載された状態又は事象］の検出に応じて」を意味すると解釈され得る。

本明細書で定義されるように、「～に応じて」という用語及び上記と同様の用語、例えば「～である場合」、「～であるとき」又は「～であることを受けて」は、アクション又はイベントに容易に応答又は反応することを意味する。応答又は反応は自動的に行われる。したがって、第２のアクションが第１のアクション「に応じて」実施されるとき、第１のアクションの発生と第２のアクションの発生との間に因果関係がある。「～に応じて」は因果関係を示す。

本明細書において定義されるものとして、「プロセッサ」という用語は、プログラムコードに含まれる命令を実践することができる少なくとも１つの回路を意味する。回路は、集積回路であってもよく、又は集積回路に組み込まれていてもよい。

本明細書において定義されているものとして、「実質的に」という用語は、記載された特性、パラメータ、又は値が正確に達成される必要はないが、例えば公差、測定誤差、測定精度限界、及び当業者に知られている他の要因を含む偏差又は変動が、特性が提供しようとした効果を排除しない量で発生し得ることを意味する。

第１、第２などの用語が、様々な要素を説明するために本明細書で使用され得る。これらの要素は、特に明記しない限り、又は文脈が明らかにそうでないことを示さない限り、これらの用語は１つの要素を別の要素から区別するためにのみ使用されるため、これらの用語によって限定されるべきではない。

添付の特許請求の範囲に見出すことができるすべてのミーンズプラスファンクション又はステッププラスファンクションの要素の対応する構造、材料、動作、及び均等物は、具体的に特許請求されている他の特許請求されている要素と組み合わせて機能を実施するための任意の構造、材料、又は動作を含むことが意図されている。

１つ以上の例示的な実施態様において、マルチダイＩＣは、インターポーザと、インターポーザに結合されている第１のダイとを含む。第１のダイは、ＤＰＥアレイを含み、ＤＰＥアレイは、複数のＤＰＥと、複数のＤＰＥに結合されているＤＰＥインターフェースとを含む。ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する。マルチダイＩＣはまた、インターポーザに結合されており、ダイインターフェースを有する第２のダイも含むことができる。ＤＰＥインターフェース及びダイインターフェースは、インターポーザを通じて通信するように構成されている。

前述及び他の実施態様は各々、単独で又は組み合わせて、以下の特徴のうちの１つ以上を任意選択的に含むことができる。いくつかの例示的な実施態様は、以下の特徴のすべてを組み合わせて含む。

別の態様では、ＤＰＥインターフェースの論理インターフェースは、複数のタイルを含み、各タイルは、ＤＰＥアレイの複数のＤＰＥのサブセットと通信するように構成されている。

別の態様では、物理インターフェースは、論理インターフェースの複数のタイルに結合されている複数の回路ブロックを含む。

別の態様では、物理インターフェースの複数の回路ブロックは、少なくとも、１つ以上の並列マルチビットチャネルを実装する第１の回路ブロックと、シリアル動作向けに構成されたトランシーバを実装する第２の回路ブロックとを含む。

別の態様では、物理インターフェースの複数の回路ブロックのうちの少なくとも１つは、並列マルチビットチャネルを実装する。

別の態様では、物理インターフェースの回路ブロックの各々は、独立して動作するように構成されている。

別の態様では、物理インターフェースの複数の回路ブロックのうちの少なくとも１つは、高帯域幅メモリインターフェースを実装する。

別の態様では、物理インターフェースの複数の回路ブロックのうちの少なくとも１つは、シリアル動作向けに構成されたトランシーバを含む。

別の態様では、物理インターフェースの回路ブロックのうちの少なくとも１つは、トランシーバに結合されているシリアライザ／デシリアライザ回路を含む。シリアライザ／デシリアライザ回路は、論理インターフェースの選択されたタイルから受信された第１のデータストリームから第１のシリアル化データを生成し、第１のシリアル化データをトランシーバに提供するように構成されている。シリアライザ／デシリアライザ回路はまた、トランシーバから受信された第２のシリアル化データから第２のデータストリームを生成し、第２のデータストリームを論理インターフェースの選択されたタイルに提供するように構成されている。

別の態様では、マルチダイＩＣは、インターポーザに結合されているパッケージ基板を含む。

別の態様では、第１のダイ及び第２のダイは異なるクロックドメインにある。
１つ以上の他の例示的な実施態様において、マルチダイＩＣは、パッケージ基板と、パッケージ基板に結合されている第１のダイであって、第１のダイは相互接続ブリッジとして構成されている、第１のダイと、パッケージ基板及び第１のダイに結合されている第２のダイとを含む。第２のダイは、ＤＰＥアレイを含み、ＤＰＥアレイは、複数のＤＰＥと、複数のＤＰＥに結合されているＤＰＥインターフェースとを含む。ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する。マルチダイＩＣはまた、パッケージ基板及び第１のダイに結合されている第３のダイを含むことができ、第３のダイはダイインターフェースを含む。ＤＰＥインターフェース及びダイインターフェースは、第１のダイを通じて通信するように構成されている。

前述及び他の実施態様は各々、単独で又は組み合わせて、以下の特徴のうちの１つ以上を任意選択的に含むことができる。いくつかの例示的な実施態様は、以下の特徴のすべてを組み合わせて含む。

別の態様では、ＤＰＥインターフェースの論理インターフェースは、複数のタイルを含み、各タイルは、ＤＰＥアレイの複数のＤＰＥのサブセットと通信するように構成されている。

別の態様では、物理インターフェースは、論理インターフェースの複数のタイルに結合されている複数の回路ブロックを含む。

別の態様では、物理インターフェースの複数の回路ブロックのうちの少なくとも１つは、並列マルチビットチャネルを実装する。

別の態様では、物理インターフェースの回路ブロックの各々は、独立して動作するように構成されている。

別の態様では、物理インターフェースの複数の回路ブロックのうちの少なくとも１つは、高帯域幅メモリインターフェースを実装する。

別の態様では、物理インターフェースの複数の回路ブロックのうちの少なくとも１つは、シリアル動作向けに構成されたトランシーバを含む。

別の態様では、物理インターフェースの回路ブロックのうちの少なくとも１つは、トランシーバに結合されているシリアライザ／デシリアライザ回路を含む。シリアライザ／デシリアライザ回路は、論理インターフェースの選択されたタイルから受信された第１のデータストリームから第１のシリアル化データを生成し、第１のシリアル化データをトランシーバに提供するように構成されている。シリアライザ／デシリアライザ回路はまた、トランシーバから受信された第２のシリアル化データから第２のデータストリームを生成し、第２のデータストリームを論理インターフェースの選択されたタイルに提供するように構成することもできる。

別の態様では、第１のダイ及び第３のダイは異なるクロックドメインにある。
本明細書において提供される本発明の構成の説明は、例示のために提示されているが、網羅的であることは意図されておらず、又は開示された形態及び例に限定されるものではない。本明細書で使用される用語は、本発明の構成の原理、実際の用途又は市場で見られる技術に対する技術的改善を説明するために、及び／又は他の当業者が本明細書に開示される本発明の構成を理解することを可能にするために選択されている。説明されている本発明の構成の範囲及び精神から逸脱することなく、変更及び変形が当業者には明らかであろう。したがって、そのような特徴及び実施態様の範囲を示すものとして、前述の開示ではなく、添付の特許請求の範囲を参照すべきである。

Claims (15)

1. マルチダイ集積回路であって、
   インターポーザと、
   前記インターポーザに結合されている第１のダイであって、前記第１のダイは、データ処理エンジン（ＤＰＥ）アレイを含み、前記ＤＰＥアレイは、複数のＤＰＥと、前記複数のＤＰＥに結合されているＤＰＥインターフェースとを含み、前記ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する、第１のダイと、
   前記インターポーザに結合されており、ダイインターフェースを有する第２のダイと
   を備え、
   前記ＤＰＥインターフェース及び前記ダイインターフェースは、前記インターポーザを通じて通信するように構成されている、マルチダイ集積回路。
2. 前記ＤＰＥインターフェースの前記論理インターフェースは複数のタイルを含み、
   各タイルは、前記ＤＰＥアレイの前記複数のＤＰＥのサブセットと通信するように構成されており、
   前記物理インターフェースは、前記論理インターフェースの前記複数のタイルに結合されている複数の回路ブロックを含む、請求項１に記載のマルチダイ集積回路。
3. 前記物理インターフェースの前記複数の回路ブロックは、少なくとも、１つ以上の並列マルチビットチャネルを実装する第１の回路ブロックと、シリアル動作向けに構成されたトランシーバを実装する第２の回路ブロックとを含む、請求項２に記載のマルチダイ集積回路。
4. 前記物理インターフェースの前記複数の回路ブロックのうちの少なくとも１つは、高帯域幅メモリインターフェースを実装する、請求項２に記載のマルチダイ集積回路。
5. 前記物理インターフェースの前記複数の回路ブロックのうちの少なくとも１つは、シリアル動作向けに構成されたトランシーバを含み、
   前記物理インターフェースの前記回路ブロックのうちの前記少なくとも１つは、
   前記トランシーバに結合されているシリアライザ／デシリアライザ回路であって、
   前記論理インターフェースの選択されたタイルから受信された第１のデータストリームから第１のシリアル化データを生成し、前記第１のシリアル化データを前記トランシーバに提供し、
   前記トランシーバから受信された第２のシリアル化データから第２のデータストリームを生成し、前記第２のデータストリームを前記論理インターフェースの前記選択されたタイルに提供するように構成されている、シリアライザ／デシリアライザ回路
   を備える、請求項２に記載のマルチダイ集積回路。
6. 前記第１のダイ及び前記第２のダイは異なるクロックドメインにある、請求項１に記載のマルチダイ集積回路。
7. 前記第１のダイ及び前記第２のダイは異なるパワードメインにある、請求項１に記載のマルチダイ集積回路。
8. 前記第１のダイ及び前記第２のダイは、異なるプロセス技術を使用して実装される、請求項１に記載のマルチダイ集積回路。
9. マルチダイ集積回路であって、
   パッケージ基板と、
   前記パッケージ基板に結合されている第１のダイであって、前記第１のダイは相互接続ブリッジとして構成されている、第１のダイと、
   前記パッケージ基板及び前記第１のダイに結合されている第２のダイであって、前記第２のダイは、データ処理エンジン（ＤＰＥ）アレイを含み、前記ＤＰＥアレイは、複数のＤＰＥと、前記複数のＤＰＥに結合されているＤＰＥインターフェースとを含み、前記ＤＰＥインターフェースは、論理インターフェース及び物理インターフェースを有する、第２のダイと、
   前記パッケージ基板及び前記第１のダイに結合されている第３のダイであって、前記第３のダイはダイインターフェースを含む、第３のダイ
   とを備え、
   前記ＤＰＥインターフェース及び前記ダイインターフェースは、前記第１のダイを通じて通信するように構成されている、マルチダイ集積回路。
10. 前記ＤＰＥインターフェースの前記論理インターフェースは複数のタイルを含み、
    各タイルは、前記ＤＰＥアレイの前記複数のＤＰＥのサブセットと通信するように構成されており、
    前記物理インターフェースは、前記論理インターフェースの前記複数のタイルに結合されている複数の回路ブロックを含む、請求項９に記載のマルチダイ集積回路。
11. 前記物理インターフェースの前記複数の回路ブロックのうちの少なくとも１つは、高帯域幅メモリインターフェースを実装する、請求項１０に記載のマルチダイ集積回路。
12. 前記物理インターフェースの前記複数の回路ブロックのうちの少なくとも１つは、シリアル動作向けに構成されたトランシーバを含み、
    前記物理インターフェースの前記回路ブロックのうちの前記少なくとも１つは、
    前記トランシーバに結合されているシリアライザ／デシリアライザ回路であって、
    前記論理インターフェースの選択されたタイルから受信された第１のデータストリームから第１のシリアル化データを生成し、前記第１のシリアル化データを前記トランシーバに提供し、
    前記トランシーバから受信された第２のシリアル化データから第２のデータストリームを生成し、前記第２のデータストリームを前記論理インターフェースの前記選択されたタイルに提供するように構成されている、シリアライザ／デシリアライザ回路
    を備える、請求項１０に記載のマルチダイ集積回路。
13. 前記第２のダイ及び前記第３のダイは異なるクロックドメインにある、請求項９に記載のマルチダイ集積回路。
14. 前記第２のダイ及び前記第３のダイは異なるパワードメインにある、請求項９に記載のマルチダイ集積回路。
15. 前記第２のダイ及び前記第３のダイは、異なるプロセス技術を使用して実装される、請求項９に記載のマルチダイ集積回路。
    

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