CN104871508B - 可配置通信控制器 - Google Patents

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Abstract

一种通信控制器包括物理接口以及内部传输和接收电路。所述物理接口具有用于连接到通信介质的端口、输入端以及输出端，并且操作以：从所述输入端接收第一数据位序列且将所述第一数据位序列传输到所述端口，并且从所述端口接收第二数据位序列且将所述第二数据位序列传导到所述输出端。所述内部传输和接收电路连接到所述物理接口，并且具有用来在低频模式下以第一速率传导第一多个符号并且在低延迟模式下以第二速率传导第二多个符号的内部体系结构，其中所述第一多个在数量上大于所述第二多个，并且所述第二速率高于所述第一速率。

Description

可配置通信控制器
相关申请的交叉引用
本申请要求2012年12月21日申请的美国申请号13/723,960的权益，所述申请的内容以引用方式并入本文。
技术领域
本公开大体来说涉及通信控制器，具体来说涉及可配置通信控制器。
背景技术
各种通信协议支持连接到通信介质并且根据协议来操作的物理接口。例如，高速PCI(PCIE)标准描述用于这类通信的某些协议。PCIE标准是使用现有PCI编程概念的PCI标准的扩展。根据PCIE标准，在PCIE兼容系统的各种PCIE兼容请求器和完成器之间传送数据包。据知，PCIE将链路描述为两个端口和它们的互连通道的集合，并且链路是两个组件之间的双单工通信路径。PCIE标准进一步将通道描述为一组差动信号对，一对用于传输而另一对用于接收，其中N端(by-N)链路包括N个通道。例如，以2.5千兆传送每秒(GT/s)的数据速率操作的16端链路表示每个方向上40千兆位/秒的合计原始带宽。PCIE标准描述用于1端链路、2端链路、4端链路、8端链路、12端链路、16端和32端链路的操作。
PCIE标准使用8位(b)/10b编码(8位编码成10位)将符号描述为10位的量，并且使用128b/130b编码(2位的同步标头和128位的有效负载)将符号描述为8位的量。PCIE标准还将符号时间描述为符号放置于通道上的时间段(当使用8b/10b编码时为10倍单位间隔，并且当使用128b/130b时为8倍单位间隔)。PCIE标准进一步将单位间隔描述为通过对足够长以使源时钟的所有有意调频可以忽略的时间间隔内的每位时间间隔求平均值所测得的值。
一旦PCIE兼容系统初始化每个链路，链路以支持的数据速率中的一个来操作。PCIE 1.0a标准规定有效数据速率为每个通道每个方向上2.5千兆位每秒的原始带宽。PCIE2.0标准规定有效数据速率为每个通道每个方向上5.0千兆位每秒的原始带宽。PCIE 3.0标准规定有效数据速率为每个通道每个方向上8.0千兆位每秒的原始带宽。并且，未来的PCIE4.0标准预期会规定有效数据速率为每个通道每个方向上16.0千兆位每秒的原始带宽。PCIE标准的未来版本将可能继续增大规定的数据速率。例如，历史上，PCIE标准的每个主要修订版(通常每3至4年)都使PCIE带宽加倍。
随着如PCIE标准的通信标准继续规定增大的数据速率，相关联的通信控制器的设计变得越来越困难。
附图简述
图1以框图形式示出根据一些实施方案的通信结构。
图2以框图形式示出根据一些实施方案的计算机系统。
图3以框图形式示出根据一些实施方案的图形处理器，所述图形处理器可用来实现图2的图形处理器。
图4以框图形式示出根据一些实施方案的南桥，所述南桥可用来实现图2的南桥。
图5以框图形式示出根据一些实施方案的通信控制器，所述通信控制器可用来实现图2的PCIE控制器中的任一个。
图6示出根据一些实施方案的计时图，所述计时图有助于理解图5的通信控制器的传输块的操作。
图7示出根据一些实施方案的计时图，所述计时图有助于理解图5的通信控制器的接收块的操作。
图8示出根据某些实施方案的用于配置图5的通信控制器的方法的流程图。
在以下描述中，不同图中相同的参考数字指示相似或相同的项目。除非另外指出，否则单词“连接”及其相关联的动词形式包括直接关联和通过本领域中已知手段的间接电气连接，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式间接电气连接的替代性实施方案。
实施方案的说明
通信控制器通常包括连接在客户端接口与物理接口之间的接收电路和传输电路。通信控制器具有用于连接到通信介质的端口，并且根据例如PCIE标准协议的协议来操作，所述协议使用数据位序列来形成符号。可使用8b/10b编码方案或128b/130b编码方案形成PCIE符号。端口连接到具有例如多达十六个PCIE数据通道的链路，但是最大支持链路宽度在不同实施方案中变化。
在一些实施方案中，如下文所公开的通信控制器包括反串行化器，所述反串行化器具有：输入端，其连接到物理接口的输出端；以及输出端，其用于响应于数据位序列而在低频模式下以第一速率提供第一多个数据位并且在低延迟模式下以第二速率提供第二多个数据位，其中第一多个在数量上大于第二多个，并且第二速率高于第一速率。通信控制器还具有接收块，其具有连接到反串行化器的输出端的输入端。在一些实施方案中，通信控制器包括传输块，其具有输入端和用于提供多个符号的序列的输出端。通信控制器还具有串行化器，所述串行化器具有：输入端，其连接到传输块的输出端；输出端，其用于响应于多个符号的序列而在低频模式下以第一速率提供第一多个数据位并且在低延迟模式下以第二速率提供第二多个数据位，其中第一多个在数量上大于第二多个，并且第二速率高于第一速率。在一些实施方案中，通信控制器包括如链路控制器的控制块，其具有用于选择低频模式和低延迟模式中的一个的至少一个模式寄存器。
因此，通信控制器可以动态地改变其内部体系结构来更适当地响应不同设计约束的需求。.另外，最初设计用于一个标准(例如PCIE 3.0)的通信控制器可以容易适于新的、更高速的标准(例如PCIE 4.0)而无需对其进行重新构建。
图1以框图形式示出根据一些实施方案的通信结构100。例如，通信结构100可能是PCIE兼容结构，其包括互连一组PCIE兼容组件的点对点链路，而以下讨论将在PCIE的背景下描述通信结构100。应了解，在一些实施方案中，通信结构100可根据例如超传输(HT)协议的其它通信总线协议来操作。通信结构100通常包括根复合体110、交换机120、交换机130、设备140、链路150、链路160和链路170。交换机120和交换机130中的每一个包括至少一个PCIE桥(未示出)和额外端口，以便在相应的链路上连接到例如其它PCIE兼容设备(未示出)。
根复合体110具有根入口端口和根出口端口，所述两个端口分别连接到交换机120的上游端口，并且交换机120具有下游端口，所述下游端口连接到交换机130的上游端口。交换机130具有下游端口，所述下游端口连接到设备140的入口端口和出口端口。根复合体110、交换机120、交换机130和设备140各自在链路150、链路160和链路170中的对应链路上传导信号。链路150、链路160、链路170各自是用来在结构100的组件之间用数据包传导数据位的双单向链路，并且本文公开的原理适用于任何所支持的链路宽度。
在操作中，PCIE硬件初始化过程期间，通信结构100的代理(根复合体110、交换机120和交换机130以及设备140)通过“协商”通道宽度和操作的链路频率(链路速度)来启动链路150、链路160和链路170的参数。在物理层面，也就是在PCIE代理之间直接与通信介质交互的层面，代理通过启动链路训练来开始协商过程以确定每个代理的数据速率能力、链路内的通道排序、链路宽度以及通道间去偏移(lane-to-lane de-skew)，以重新汇编跨多通道链路内的各通道被剥离的数据包。PCIE代理通过在每个通道上以2.5GT/s的PCIE 1.0a体系结构数据速率操作来开始训练过程，使得沿着链路的所有代理都有能力彼此通信。例如，设备140通过提供PCIE“有序集”训练域来向其它PCIE代理通知它的数据速率能力。
在协商过程完成时，链路上的代理决定是否将数据速率保持在2.5GT/s以适应特定的PCIE代理。此外，链路上的代理可以转变为PCIE“恢复状态”以改变数据速率，例如，转变为8.0GT/s的PCIE 3.0速率，或转变为16.0GT/s的预期PCIE 4.0速率。在协商过程期间，代理还就链路数和每个通道的通道数的值达成一致，每个通道是有效链路的部分。
一旦确立PCIE链路速度和宽度参数，根复合体110将通常在链路上开始事务。例如，根复合体110通过作为PCIE兼容请求器操作来向设备140发送请求事务层面数据包(TLP)，来执行已编程的I/O事务。作为响应，设备140充当PCIE兼容完成器来提供响应数据包，这被称为完成。或者，针对一些事务，如存储器事务，设备140有能力充当PCIE兼容请求器，并且根复合体110有能力充当PCIE兼容完成器。
图2以框图形式示出根据一些实施方案的计算机系统200。在图2中展示的实施例中，计算机系统200是能够执行处理器可读指令的PCIE兼容计算机系统。计算机系统200通常包括：中央处理单元(CPU)210；称为“北桥”220的桥控制器；图形处理器230；显示器240；动态随机存取存储器(DRAM)250；称为“南桥”260的桥控制器；以及一组外围设备270，其包括一组其它设备272、键盘274、通用串行总线代理276以及闪存278。图形处理器230包括PCIE控制器232，并且南桥260包括PCIE控制器262。
CPU 210和南桥220传导多种信号，这些信号包括地址、数据、控制信号、中断信号、异常信号等等。北桥220连接到图形处理器230。图形处理器230连接到显示器240来向用户提供视觉数据。北桥220还连接到DRAM 250。
南桥260和北桥220传导关于它们的操作状态的多种信号，例如像一组功率管理信号或者关于PCIE控制器262的信号。PCIE控制器262也在PCIE链路上传导特定PCIE兼容外围设备270之间的数据位流。南桥260通常包括旧PCI控制器(未示出)来与旧设备通信。
操作中，PCIE控制器232和PCIE控制器262与具有独特需求的不同PCIE代理交互。例如，PCIE控制器232使用平行处理技术和高带宽事务在PCIE链路上传导用来呈现图形顶点和纹理的数据包。这些事务针对所需通量(例如，帧速率)、图形质量(例如，抗锯齿)、与其它图形电路(未示出)的兼容性以及总体灵活性(例如，驱动多个显示器240)有所改进。对于其它操作，PCIE控制器232使用低频事务与低延迟事务的组合在PCIE链路上传导数据包以处理命令。对于这些事务，PCIE控制器232在图形处理器230、北桥220、CPU 210和DRAM 250之间移动数据。例如，CPU 210运行应用程序，其需要对图形处理器230的资源的低延迟访问，以完成一般用途计算并且协助图形处理器230进行特定操作。PCIE控制器232在可以协商为16个通道的PCIE接口上操作，以2.5GT/s传导一些数据，但以8.0GT/s并且在不远的将来以16.0GT/s传导大多数数据。
图3以框图形式示出根据一些实施方案的图形处理器300，所述图形处理器可用来实现图2的图形处理器230。在图3中展示的实施例中，图形处理器300是单片式图形处理单元(GPU)，其通常包括GPU核心310、存储器控制器320、集线器330、PCIE接口340、显示器控制器350、显示器控制器360、通用视频解码器370和侧面端口380。
GPU核心310连接到存储器控制器320来为对应的存储器总线传导多组信号，并且存储器控制器320连接到外部存储器(未示出)。集线器330将存储器控制器320、GPU核心310、PCIE接口340、显示器控制器350和360、通用视频解码器370以及侧面端口380互连起来。PCIE接口340在专用的高速PCI链路上传导例如北桥220和CPU 210之间的具有高带宽和低延迟数据位的流。显示器控制器350和360、通用视频解码器370和侧面端口380各自具有双向端口，所述双向端口连接到它们相应的外围设备(未示出)的双向端口，以在对应的总线上传导一组控制信号和数据信号。
操作中，GPU 300使用数个内部处理引擎来处理大量图形数据，所述内部处理引擎中的任一个可以是PCIE控制器340的客户端。因为GPU 300是高度管线化的，所以GPU 300通常不会对延迟过于敏感，尽管GPU 300所执行的特定处理场景可能需要以低延迟访问数据。
图4以框图形式示出根据一些实施方案的南桥400，所述南桥可用来实现图2的南桥260。南桥400通常包括：主机桥410；一组PCIE根端口420；一组通用串行总线(USB)端口422；一组串行高级技术附件(SATA)端口424；内部总线440；PCI桥442；系统管理总线(SMBUS)/高级配置和电源接口(ACPI)控制器444；低管脚数(LPC)控制器446；实时时钟(RTC)448；总线控制器460；接口总线470；和一组外围功能480，其包括计时器482、通用输入/输出(GPIO)484以及只读存储器(ROM)控制器486。
主机桥410在主机端具有连接到北桥220的端口。主机桥410还连接到USB端口422、SATA端口424、PCIE根端口420和内部主线440。USB端口422能够各自经由一条USB总线连接到USB外围设备(未示出)。SATA端口424能够各自经由一条SATA总线连接到SATA外围设备(未示出)。PCIE根端口420各自经由一条PCIE链路向对应的PCIE层次结构传导信号。
内部总线440在主机桥410、PCI桥442、SMBUS/ACPI控制器444和LPC控制器446之间传导信号。PCI桥442具有双向端口，所述双向端口能够经由PCI总线连接到旧PCI外围设备(未示出)的双向端口。LPC控制器446具有双向端口，所述双向端口能经由LPC总线连接到LPC外围设备(未示出)的双向端口。SMBUS/ACPI控制器444连接到RTC 448和总线控制器460。RTC 448具有用来接收晶体振荡器时钟信号的输入端。总线控制器460经由内部总线470与外围功能480中的每一个传导信号。
操作中，南桥400用较低速度和通用计算机外围设备来管理计算机系统200的输入/输出、通信和音频特征。注意，PCIE根端口420根据图2的PCIE控制器262的描述来操作。图4中展示的实施例示出，计算机系统200中各自具有自身需求的各种客户端可以启动并响应PCIE访问。例如，CPU 210可请求在继续处理指令之前需要的数据，这些指令并不存在于缓存或存储器系统中而是存储在连接到PCIE结构的设备中。因为CPU 210可能停下来等待所述数据，所以CPU 210倾向于以低延迟访问它所需的数据。
图5以框图形式示出根据一些实施方案的通信控制器500，所述通信控制器可用来实现图2的PCIE控制器232和262中的任一个。通信控制器500通常包括：客户端接口510；传输(TX)块520；标签为“TXP”的串行化器530；物理接口540；标签为“PCIE链路”的通信介质550；标签为“RXP”的反串行化器560；接收块(“RX”)570；以及链路控制器(“LC”)580，其包括一组模式寄存器582。
客户端接口510具有端口，所述端口连接到客户端的端口，所述客户端如：图形处理器230或南桥260中的客户端。客户端接口510还经由256位数据总线连接到传输块520。传输块520具有用来提供一组256位传输数据信号的输出端，以及用来接收一组控制信号的输入端。串行化器530具有用来接收256位传输数据信号的输入端、用来一组控制信号的输入端，以及用来提供一组16位传输数据信号的输出端。
物理接口540具有用来从串行化器530接收所述一组16位传输数据信号的输入端、用来接收一组控制信号的接收端、用来提供一组16位接收数据信号的输出端，以及用来经由通信介质550传导一组数据位的端口。物理接口540还具有一组输出端(图5中未示出)，其用于基于所协商的链路速度和所选模式向各个块提供时钟信号，如以下将进行描述。
反串行化器560具有用来从物理接口540接收所述一组16位接收数据信号的输入端、用来接收一组控制信号的输入端、用来提供一组特殊信号(包括例如PCIE有序集和电气指示符(如，对链路另一端的PCIE设备正在退出空闲模式的指示))的输出端，以及用来提供一组256位接收数据信号的输出端。接收块570具有用来接收一组控制信号的输入端，和用来从反串行化器560接收所述一组256位接收数据信号的输入端；并且还经由256位数据总线连接到客户端接口510。
链路控制器580具有：用来从传输块520接收256位传输数据信号的输入端、用来从反串行化器560接收所述一组特殊信号的输入端、用来向串行化器530提供256位传输数据信号的输出端，以及用来向客户端接口510、传输块520、串行化器530、物理接口540、反串行化器560和接收块570提供相应控制信号的输出端。
通信控制器500被设计成在它最终化后支持现有PCIE标准以及下一代标准，而不需要重新构建。在图5中展示的实施例中，PCIE控制器500支持1倍、2倍、4倍、8倍、12倍以及16倍PCIE链路宽度。在一些实施方案中，根据本文所陈述的原理来构造的PCIE控制器可以支持不同的最大PCIE链路宽度，包括上文列出的宽度加上如PCIE标准中所描述的32倍，或小于16倍的最大链路宽度。此外，通信控制器500包括256位宽内部总线，但是在不同实施方案中可能实现不同内部总线大小。PCIE标准的每个修订版描述了新的构建版本，其列在以下的表I(列1)中。每个PCIE修订版也描述了比之前版本更高的支持数据速率(列2)，并且在支持数据速率下使用相关联的数据编码方案(列3)。注意，例如，PCIE 1.0a和PCIE 2.0使用8b/10b编码方案，而PCIE 3.0和4.0使用128b/130b编码方案。对于每个增大的PCIE支持数据速率，如果功能电路(如传输块520、串行化器530、物理接口540、反串行化器560和接收块570)的设计频率目标相应地增大，那么这些功能电路将需要不断地重新设计以确保正确的内部计时。
在低延迟模式下(列4)，通信控制器500使用128位内部数据总线以实际操作频率处理每个PCIE通道一个PCIE数据符号。在这种模式下，通信控制器500通过一次以更高处理速率处理更少的数据来减少延迟。因此，通信控制器500能够更快地经由客户端接口510向客户端返回数据。
在低频模式下(列5)，通信控制器500使用加宽的256位内部数据总线以是低延迟模式下所用频率的一半的实际操作频率处理每个PCIE通道两个PCIE数据符号。
表I
通信控制器500通过使两种模式都可用来增大灵活性。以上的图2至图4描述各种PCIE客户端，对这些PCIE客户端来说，事务的延迟可能是重要的(例如，通过PCIE结构的缓冲区失误事务，所述PCIE结构的请求器在南桥260中连接到PCIe根端口420)。在PCIE中，延迟被计算为从PCIE兼容请求器提供请求数据包的时间到PCIE兼容完成器提供确认数据的时间。因此，随着PCIE结构的级别更多，延迟增大。通过PCIE控制器(230或262)的固定长度内部管线的延迟在以低频模式运行(每个时钟处理两个符号)时更高，其中时钟以管线速率的一半运行(每个时钟处理一个符号)。或者，其它PCIE客户端存在，对这些PCIE客户端来说，延迟并不那么重要，并且通过节约功率进行低频事务处理更符合要求(例如对图形处理器230来说)。
此外，通信控制器500确保与新兴的PCIE 4.0标准的兼容性，而无需通过在低频模式下扩展总线宽度来进行重新构建。因此，通信控制器500有能力支持表I的列2中展示的所有数据速率。例如，通信控制器500针对8.0GT/s的PCIE 3.0数据速率支持低延迟模式和低频模式，从而允许计算机系统选择适合于以下各项的模式：客户端、PCIE结构以及用来制造组件的技术的速度。以合理的内部时钟频率使用扩展的内部总线大小，通信控制器500在低频模式下也支持16.0GT/s的PCIE 4.0数据速率。在低频模式下操作允许通信控制器500支持新的PCIE 4.0标准，而无需以2.0GHz的内部时钟速率运行，而在一些实施方案中，这无法在不重新构建的情况下进行。因此，通信控制器500提供针对低PCIE速率的低延迟模式，以及已设计的电路块到新的PCIE 4.0速率的轻松迁移，而无需使用低频模式进行重新构建。此外，通信控制器500可以动态地改变模式以适应操作环境。
新增低频模式只需通过电路面积上的很小增加就可以实现，其实现方式是复制小部分控制逻辑以及使数据通道的大小加倍。然而，对这个新增的控制电路和扩展的数据通道宽度的面积惩罚由以下情况抵消：避免对支持更高频率所需的特定电路的需要，如时钟重复器、额外缓冲区等等；以及避免对增大现有电路宏的大小的需要，所述电路宏是在更高时钟速率下满足计时所需的。
在一些实施方案中，模式寄存器582针对每个可用链路速度来为通信控制器500选择低频模式或低延迟模式。在一些实施方案中，链路控制器580可以在链路的空闲时间(这时没有事务在进行中)期间改变模式，例如在PCIE恢复速度状态(这时通道是电气空闲的)期间，但在其它实施方案中，链路控制器580可以在任何时间改变模式。在一些实施方案中，可支持其它低频模式。例如，通信控制器500可支持扩展到使用512位总线每个时钟周期四个符号并且操作速度是低延迟模式下的四分之一的低频模式。
图6示出根据一些实施方案计时图600，所述计时图有助于理解图5的通信控制器500的传输块的操作。水平轴以纳秒(ns)表示时间，垂直轴以伏特表示各种信号的振幅。计时图600示出两组四个所关注波形，一组610是针对低延迟模式，且一组620是针对低频模式。组610包括：标签为“IP核心时钟”的针对时钟的波形612；标签为“TX_数据”的针对由传输块520提供的传输数据的波形614；标签为“剩余字节”的波形616；以及标签为“TXP_数据”的针对由串行化器530接收的传输数据的波形618。组620包括针对对应的波形612、614、616、618中的相同信号的波形622、624、626、628。水平轴示出两个特定的所关注时间点，标签为“t1”和“t2”。
操作中，在低延迟模式下，物理接口540以特定的频率向通信控制器500的组件提供IP核心时钟，如针对PCIE 3.0数据速率的1.0GHz时钟。传输块520经由256位数据通道从客户端接口510接收数据，并且每两个IP核心时钟周期向链路控制器580提供256个数据位。在一些实施方案中，传输块520每个IP核心时钟周期向链路控制器580提供256个数据位，并且所述数据被限制回到每两个IP核心时钟周期256位的平均值。链路控制器580每个IP核心时钟周期向串行化器530提供128个数据位(每个通道一个符号)。在时间t1之前，链路控制器580具有32字节*8＝256位剩余，来提供给串行化器530。链路控制器580在IP核心时钟的第一个周期期间经由扩展的256位总线的下半部(位127:0)向串行化器530提供256个数据位中较低的128个，并且在IP核心时钟的第二个周期期间经由扩展的256位总线的下半部(位127:0)向串行化器530提供256个数据位中较高的128个。串行化器530使用例如128b/130b编码方案每个IP核心时钟周期输出合计128个数据位，以8.0GT/s的PCIE 3.0数据速率，16个通道中的每一个一位。
在低频模式下，物理接口550以低延迟模式下的频率的一半，如针对PCIE 3.0数据速率的500MHz，向通信控制器500的组件提供IP核心时钟。传输块520每个IP核心时钟周期(在这种模式下为500MHz)经由256位数据通道从客户端接口510接收数据并且向链路控制器580提供256个数据位。链路控制器580每个IP核心时钟周期向串行化器530提供256个数据位(两个符号)。在时间t1之前，链路控制器580具有32字节*8＝256位剩余，来提供给串行化器530。链路控制器580在每个IP核心时钟周期期间经由扩展的256位总线的两个半部(位255:0)向串行化器530提供256个数据位。串行化器530使用例如128b/130b编码方案每个IP核心时钟周期输出合计256个数据位，以8.0GT/s的PCIE 3.0数据速率，16个通道中的每一个一位。穿过通信控制器500的延迟在低延迟模式下的大小是低频模式下的一半。
图7示出根据一些实施方案的计时图700，所述计时图有助于理解图5的通信控制器500的接收块的操作。水平轴以ns表示时间，垂直轴以伏特表示各种信号的振幅。计时图700示出两组四个所关注波形，一组710是针对低延迟模式，且一组720是针对低频模式。710组包括：标签为“接收时钟”的针对时钟的波形712，针对IP核心时钟的波形714，标签为“RXP_输入”的针对由反串行化器560收集的接收数据的波形716，以及标签为“RXP_输出”的针对由反串行化器560输出的接收数据的波形718。组720包括针对对应的波形622、624、626和628中的相同信号的波形722、724、726和728。水平轴示出两个特定的所关注时间点，标签为“t1”和“t2”。
操作中，在低延迟模式710下，物理接口540以特定的频率向通信控制器500的组件提供接收时钟和IP核心时钟，如针对PCIE 3.0数据速率的1.0GHz时钟。反串行化器560使用例如128b/130b解码方案在每个接收时钟周期从物理接口540接收合计128个数据位，以8.0GT/s的PCIE 3.0数据速率，16个通道中的每一个一位。反串行化器560每个接收时钟周期构成一个符号，但每两个IP核心时钟周期大约在时间t1使用扩展的256位内部总线向接收块570传送两个符号，并且每个IP核心时钟周期如大约在时间t2重复所述过程。与数据一起发送数据有效信号以指示接收块570将在IP核心时钟714的哪个时钟边缘俘获数据。
在低频模式下720，物理接口540以低延迟模式下的频率的一半，如针对PCIE 3.0数据速率的500MHz，向通信控制器500的组件提供接收时钟和IP核心时钟。反串行化器560使用例如128b/130b解码方案在每个接收时钟周期从物理接口540接收合计256个数据位，以8.0GT/s的PCIE 3.0数据速率，16个通道中的每一个一位。反串行化器560每个接收时钟周期构成两个符号，但再次每个IP核心时钟周期大约在时间t1使用扩展的256位内部总线向接收块570传送两个符号，并且每个IP核心时钟周期如大约在时间t2重复所述过程。注意，在反串行化器560和接收块570之间的传送使用相同的256位扩展总线并且使用一半时钟频率。
图8示出根据一些实施方案的用于配置图5的通信控制器500的方法800的流程图。操作框810包括从通信介质接收数据位序列。操作框820包括确定在低频模式下还是低延迟模式下操作通信控制器。操作框830包括：确定通信控制器是否处于低频模式下，以及响应于接收到数据位序列而以第一速率提供第一多个数据位。操作框840包括：确定通信控制器是否处于低延迟模式下，以及响应于接收到数据位序列而以第二速率提供第二多个数据位，其中第一多个在数量上大于第二多个，并且第二速率高于第一速率。
通过对低频模式下的第一速率的第一多个数据位和低延迟模式下的第二速率的第二多个数据位提供同时的支持，其中第一多个在数量上大于第二多个，并且第二速率高于第一速率，并且通过进一步选择性地使用内部数据通道宽度的一些或全部，低延迟和低频事务满足例如图形处理器、CPU和南桥的性能需求。此外，被设计成在例如PCIE 3.0数据速率环境中操作的内部体系结构接收电路和传输电路也能够在PCIE 4.0数据速率环境中适当操作。因此，在利用通信标准不断增长的能力的同时，通信控制器500显著地节省了重新设计工作、功率消耗以及用于内部功能电路的硅面积。
图1至图5的功能，例如通信控制器232、262、420和500，可能以硬件和软件的多种组合来实现。软件组件中的一些可存储在计算机可读存储介质中，以便由至少一个处理器执行。此外，图8中示出的方法也可由指令来管理，所述指令存储在计算机可读存储介质中并且由至少一个处理器执行。图8中展示的操作中的每一个可对应于存储在非暂时性计算机存储器中或计算机可读存储介质中的指令。在各种实施方案中，非暂时性计算机可读存储介质包括：磁盘或光盘存储设备、如闪存的固态存储介质，或其它非易失性存储器设备。存储在非暂时性计算机可读存储介质中的计算机可读指令可以是源代码、汇编语言代码、目标代码或可由一个或多个处理器解译且/或执行的其它指令格式。
此外，图1至图5的功能可由呈数据库形式的计算机可存取数据结构或其它数据结构来描述或表示，所述其它数据结构可由程序读取并且直接或间接用来制造具有图1至图5的电路的集成电路。例如，这种数据结构可以是用高级设计语言(HDL)(如Verilog或VHDL)对硬件功能性的行为级描述或寄存器传送级(RTL)描述。所述描述可以由合成工具读取，所述合成工具可以对描述进行合成，以便从合成库生成包括一系列门的网表。所述表包括一组门，所述门也表示硬件的功能性，所述硬件包括具有图1至图5的电路的集成电路。然后可放置或选路发送所述网表以生成描述要应用于掩模的几何形状的数据集。然后可以在各种半导体制造步骤中使用掩模来生产图1至图5的集成电路。或者，计算机可存取存储介质上的数据库根据需要可以是网表(具有或不具有合成库)或数据集或图形数据系统(GDS)II数据。
虽然描述了特定实施方案，但本领域技术人员应了解这些实施方案的各种改进。例如，在示出的实施例中，计算机系统200、图形处理器300、南桥400和通信控制器500被描述为具有特定体系结构，但在一些实施方案中，上述每一个都可能具有各种体系结构。另外，在示出的实施例中，计算机系统200、图形处理器300、南桥400和通信控制器500是在PCIE标准的背景下描述，但在一些实施方案中，每个功能都可在不同标准的背景下描述，所述不同标准描述不同通信协议。在一些实施方案中，计算机系统200可包括其它类型的功能电路，如加速处理单元(APU)、数字信号处理器(DSP)等等，并且其它类型的功能电路可能包括或可能不包括至少一个通信控制器。此外，图1至图5的功能电路中的每一个可能在单个集成电路上形成或在多个集成电路上形成。
在一种形式中，通信控制器包括：物理接口、反串行化器和/或串行化器，以及接收块和/或传输块。根据一个方面，物理接口根据PCIE标准来操作。在这种情况下，物理接口的端口可能包括十六个PCIE数据通道，并且反串行化器和/或串行化器所提供的第一多个数据位可能也包括第三多个PCIE符号，在这种情况下，反串行化器和/或串行化器可能使用8b/10b编码和128b/130b编码中的所选编码来形成第三多个PCIE符号。
根据另一方面，通信控制器还包括连接到串行化器和/或反串行化器的链路控制器，其中链路控制器包括用于选择低频模式和低延迟模式下一个的至少一个模式寄存器。这种情况下，至少一个模式寄存器可包括用于针对对应的多个链路速度中的每一个来选择低频模式和低延迟模式下一个的多个模式寄存器。链路控制器还可具有连接到反串行化器的输出端的输入端，以及连接到串行化器的输入端的输出端，并且被配置来控制串行化器、物理接口和反串行化器以确定链路速度，并且根据链路速度确定第一速率和第二速率。
根据又一方面，通信控制器还包括客户端接口，其具有连接到接收块的输出端的输入端以及端口。
在另一种形式中，方法包括：当通信控制器在低频模式下操作时，以第一速率提供第一多个数据位，而当通信控制器在低延迟模式下操作时，以第二速率提供第二多个数据位，其中第一多个在数量上大于第二多个，并且第二速率高于第一速率。根据一个方面，方法还包括：从通信介质接收数据位序列，以及确定在低频模式还是低延迟模式下操作通信控制器。
根据另一方面，方法还包括在低延迟模式下向客户端接口输出第一多个数据位，而在低频模式下向客户端接口输出第二多个数据位。在这种情况下，以第一速率提供第一多个数据位包括以所述第一速率从反串行化器向接收块提供所述第一多个数据位。
在另一种形式中，通信系统包括通信控制器、通信介质和连接到通信介质的设备。根据一个方面，由通信控制器传导的第一多个符号包括多个PCIE符号。内部传输和接收电路可能使用8b/10b编码和128b/130b编码中的所选编码来形成多个PCIE符号。
根据另一方面，内部传输和接收电路包括具有输入端和输出端的串行化器、具有输入端和输出端的反串行化器，以及链路控制器；其中物理接口还具有连接到串行化器的输出端的输入端，以及连接到反串行化器的输入端的输出端；并且其中链路控制器还具有连接到反串行化器的输出端的输入端，以及连接到串行化器的输入端的输出端，并且被配置来控制串行化器、物理接口和反串行化器以确定链路速度，并且根据链路速度确定第一速率和第二速率。
因此，附加权利要求意图涵盖属于所公开实施方案的范围内的对所公开实施方案的各种改进。

Claims (10)

1.一种通信控制器(500)，其包括：
物理接口(540)，其具有用于连接到通信介质(550)的端口，以及输出端，并且根据协议来操作以向所述输出端提供数据位序列；
反串行化器(560)，所述反串行化器具有：输入端，其连接到所述物理接口(540)的所述输出端；以及输出端，其用于响应于所述数据位序列在低频模式下以第一速率提供第一多个数据位并且在低延迟模式下以第二速率提供第二多个数据位，其中所述第一多个在数量上大于所述第二多个，并且所述第二速率高于所述第一速率；以及
接收块(570)，其具有连接到所述反串行化器(560)的所述输出端的输入端，以及输出端。
2.如权利要求1所述的通信控制器(500)，其中：
所述通信控制器(500)还包括具有输入端和输出端串行化器(530)，以及链路控制器(580)；
所述物理接口(540)还具有连接到所述串行化器(560)的所述输出端的输入端；
所述反串行化器(560)还具有输出端；并且
所述链路控制器(580)还具有连接到所述反串行化器(560)的所述输出端的输入端，以及连接到所述串行化器(530)的所述输入端的输出端，并且被配置来：
控制所述串行化器(530)、所述物理接口(540)和所述反串行化器(560)以确定链路速度，并且
根据所述链路速度确定所述第一速率和所述第二速率。
3.一种通信控制器(500)，其包括：
传输块(520)，其具有输入端，以及用于提供多个符号的序列的输出端；
串行化器(530)，所述串行化器具有：输入端，其连接到所述传输块(520)的所述输出端；以及输出端，其用于响应于所述多个符号的所述序列在低频模式下以第一速率提供第一多个符号并且在低延迟模式下以第二速率提供第二多个符号，其中所述第一多个在数量上大于所述第二多个，并且所述第二速率高于所述第一速率；以及
物理接口(540)，其具有连接到所述串行化器(530)的所述输出端的输入端，以及用于连接到所述通信介质(550)的端口，并且被配置来根据协议操作以提供数据位序列。
4.如权利要求1或权利要求3中任一项所述的通信控制器(500)，其中所述协议包括被称为高速外围组件互连(PC I E)标准的标准。
5.一种方法，其包括：
当通信控制器(500)在低频模式下操作时，通过以第一速率提供第一多个数据位来提供第一数据位；以及
当所述通信控制器(500)在低延迟模式下操作时，通过以第二速率提供第二多个数据位来提供第一数据位，其中所述第一多个在数量上大于所述第二多个，并且所述第二速率高于所述第一速率。
6.如权利要求5所述的方法，其还包括：
为所述通信控制器(500)确定链路速度；以及
根据所述链路速度确定所述第一速率和第二速率。
7.一种通信系统(100)，其包括：
通信控制器(500)，其具有物理接口(540)和内部传输和接收电路连接到所述物理接口(540)，其具有用来在低频模式下以第一速率传导第一多个符号并且在低延迟模式下以第二速率传导第二多个符号的内部体系结构，其中所述第一多个在数量上大于所述第二多个，并且所述第二速率高于所述第一速率；
通信介质(150/160/170/510)，其连接到所述通信控制器(500)的所述物理接口(540)；以及
设备(140)，其连接到所述通信介质(150/160/170/510)。
8.如权利要求7所述的通信系统(100)，其还包括客户端(230/260)，其中所述通信控制器(500)还包括连接在所述内部传输和接收电路与所述客户端(230/260)之间的客户端接口(510)。
9.如权利要求7所述的通信系统(100)，其中所述通信控制器(500)和所述设备(140)根据被称为高速外围组件互连(PC I E)标准的标准来操作。
10.如权利要求7所述的通信系统(100)，其中所述内部传输和接收电路包括：
串行化器(530)，其具有输入端和输出端；
反串行化器(560)，其具有输入端和输出端；以及
链路控制器(580)，
其中，所述链路控制器(540)还具有连接到所述串行化器(560)的所述输出端的输入端，以及连接到所述反串行化器(560)的所述输入端的输出端；并且
其中所述链路控制器(580)还具有连接到所述反串行化器(560)的所述输出端的输入端，以及连接到所述串行化器(530)的所述输入端的输出端，并且被配置来：
控制所述串行化器(540)、所述物理接口(540)和所述反串行化器(560)以确定链路速度，并且
根据所述链路速度确定所述第一速率和所述第二速率。
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