JP2016506151A - 構成可能な通信制御装置 - Google Patents

Abstract

通信制御装置は、物理インタフェースと、内部送受信回路と、を含む。物理インタフェースは、通信媒体に接続するためのポートと、入力と、出力と、を有し、第１のデータビットのシーケンスを入力から受信して、第１のデータビットのシーケンスをポートに送信し、第２のデータビットのシーケンスをポートから受信して、前記第２のデータビットのシーケンスを出力に伝達するように動作する。内部送受信回路は、物理インタフェースに接続されており、第１の複数のシンボルを低周波モードにおける第１のレートで伝達し、第２の複数のシンボルを低遅延モードにおける第２のレートで伝達するための内部アーキテクチャを有しており、第１の複数は第２の複数よりも大きい数であり、第２のレートは第１のレートよりも高い。【選択図】図５

Description

（関連出願の相互参照）
本願は、２０１２年１２月２１日に出願された米国出願第１３／７２３，９６０号の利益を主張し、その内容が参照により本明細書に組み込まれる。

本開示は、概して、通信制御装置に関し、より詳細には、構成可能な通信制御装置に関する。

様々な通信プロトコルは、通信媒体に接続された物理インタフェースをサポートし、プロトコルに従って動作する。例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩＥ）標準は、かかる通信用の特定のプロトコルを記述する。ＰＣＩＥ標準は、既存のＰＣＩプログラミング概念を使用するＰＣＩ標準を拡張したものである。ＰＣＩＥ標準に従って、様々なＰＣＩＥ互換リクエスタとＰＣＩＥ互換システムのコンプリータ（ｃｏｍｐｌｅｔｅｒ）との間でパケットが転送される。周知のように、ＰＣＩＥ標準は、リンクを、２つのポートとそれらの相互接続レーンの集合として記述し、リンクは、２つの構成要素間のデュアルシンプレックス通信経路である。ＰＣＩＥ標準は、レーンを、１組の差動信号対（１対の送信用および１対の受信用）としてさらに記述し、Ｎ倍のリンクは、Ｎ個のレーンから構成されている。例えば、１秒あたり２．５ギガ転送（ＧＴ／秒）データレートで動作する１６倍のリンクは、各方向において４０ギガビット／秒のアグリゲートな生（ｒａｗ）帯域幅を表す。ＰＣＩＥ標準は、１倍、２倍、４倍、８倍、１２倍、１６倍および３２倍のリンクに対する動作を記述する。

ＰＣＩＥ標準は、８ビット（ｂ）／１０ｂ符号化（８ビットを１０ビットに符号化）を用いた１０ビット量のシンボルと、１２８ｂ／１３０ｂ符号化（２ビットの同期ヘッダと１２８ビットのペイロード）を用いた８ビット量のシンボルとを記述する。また、ＰＣＩＥ標準は、シンボル時間を、シンボルをレーンに置くための期間（８ｂ／１０ｂ符号化を使用する場合には単位間隔の１０倍、１２８ｂ／１３０ｂ符号化を使用する場合には単位間隔の８倍）として記述する。さらに、ＰＣＩＥ標準は、単位間隔を、ソースクロックの全ての意図的な周波数変調を無視できるほど十分な長期の時間間隔に亘って、ビット当たりの時間間隔を平均することによって測定された値として記述する。

ＰＣＩＥ互換システムが各リンクを初期化すると、リンクは、サポートされたデータレートのうち１つのデータレートで動作する。ＰＣＩＥ１．０ａ標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、２．５ギガビットの実効データレートを指定する。ＰＣＩＥ２．０標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、５．０ギガビットの実効データレートを指定する。ＰＣＩＥ３．０標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、８．０ギガビットの実効データレートを指定する。また、将来のＰＣＩＥ４．０標準では、生帯域幅の秒ごとに、レーンごとに、方向ごとに、１６．０ギガビットの実効データレートを指定すると予想される。ＰＣＩＥ標準の将来バージョンでは、指定されるデータレートが継続して向上すると考えられる。例えば、ＰＣＩＥ標準は、歴史的に、メジャーバージョンごと（通常、３〜４年ごと）にＰＣＩＥ帯域幅を倍増してきた。

ＰＣＩＥ標準などの通信標準は、増加するデータレートを指定し続けるので、関連する通信制御装置の設計がますます困難になるであろう。

いくつかの実施形態による通信ファブリックを形成するブロック図である。 いくつかの実施形態によるコンピュータシステムを形成するブロック図である。 いくつかの実施形態による、図２のグラフィックスプロセッサを実装するのに使用され得るグラフィックスプロセッサを形成するブロック図である。 いくつかの実施形態による、図２のサウスブリッジを実装するのに使用され得るサウスブリッジを形成するブロック図である。 いくつかの実施形態による、図２のＰＣＩＥ制御装置の何れかを実装するのに使用され得る通信制御装置を形成するブロック図である。 いくつかの実施形態による図５の通信制御装置の送信ブロックの動作の理解に有用なタイミング図である。 いくつかの実施形態による図５の通信制御装置の受信ブロックの動作の理解に有用なタイミング図である。 いくつかの実施形態による、図５の通信制御装置を構成するための方法のフロー図である。

以下の記述では、異なる図面における同一符号の使用は、同様または同一の項目を示している。特に断りのない限り、「結合された（ｃｏｕｐｌｅｄ）」という用語およびその関連した動詞形態は、当該技術分野で周知の手段による直接的な電気接続および間接的な電気接続の両方を含み、特に断りのない限り、直接的な電気接続の任意の記述は、間接的な電気接続の適切な形態を用いた代替的な実施形態も意味する。

通信制御装置は、通常、クライアントインタフェースと物理インタフェースとの間に接続された、受信回路および送信回路を含む。通信制御装置は、通信媒体への接続用のポートを有し、データビットのシーケンスを用いてシンボルを形成するプロトコル（例えば、ＰＣＩＥ標準プロトコルなど）に従って動作する。ＰＣＩＥシンボルは、８ｂ／１０ｂ符号化方式または１２８ｂ／１３０ｂ符号化方式の何れかを用いて形成され得る。ポートは、例えば、最大で１６のＰＣＩＥデータレーンを有するリンクに接続するが、最大のサポートされるリンク幅は、異なる実施形態で変わる。

いくつかの実施形態では、以下に開示する通信制御装置は、物理インタフェースの出力に接続された入力と、データビットのシーケンスに応じて、第１の複数のデータビットを低周波モードにおける第１のレートで提供し、第２の複数のデータビットを低遅延モードにおける第２のレートで提供するための出力と、を有する直並列変換器（ｄｅｓｅｒｉａｌｉｚｅｒ）を含む。ここで、第１の複数は、第２の複数よりも大きな数であり、第２のレートは、第１のレートよりも高い。また、通信制御装置は、直並列変換器の出力に接続された入力を有する受信ブロックを有する。いくつかの実施形態では、通信制御装置は、入力と、複数シンボルのシーケンスを提供するための出力と、を有する送信ブロックを含む。通信制御装置は、送信ブロックの出力に接続された入力と、複数シンボルのシーケンスに応じて、第１の複数のデータビットを低周波モードにおける第１のレートで提供し、第２の複数のデータビットを低遅延モードにおける第２のレートで提供するための出力と、を有する並直列変換器（ｓｅｒｉａｌｉｚｅｒ）を含む。ここで、第１の複数は、第２の複数よりも大きな数であり、第２のレートは、第１のレートよりも高い。いくつかの実施形態では、通信制御装置は、低周波モードおよび低遅延モードの何れか一方を選択するための少なくとも１つのモードレジスタを有するリンク制御装置などの制御ブロックを含む。

従って、通信制御装置は、自身の内部アーキテクチャを動的に変更して、異なる設計制約のニーズについてより適切に対応できる。また、当初は１つの標準（ＰＣＩＥ３．０など）に対して設計された通信制御装置を、再設計することなく、新しく、より高速な標準（ＰＣＩＥ ４．０など）に対して容易に適合できる。

図１は、いくつかの実施形態による通信ファブリック１００を形成するブロック図である。例えば、通信ファブリック１００は、１組のＰＣＩＥ互換構成要素を相互接続するポイントツーポイントリンクから構成されたＰＣＩＥ互換ファブリックであってもよく、以下の説明では、通信ファブリック１００をＰＣＩＥのコンテキストで説明する。いくつかの実施形態では、通信ファブリック１００は、例えば、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（ＨＴ）プロトコルなどの他の通信バスプロトコルに従って動作し得ることが理解されよう。通信ファブリック１００は、概して、ルートコンプレックス１１０と、スイッチ１２０と、スイッチ１３０と、装置１４０と、リンク１５０と、リンク１６０と、リンク１７０と、を含む。スイッチ１２０，１３０の各々は、少なくとも１つのＰＣＩブリッジ（図示せず）と、各々のリンクを介して、例えば、他のＰＣＩＥ互換装置（図示せず）に接続するための追加のポートと、を含む。

ルートコンプレックス１１０は、スイッチ１２０の上流ポートに接続されたルート入力ポートおよびルート出力ポートの各々を有しており、スイッチ１２０は、スイッチ１３０の上流ポートに接続された下流ポートを有している。スイッチ１３０は、装置１４０の入力ポートおよび出力ポートに接続された下流ポートを有している。ルートコンプレックス１１０、スイッチ１２０、スイッチ１３０および装置１４０の各々は、リンク１５０，１６０，１７０のうち対応するものを介して、信号を伝達する。リンク１５０，１６０，１７０の各々は、ファブリック１００の構成要素間でパケット内のデータビットを伝達するためのデュアル単方向（ｄｕａｌ ｕｎｉｄｉｒｅｃｔｉｏｎａｌ）リンクであり、本明細書で開示する原理は、任意のサポートされるリンク幅に適用される。

動作中、ＰＣＩＥハードウェアの初期化プロセス中に、通信ファブリック１００（ルートコンプレックス１１０、スイッチ１２０，１３０および装置１４０）のエージェントは、動作のレーン幅およびリンク周波数（リンク速度）を「ネゴシエートする」ことにより、リンク１５０，１６０，１７０のパラメータを開始する。ＰＣＩＥエージェント間で通信媒体と直接やりとりする層である物理層において、エージェントは、各エージェントのリンクデータレート能力と、リンク内でのレーン順序付けと、リンク幅と、多重レーンリンク内でレーンにわたってストライプ化されたパケットを組み立て直すためのレーンからレーンへの歪み補正と、を判断するためにリンクトレーニングを開始することによって、ネゴシエーションプロセスを開始する。ＰＣＩＥエージェントは、リンクに沿った全てのエージェントが互いに通信する能力を有するように、各レーン上で２．５ＧＴ／秒のＰＣＩＥ１．０ａアーキテクチャデータレートで動作することによりトレーニングプロセスを開始する。例えば、装置１４０は、ＰＣＩＥの「Ｏｒｄｅｒｅｄ Ｓｅｔ」トレーニングフィールドを他のＰＣＩＥエージェントに提供することにより、装置１４０のデータレート能力を提供する。

ネゴシエーションプロセスが完了したときに、リンク上のエージェントは、特定のＰＣＩＥエージェントに対応するためにデータレートを２．５ＧＴ／秒に保持するか否かを判断する。また、リンク上のエージェントは、ＰＣＩＥの「Ｒｅｃｏｖｅｒｙ ｓｔａｔｅ」に遷移して、データレートを、例えば、ＰＣＩＥ３．０の８．０ＧＴ／秒レート、または、予期されるＰＣＩＥ４．０の１６．０ＧＴ／秒レートに変更し得る。ネゴシエーションプロセス中、エージェントは、リンク数の値、および、有効なリンクの一部であるレーンごとのレーン数の値に同意する。

ＰＣＩＥのリンク速度および幅のパラメータが確立されると、ルートコンプレックス１１０は、通常、リンク上でトランザクションを開始する。例えば、ルートコンプレックス１１０は、要求トランザクション層パケット（ＴＬＰ）を装置１４０に送信するためのＰＣＩＥ互換リクエスタとして動作することによって、プログラム化されたＩ／Ｏトランザクションを実行する。それに応じて、装置１４０は、ＰＣＩＥ互換コンプリータとして機能し、完了として知られる応答パケットを提供する。メモリトランザクションなどのいくつかのトランザクションごとに交互に、装置１４０は、ＰＣＩＥ互換リクエスタとして機能する能力を有し、ルートコンプレックス１１０は、ＰＣＩＥ互換コンプリータとして機能する能力を有する。

図２は、いくつかの実施形態によるコンピュータシステム２００を形成するブロック図である。図２に示す例では、コンピュータシステム２００は、プロセッサ可読命令を実行することが可能なＰＣＩＥ互換コンピュータシステムである。コンピュータシステム２００は、概して、中央処理装置（ＣＰＵ）２１０と、「ノースブリッジ」２２０として知られるブリッジ制御装置と、グラフィックスプロセッサ２３０と、ディスプレイ２４０と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）２５０と、「サウスブリッジ」２６０として知られるブリッジ制御装置と、周辺機器のセット２７０（他の装置のセット２７２と、キーボード２７４と、ユニバーサルシリアルバスエージェント２７６と、フラッシュメモリ２７８と、を含む）と、を含む。グラフィックスプロセッサ２３０は、ＰＣＩＥ制御装置２３２を含み、サウスブリッジ２６０は、ＰＣＩＥ制御装置２６２を含む。

ＣＰＵ２１０およびノースブリッジ２２０は、アドレス、データ、制御信号、割込み信号、例外信号などの様々な信号を伝達する。ノースブリッジ２２０は、グラフィックスプロセッサ２３０に接続されている。グラフィックスプロセッサ２３０は、視覚データをユーザーに提供するために、ディスプレイ２４０に接続されている。ノースブリッジ２２０は、ＤＲＡＭ２５０にも接続されている。

サウスブリッジ２６０およびノースブリッジ２２０は、例えば、電力管理信号のセットまたはＰＣＩＥ制御装置２６２に関連した信号などのように、各ブリッジ２２０，２６０の動作状態に関する様々な信号を伝達する。ＰＣＩＥ制御装置２６２は、ＰＣＩＥリンクを介して、特定のＰＣＩＥ互換周辺機器２７０間のデータビットのストリームも伝達する。サウスブリッジ２６０は、通常、レガシー装置と通信するためのレガシーＰＣＩ制御装置（図示せず）を含む。

動作中、ＰＣＩＥ制御装置２３２およびＰＣＩＥ制御装置２６２は、固有の要求を有する異なるＰＣＩＥエージェントとやりとりする。例えば、ＰＣＩＥ制御装置２３２は、並列処理技術および高帯域幅トランザクションを使用して、グラフィックスバーテックスおよびテクスチャをレンダリングするために使用されるＰＣＩＥリンクを介して、パケットを伝達する。これらのトランザクションは、必要とされるスループット（例えば、フレームレート）、画像品質（例えば、エイリアス除去）、他のグラフィックス回路との互換性（図示せず）、および、全体的な柔軟性（例えば、複数のディスプレイ２４０の駆動）のために効率化される。他の動作に対して、ＰＣＩＥ制御装置２３２は、低周波数および低遅延トランザクションの組み合わせを用いてコマンドを処理するために、ＰＣＩＥリンクを介してパケットを伝導する。かかるトランザクションに対して、ＰＣＩＥ制御装置２３２は、グラフィックスプロセッサ２３０と、ノースブリッジ２２０と、ＣＰＵ２１０と、ＤＲＡＭ２５０との間でデータを移動させる。例えば、ＣＰＵ２１０は、グラフィックスプロセッサ２３０のリソースに対する低遅延アクセスを要求するアプリケーションを実行して、汎用コンピューティングを実行し、特定の動作でグラフィックスプロセッサ２３０をサポートする。ＰＣＩＥ制御装置２３２は、１６レーンにネゴシエートされ得るＰＣＩＥインタフェース上で動作して、いくつかのデータを２．５ＧＴ／秒で伝達するが、ほとんどのデータについては８．０ＧＴ／秒で伝達し、近い将来には１６．０ＧＴ／秒で伝達する。

図３は、いくつかの実施形態による図２のグラフィックスプロセッサ２３０を実装するために使用され得るグラフィックスプロセッサ３００を形成するブロック図である。図３に示す例では、グラフィックスプロセッサ３００は、単一チップのグラフィック処理装置（ＧＰＵ）であり、概して、ＧＰＵコア３１０と、メモリ制御装置３２０と、ハブ３３０と、ＰＣＩＥインタフェース３４０と、ディスプレイ制御装置３５０と、ディスプレイ制御装置３６０と、ユニバーサルビデオデコーダ３７０と、サイドポート３８０と、を含む。

ＧＰＵコア３１０は、対応するメモリバスに対する信号の複数のセットを伝達するために、メモリ制御装置３２０に接続されている。メモリ制御装置３２０は、外部メモリ（図示せず）に接続されている。ハブ３３０は、メモリ制御装置３２０と、ＧＰＵコア３１０と、ＰＣＩＥインタフェース３４０と、ディスプレイ制御装置３５０，３６０と、ユニバーサルビデオデコーダ３７０と、サイドポート３８０と、を相互接続している。ＰＣＩＥインタフェース３４０は、例えば、ノースブリッジ２２０とＣＰＵ２１０との間で、専用のＰＣＩ Ｅｘｐｒｅｓｓリンクを介して、高帯域幅および低遅延データビットのストリームを伝達する。ディスプレイ制御装置３５０，３６０、ユニバーサルビデオデコーダ３７０およびサイドポート３８０の各々は、対応するバスを介して制御およびデータ信号のセットを伝達するために、各々の周辺機器（図示せず）の双方向ポートに接続された双方向ポートを有する。

動作中、ＧＰＵ３００は、いくつかの内部処理エンジンを使用して大量のグラフィックスデータを処理し、内部処理エンジンの各々は、ＰＣＩＥ制御装置３４０に対するクライアントとなり得る。高度にパイプライン化されているので、ＧＰＵ３００は、高度にパイプライン化されているので、遅延に対して過度に敏感ではないが、ＧＰＵ３００によって実行される特定の処理シナリオは、低遅延でデータにアクセスする必要のある場合がある。

図４は、いくつかの実施形態による図２のサウスブリッジ２６０を実装するために使用され得るサウスブリッジ４００を形成するブロック図である。サウスブリッジ４００は、概して、ホストブリッジ４１０と、ＰＣＩＥルートポート４２０のセットと、ユニバーサルシリアルバス（ＵＳＢ）ポート４２２のセットと、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）ポート４２４のセットと、内部バス４４０と、ＰＣＩブリッジ４４２と、システム管理バス（ＳＭＢＵＳ）／電力制御インタフェース（ＡＣＰＩ）制御装置４４４と、低ピンカウント（ＬＰＣ）制御装置４４６と、リアルタイムクロック（ＲＴＣ）４４８と、バス制御装置４６０と、内部バス４７０と、周辺機能のセット４８０（タイマー４８２と、汎用入力／出力（ＧＰＩＯ）４８４と、読取り専用メモリ（ＲＯＭ）制御装置４８６と、を含む）と、を含む。

ホストブリッジ４１０は、ノースブリッジ２２０に接続されたホスト側にポートを有する。ホストブリッジ４１０は、ＵＳＢポート４２２と、ＳＡＴＡポート４２４と、ＰＣＩＥルートポート４２０と、内部バス４４０と、にも接続されている。ＵＳＢポート４２２は、ＵＳＢバスを介して、ＵＳＢ周辺機器（図示せず）に接続することが可能である。ＳＡＴＡポート４２４は、ＳＡＴＡバスを介して、ＳＡＴＡ周辺機器（図示せず）に接続することが可能である。ＰＣＩＥルートポート４２０は、ＰＣＩＥリンクを介して、対応するＰＣＩＥ階層に信号を伝達する。

内部バス４４０は、ホストブリッジ４１０と、ＰＣＩブリッジ４４２と、ＳＭＢＵＳ／ＡＣＰＩ制御装置４４４と、ＬＰＣ制御装置４４６と、の間で信号を伝達する。ＰＣＩブリッジ４４２は、ＰＣＩバスを介してレガシーＰＣＩ周辺機器（図示せず）の双方向ポートに接続可能な双方向ポートを有する。ＬＰＣ制御装置４４６は、ＬＰＣバスを介してＬＰＣ周辺機器（図示せず）の双方向ポートに接続可能な双方向ポートを有する。ＳＭＢＵＳ／ＡＣＰＩ制御装置４４４は、ＲＴＣ４４８およびバス制御装置４６０に接続されている。ＲＴＣ４４８は、水晶発振器クロック信号を受信するための入力を有する。バス制御装置４６０は、内部バス４７０を介して、信号を周辺機能４８０の各々に伝達する。

動作中、サウスブリッジ４００は、低速で汎用なコンピュータ周辺機器を備えたコンピュータシステム２００の入力／出力、通信および音声機能を管理する。ＰＣＩＥルートポート４２０は、図２のＰＣＩＥ制御装置２６２の記載に従って動作することに留意されたい。図４に示す例では、コンピュータシステム２００内の様々なクライアントは、それぞれ自身の要件を有しており、開始してＰＣＩＥアクセスに応答できることを示している。例えば、ＣＰＵ２１０は、キャッシュまたはメモリシステムの何れにも存在していないが、ＰＣＩＥファブリックに接続された装置に記憶されている命令の処理を継続する前に必要とされるデータを要求し得る。ＣＰＵ２１０は、データを待って停止し得るので、必要とされるデータに低遅延でアクセスするのが好ましい。

図５は、いくつかの実施形態による図２のＰＣＩＥ制御装置２３２，２６２の何れかを実装するために使用され得る通信制御装置５００を形成するブロック図である。通信制御装置５００は、概して、クライアントインタフェース５１０と、送信（ＴＸ）ブロック５２０と、「ＴＸＰ」と付された並直列変換器５３０と、物理インタフェース５４０と、「ＰＣＩＥリンク」と付された通信媒体５５０と、「ＲＸＰ」と付された直並列変換器５６０と、受信ブロック（ＲＸ）５７０と、モードレジスタ５８２のセットを含むリンク制御装置（ＬＣ）５８０と、を含む。

クライアントインタフェース５１０は、クライアント（例えばグラフィックスプロセッサ２３０またはサウスブリッジ２６０内のクライアントなど）のポートへの接続用のポートを有する。クライアントインタフェース５１０は、２５６ビットデータバスを介して送信ブロック５２０にも接続されている。送信ブロック５２０は、２５６ビット送信データ信号のセットを提供するための出力と、制御信号のセットを受信するための入力と、を有する。並直列変換器５３０は、２５６ビット送信データ信号のセットを受信するための入力と、制御信号のセットを受信するための入力と、１６ビット送信データ信号のセットを提供するための出力と、を有する。

物理インタフェース５４０は、１６ビット送信データ信号のセットを並直列変換器５３０から受信するための入力と、制御信号のセットを受信するための入力と、１６ビット受信データ信号のセットを提供するための出力と、データビットのセットを通信媒体５５０を介して伝達するためのポートと、を有する。物理インタフェース５４０は、ネゴシエートされたリンク速度および選択されたモードに基づき、クロック信号を様々なブロックに提供するための出力のセット（図５に示されていない）も有しており、それに関しては以下で説明する。

直並列変換器５６０は、１６ビット受信データ信号のセットを物理インタフェース５４０から受信するための入力と、制御信号のセットを受信するための入力と、例えばＰＣＩＥ順序付けされたセットおよび電気インジケータ（リンクの他方の端部上のＰＣＩＥ装置がアイドルモードを終了しているという指示など）を含む特殊信号のセットを提供するための出力と、２５６ビット送信データ信号のセットを提供するための出力と、を有する。受信ブロック５７０は、制御信号のセットを受信するための入力、および２５６ビット受信データ信号のセットを直並列変換器５６０から受信するための入力と、を有しており、２５６ビットデータバスを介してクライアントインタフェース５１０に接続されている。

リンク制御装置５８０は、２５６ビット送信データ信号を送信ブロック５２０から受信するための入力と、特殊信号のセットを直並列変換器５６０から受信するための入力と、２５６ビット送信データ信号を並直列変換器５３０に提供するための出力と、制御信号をクライアントインタフェース５１０、送信ブロック５２０、並直列変換器５３０、物理インタフェース５４０、直並列変換器５６０および受信ブロック５７０に提供するための出力と、を有する。

通信制御装置５００は、既存のＰＣＩＥ標準と次世代の標準とを、構成後に再構成する必要なくサポートするように設計されている。図５に示す例では、ＰＣＩＥ制御装置５００は、ｘ１、ｘ２、ｘ４、ｘ８、ｘ１２およびｘ１６のＰＣＩＥリンク幅をサポートする。いくつかの実施形態では、本明細書に記載された原理に従って構築されたＰＣＩＥ制御装置は、ＰＣＩＥ標準に記載されているような上述のリストに加えて、ｘ３２の幅またはｘ１６未満の最大リンク幅を含む、異なる最大ＰＣＩＥリンク幅をサポートできる。さらに、通信制御装置５００は、２５６ビット幅の内部バスを含んでいるが、異なる実施形態では、異なる内部バスサイズを実装してもよい。ＰＣＩＥ標準の各リビジョンは、以下の表１にリストされた新たなアーキテクチャのバージョン（表１の第１列）を記述している。各ＰＣＩＥリビジョンは、以前のバージョンよりも高いサポートデータレート（表１の第２列）を記述し、関連したデータ符号化方式（表１の第３列）をサポートデータレートで使用する。例えば、ＰＣＩＥ１．０ａおよびＰＣＩＥ２．０では、８ｂ／１０ｂ符号化方式を使用するが、ＰＣＩＥ３．０および４．０では、１２８ｂ／１３０ｂ符号化方式を使用することに留意されたい。ＰＣＩＥサポートデータレートが増加するごとに、送信ブロック５２０、並直列変換器５３０、物理インタフェース５４０、直並列変換器５６０および受信ブロック５７０などの機能回路の設計周波数目標が増加する場合には、これらの機能回路は、適切な内部タイミングを保証するために継続的な再設計が必要となるであろう。

低遅延モード（表１の第４列）では、通信制御装置５００は、ＰＣＩＥレーンごとにＰＣＩＥデータの１つのシンボルを、１２８ビット内部データバスを使用して、実際の動作周波数で処理する。このモードでは、通信制御装置５００は、一度に少ないデータを処理するが、より高い処理レートで処理することにより待機時間を低減する。このようにして、通信制御装置５００は、クライアントインタフェース５１０を介して、データをクライアントにより早く返すことができる。

低周波モード（表１の第５列）では、通信制御装置５００は、ＰＣＩＥレーンごとにＰＣＩＥデータの２つのシンボルを、拡張された２５６ビットの内部データバスを使用して、実装の動作周波数（低遅延モードで使用される周波数の半分の周波数）で処理する。

通信制御装置５００は、両方のモードを利用可能にすることにより、柔軟性を高める。上述した図２〜図４では、トランザクションの待機時間が重要となり得る様々なＰＣＩＥクライアント（例えば、サウスブリッジ２６０内のＰＣＩＥルートポート４２０にリクエスタが接続されているＰＣＩＥファブリックを介したバッファミストランザクション）を記述している。ＰＣＩＥでは、待機時間は、ＰＣＩＥ互換リクエスタが要求パケットを提供したときから、ＰＣＩＥ互換コンプリータが肯定応答パケットを提供したときまでの時間で計算される。従って、待機時間は、ＰＣＩＥファブリックのレベルの増加に伴って増加する。ＰＣＩＥ制御装置（２３０または２６２）の固定長内部パイプラインを介した待機時間は、クロックごとに２シンボルを処理する低周波モードで実行する場合に高くなり、この場合、クロックは、クロックごとに１シンボルを処理するパイプラインのレートの半分で実行している。または、待機時間がそれほど重要ではなく、（例えば、グラフィックスプロセッサ２３０に対して）節電により低周波のトランザクション処理がより好ましい、他のＰＣＩＥクライアントが存在する。

さらに、通信制御装置５００は、低周波モードにおいてバス幅を拡張することにより、再設計の必要なく、新たに現れるＰＣＩＥ４．０標準との互換性を確実にする。このようにして、通信制御装置５００は、表１の第２列に示すデータレートの全てをサポートする機能を有する。例えば、通信制御装置５００は、ＰＣＩＥ３．０の８．０ＧＴ／秒のデータレートに対して低遅延モードおよび低周波モードの両方をサポートして、コンピュータシステムが、クライアント、ＰＣＩＥファブリック、および、構成要素を製造した技術の速度に適したモードを選択するのを可能にする。通信制御装置５００は、ＰＣＩＥ４．０の１６．０ＧＴ／秒のデータレートを、合理的な内部クロック周波数を有する拡張された内部バスサイズを使用して、低周波モードでサポートする。低周波モードで動作すると、通信制御装置５００が、２．０ＧＨｚ内部クロックレートで実行することなく、新たなＰＣＩＥ４．０標準をサポートするのを可能にする。それは、いくつかの実施形態では、再設計なしで行うことができない。このようにして、通信制御装置５００は、低ＰＣＩＥレートに対する低遅延モードと、低周波モードを使用して再設計することなく、既に設計された回路ブロックの新たなＰＣＩＥ４．０レートへの容易な移行と、を提供する。さらに、通信制御装置５００は、動作環境に適合させるために、モードを動的に変更できる。

低周波モードの追加は、制御論理の小さな部分を二重にし、データ経路のサイズを２倍にすることによって、回路面積の小さな増加のみで実現できる。しかし、この追加された制御回路および拡張されたデータ経路幅に対する面積ペナルティは、より高い周波数をサポートするために要求され得る特定の回路に対する必要性（例えば、クロックリピータ、余分なバッファなど）を回避することによって、および、より高いクロックレートでのタイミングを満足するために必要な既存の回路マクロのサイズを増やす必要性を回避することによって、相殺される。

いくつかの実施形態では、モードレジスタ５８２は、利用可能なリンク速度ごとに、通信制御装置５００に対する低周波モードまたは低遅延モードを選択する。いくつかの実施形態では、リンク制御装置５８０は、どのトランザクションもフライト中ではないリンクのアイドル時間中（例えば、レーンが電気的にアイドルである間のＰＣＩＥリカバリ速度状態中）に、モードを変更することができるが、他の実施形態では、リンク制御装置５８０は、モードをいつでも変更することができる。いくつかの実施形態では、他の低周波モードがサポートされ得る。例えば、通信制御装置５００は、５１２ビットバスを用いてクロックサイクルごとに４シンボルまで拡張される低周波モードであって、低遅延モードで使用される速度の４分の１で動作する低周波モードをサポートし得る。

図６は、いくつかの実施形態による図５の通信制御装置５００の送信ブロックの動作の理解に有用なタイミング図６００である。横軸は、ナノ秒（ｎｓ）単位の時間を表し、縦軸は、様々な信号の振幅をボルト単位で表している。タイミング図６００は、対象とする４つの波形のうち２セット（低遅延モードのセット６１０と、低周波モードのセット６２０）を示している。セット６１０は「ＩＰコアクロック」と付されたクロックに対する波形６１２と、「ＴＸ＿データ」と付された、送信ブロック５２０によって提供された送信データに対する波形６１４と、「残りのバイト」と付された波形６１６と、「ＴＸＰ＿データ」と付された、並直列変換器５３０によって受信された送信データの波形６１８と、を含む。セット６２０は、波形６１２，６１４，６１６，６１８内の同じ信号に対応する波形６２２，６２４，６２６，６２８を含む。横軸には、「ｔ_１」および「ｔ_２」と付された、対象とする２つの特定の時点が示されている。

動作中、低遅延モードでは、物理インタフェース５４０は、ＩＰコアクロックを、特定の周波数（ＰＣＩＥ３．０データレートに対する１．０ＧＨｚクロックなど）で、通信制御装置５００の構成要素に提供する。送信ブロック５２０は、データをクライアントインタフェース５１０から２５６ビットデータ経路を介して受信し、２５６データビットを２つのＩＰコアクロックサイクルごとにリンク制御装置５８０に提供する。いくつかの実施形態では、送信ブロック５２０は、２５６データビットをＩＰコアクロックサイクルごとにリンク制御装置５８０に提供し、当該データは、２つのＩＰコアクロックサイクルごとに２５６ビットの平均値に調整される。リンク制御装置５８０は、ＩＰコアクロックサイクルごとに１２８データビット（レーンごとに１シンボル）を並直列変換器５３０に提供する。時間ｔ_１の前に、リンク制御装置５８０は、並直列変換器５３０に提供するために残された３２バイト×８＝２５６ビットを有している。リンク制御装置５８０は、ＩＰコアクロックの第１のサイクル中に、２５６データビットの下位１２８ビットを、拡張された２５６ビットバスの下位半分（ビット１２７：０）を介して並直列変換器５３０に提供し、ＩＰコアクロックの第２のサイクル中に、２５６データビットの上位１２８ビットを、拡張された２５６ビットバスの下位半分（ビット１２７：０）を介して並直列変換器５３０に提供する。並直列変換器５３０は、ＩＰコアクロックの各サイクルの１２８ビットのデータの総計を、例えば１２８ｂ／１３０ｂ符号化方式を用いて、８．０ＧＴ／秒のＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで出力する。

低周波モードでは、物理インタフェース５４０は、ＩＰコアクロックを、低遅延モードに対する周波数の半分の周波数（例えばＰＣＩＥ３．０データレートに対する５００ＭＨｚなど）で通信制御装置５００の構成要素に提供する。送信ブロック５２０は、データをクライアントインタフェース５１０から２５６ビットデータ経路を介して受信し、２５６データビットをリンク制御装置５８０にＩＰコアクロックサイクル（このモードでは５００ＭＨｚ）ごとに提供する。リンク制御装置５８０は、ＩＰコアクロックサイクルごとに２５６データビット（２シンボル）を並直列変換器５３０に提供する。時間ｔ_１の前に、リンク制御装置５８０は、並直列変換器５３０に提供するために残された３２バイト×８＝２５６ビットを有している。リンク制御装置５８０は、ＩＰコアクロックのサイクルごとに、２５６データビットを、拡張された２５６ビットバスの両半部（ビット２５５：０）を介して並直列変換器５３０に提供する。並直列変換器５３０は、ＩＰコアクロックの各サイクルの２５６ビットのデータの総計を、例えば１２８ｂ／１３０ｂ符号化方式を用いて、８．０ＧＴ／秒ＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで出力する。通信制御装置５００を通じた待機時間は、低遅延モードでは、低周波モードにおける長さの半分である。

図７は、いくつかの実施形態による図５の通信制御装置５００の受信ブロックの動作の理解に有用なタイミング図７００である。横軸は、ｎｓ単位の時間を表し、縦軸は、様々な信号の振幅をボルト単位で表している。タイミング図７００は、対象とする４つの波形の２つのセット（低遅延モードのセット７１０と低周波モードのセット７２０）を示している。セット７１０は、「受信クロック」と付されたクロックに対する波形７１２と、ＩＰコアクロックに対する波形７１４と、「ＲＸＰ＿入力」と付された、直並列変換器５６０によって収集された受信データに対する波形７１６と、「ＲＸＰ＿出力」と付された、直並列変換器５６０によって出力された受信データに対する波形７１８と、を含む。セット７２０は、波形６２２，６２４，６２６，６２８内の同じ信号に対応する波形７２２，７２４，７２６，７２８を含む。横軸には、ｔ_１およびｔ_２と付された、対象とする２つの特定の時点が示されている。

動作中、低遅延モード７１０では、物理インタフェース５４０は、受信クロックおよびＩＰコアクロックの両方を、例えばＰＣＩＥ３．０データレートに対する１．０ＧＨｚなどの特定の周波数で、通信制御装置５００の構成要素に提供する。直並列変換器５６０は、物理インタフェース５４０から各受信クロックサイクルの１２８ビットのデータの総計を、例えば１２８ｂ／１３０ｂ復号方式を用いて、８．０ＧＴ／秒ＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで受信する。直並列変換器５６０は、各受信クロックサイクルで１つのシンボルを構築するが、２つのシンボルを時間ｔ_１のあたりで、拡張された２５６ビット内部バスを用いて、ＩＰコアクロックの２サイクルごとに受信ブロック５７０に転送し、そのプロセスをＩＰコアクロックのサイクルごと（例えば時間ｔ_２のあたりなど）に繰り返す。データ有効信号は、受信ブロック５７０がデータを捕捉しようとしているのはＩＰコアクロック７１４のどのクロックエッジかを示すデータとともに送信される。

低周波モード７２０では、物理インタフェース５４０は、受信クロックおよびＩＰコアクロックを、ＰＣＩＥ３．０データレートに対する５００ＭＨｚなどのように、低遅延モードに対する周波数の半分の周波数で通信制御装置５００の構成要素に提供する。直並列変換器５６０は、物理インタフェース５４０から各受信クロックサイクルの２５６ビットのデータの総計を、例えば１２８ｂ／１３０ｂ復号方式を用いて、８．０ＧＴ／秒ＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで受信する。直並列変換器５６０は、各受信クロックサイクルで２つのシンボルを構築し、同様に２つのシンボルを時間ｔ_１のあたりで、拡張された２５６ビット内部バスを用いて、ＩＰコアクロックのサイクルごとに受信ブロック５７０に転送し、そのプロセスをＩＰコアクロックのサイクルごと（例えば時間ｔ_２のあたりなど）に繰り返す。直並列変換器５６０と受信ブロック５７０との間の転送は、同じ２５６ビットの拡張バスを用いて、半分のクロック周波数を用いることに留意されたい。

図８は、いくつかの実施形態による図５の通信制御装置５００を構成するための方法８００のフロー図である。動作ボックス８１０は、データビットのシーケンスを通信媒体から受信することを含む。動作ボックス８２０は、通信制御装置を低周波モードまたは低遅延モードで動作させるか否かを判断することを含む。動作ボックス８３０は、通信制御装置が低周波モードであるか否かを判断し、データビットのシーケンスの受信に応じて、第１の複数のデータビットを第１のレートで提供することを含む。動作ボックス８４０は、通信制御装置が低遅延モードであるか否かを判断し、データビットのシーケンスの受信に応じて、第２の複数のデータビットを第２のレートで提供することを含む。第１の複数は第２の複数よりも大きく、第２のレートは第１のレートよりも高い。

低周波モードにおける第１のレートでの第１の複数のデータビットと、低遅延モードにおける第２のレートでの第２の複数のデータビットとを並行してサポート（第１の複数は第２の複数よりも大きな数であり、第２のレートは第１のレートよりも高い）し、且つ、内部データ経路幅の一部または全部をさらに選択的に使用することによって、効率的な低遅延および低周波トランザクションが、例えば、グラフィックスプロセッサ、ＣＰＵおよびサウスブリッジの性能要求を満足する。また、例えば、ＰＣＩＥ３．０データレート環境内で動作するように設計された内部アーキテクチャ受信および送信回路は、ＰＣＩＥ４．０データレート環境でも問題なく動作できる。従って、通信制御装置５００は、通信標準の向上し続ける機能を利用しながら、再設計の労力、電力消費、および、内部機能回路用のシリコン面積を大いに節約する。

図１〜図５の機能（例えば、通信制御装置２３２，２６２，４２０，５００）は、ハードウェアおよびソフトウェアの様々な組合せで実装され得る。ソフトウェア構成要素のいくつかは、少なくとも１つのプロセッサによる実行のためにコンピュータ可読記憶媒体内に記憶され得る。さらに、図８に示す方法は、コンピュータ可読記憶媒体内に記憶された命令であって、少なくとも１つのプロセッサによって実行される命令によって制御され得る。図８に示す動作の各々は、持続性（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）コンピュータメモリまたはコンピュータ可読記憶媒体内に記憶された命令に対応し得る。様々な実施形態では、持続性コンピュータ可読記憶媒体は、磁気もしくは光ディスク記憶装置、フラッシュメモリなどのソリッドステート記憶装置、または、他の不揮発性メモリ装置もしくは複数の装置を含む。持続性コンピュータ可読記憶媒体上に記憶されたコンピュータ可読命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、または、１つ以上のプロセッサによって解釈かつ／もしくは実行可能である他の命令形式であり得る。

さらに、図１〜図５の機能は、プログラムによって読み取ることができ、図１〜図５の回路と共に集積回路を製造するために、直接的もしくは間接的に使用可能なデータベースまたは他のデータ構造の形式で、コンピュータアクセス可能なデータ構造によって記述または表現され得る。例えば、このデータ構造は、ＶｅｒｉｌｏｇまたはＶＨＤＬなどの高水準設計言語（ＨＤＬ）におけるハードウェア機能の動作レベル記述またはレジスタ転送レベル（ＲＴＬ）記述であり得る。記述は、合成ライブラリからのゲートのリストを含むネットリストを生成するために、記述を合成し得る合成ツールによって読み取られ得る。ネットリストは、図１〜図５の回路を有する集積回路を含むハードウェアの機能を表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学形状を記述するデータセットを生成するために配置されてルーティングされ得る。マスクは、次いで、図１〜図５の集積回路を製造するために様々な半導体製造ステップで使用され得る。あるいは、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じて、ネットリスト（合成ライブラリの有無にかかわらず）もしくはデータセット、または、グラフィックデータシステム（ＧＤＳ）ＩＩデータであり得る。

特定の実施形態について説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、図示した例では、コンピュータシステム２００、グラフィックスプロセッサ３００、サウスブリッジ４００および通信制御装置５００が、あるアーキテクチャを有するとして説明されているが、いくつかの実施形態では、各々は様々なアーキテクチャを有し得る。また、図示した例では、コンピュータシステム２００、グラフィックスプロセッサ３００、サウスブリッジ４００および通信制御装置５００は、ＰＣＩＥ標準のコンテキストで説明されるが、いくつかの実施形態では、各機能は、異なる通信プロトコルを記述する異なる標準のコンテキストで説明され得る。いくつかの実施形態では、コンピュータシステム２００は、加速処理装置（ＡＰＵ）、デジタル信号プロセッサ（ＤＳＰ）などの他のタイプの機能回路を含んでもよく、他のタイプの機能回路は、少なくとも１つの通信制御装置を含んでもよいし含まなくてもよい。また、図１〜図５の機能回路の各々は、単一の集積回路上で形成されてもよいし、複数の集積回路上で形成されてもよい。

したがって、開示した実施形態の範囲に含まれる、開示した実施形態の全ての修正を包含することが、添付の請求項によって意図される。

（関連出願の相互参照）
本願は、２０１２年１２月２１日に出願された米国出願第１３／７２３，９６０号の利益を主張し、その内容が参照により本明細書に組み込まれる。

本開示は、概して、通信制御装置に関し、より詳細には、構成可能な通信制御装置に関する。

様々な通信プロトコルは、通信媒体に接続された物理インタフェースをサポートし、プロトコルに従って動作する。例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩＥ）標準は、かかる通信用の特定のプロトコルを記述する。ＰＣＩＥ標準は、既存のＰＣＩプログラミング概念を使用するＰＣＩ標準を拡張したものである。ＰＣＩＥ標準に従って、様々なＰＣＩＥ互換リクエスタとＰＣＩＥ互換システムのコンプリータ（ｃｏｍｐｌｅｔｅｒ）との間でパケットが転送される。周知のように、ＰＣＩＥ標準は、リンクを、２つのポートとそれらの相互接続レーンの集合として記述し、リンクは、２つの構成要素間のデュアルシンプレックス通信経路である。ＰＣＩＥ標準は、レーンを、１組の差動信号対（１対の送信用および１対の受信用）としてさらに記述し、Ｎ倍のリンクは、Ｎ個のレーンから構成されている。例えば、１秒あたり２．５ギガ転送（ＧＴ／秒）データレートで動作する１６倍のリンクは、各方向において４０ギガビット／秒のアグリゲートな生（ｒａｗ）帯域幅を表す。ＰＣＩＥ標準は、１倍、２倍、４倍、８倍、１２倍、１６倍および３２倍のリンクに対する動作を記述する。

ＰＣＩＥ標準は、８ビット（ｂ）／１０ｂ符号化（８ビットを１０ビットに符号化）を用いた１０ビット量のシンボルと、１２８ｂ／１３０ｂ符号化（２ビットの同期ヘッダと１２８ビットのペイロード）を用いた８ビット量のシンボルとを記述する。また、ＰＣＩＥ標準は、シンボル時間を、シンボルをレーンに置くための期間（８ｂ／１０ｂ符号化を使用する場合には単位間隔の１０倍、１２８ｂ／１３０ｂ符号化を使用する場合には単位間隔の８倍）として記述する。さらに、ＰＣＩＥ標準は、単位間隔を、ソースクロックの全ての意図的な周波数変調を無視できるほど十分な長期の時間間隔に亘って、ビット当たりの時間間隔を平均することによって測定された値として記述する。

ＰＣＩＥ互換システムが各リンクを初期化すると、リンクは、サポートされたデータレートのうち１つのデータレートで動作する。ＰＣＩＥ１．０ａ標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、２．５ギガビットの実効データレートを指定する。ＰＣＩＥ２．０標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、５．０ギガビットの実効データレートを指定する。ＰＣＩＥ３．０標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、８．０ギガビットの実効データレートを指定する。また、将来のＰＣＩＥ４．０標準では、生帯域幅の秒ごとに、レーンごとに、方向ごとに、１６．０ギガビットの実効データレートを指定すると予想される。ＰＣＩＥ標準の将来バージョンでは、指定されるデータレートが継続して向上すると考えられる。例えば、ＰＣＩＥ標準は、歴史的に、メジャーバージョンごと（通常、３〜４年ごと）にＰＣＩＥ帯域幅を倍増してきた。

ＰＣＩＥ標準などの通信標準は、増加するデータレートを指定し続けるので、関連する通信制御装置の設計がますます困難になるであろう。

いくつかの実施形態による通信ファブリックを形成するブロック図である。 いくつかの実施形態によるコンピュータシステムを形成するブロック図である。 いくつかの実施形態による、図２のグラフィックスプロセッサを実装するのに使用され得るグラフィックスプロセッサを形成するブロック図である。 いくつかの実施形態による、図２のサウスブリッジを実装するのに使用され得るサウスブリッジを形成するブロック図である。 いくつかの実施形態による、図２のＰＣＩＥ制御装置の何れかを実装するのに使用され得る通信制御装置を形成するブロック図である。 いくつかの実施形態による図５の通信制御装置の送信ブロックの動作の理解に有用なタイミング図である。 いくつかの実施形態による図５の通信制御装置の受信ブロックの動作の理解に有用なタイミング図である。 いくつかの実施形態による、図５の通信制御装置を構成するための方法のフロー図である。

以下の記述では、異なる図面における同一符号の使用は、同様または同一の項目を示している。特に断りのない限り、「結合された（ｃｏｕｐｌｅｄ）」という用語およびその関連した動詞形態は、当該技術分野で周知の手段による直接的な電気接続および間接的な電気接続の両方を含み、特に断りのない限り、直接的な電気接続の任意の記述は、間接的な電気接続の適切な形態を用いた代替的な実施形態も意味する。

通信制御装置は、通常、クライアントインタフェースと物理インタフェースとの間に接続された、受信回路および送信回路を含む。通信制御装置は、通信媒体への接続用のポートを有し、データビットのシーケンスを用いてシンボルを形成するプロトコル（例えば、ＰＣＩＥ標準プロトコルなど）に従って動作する。ＰＣＩＥシンボルは、８ｂ／１０ｂ符号化方式または１２８ｂ／１３０ｂ符号化方式の何れかを用いて形成され得る。ポートは、例えば、最大で１６のＰＣＩＥデータレーンを有するリンクに接続するが、最大のサポートされるリンク幅は、異なる実施形態で変わる。

いくつかの実施形態では、以下に開示する通信制御装置は、物理インタフェースの出力に接続された入力と、データビットのシーケンスに応じて、第１の複数のデータビットを低周波モードにおける第１のレートで提供し、第２の複数のデータビットを低遅延モードにおける第２のレートで提供するための出力と、を有する直並列変換器（ｄｅｓｅｒｉａｌｉｚｅｒ）を含む。ここで、第１の複数は、第２の複数よりも大きな数であり、第２のレートは、第１のレートよりも高い。また、通信制御装置は、直並列変換器の出力に接続された入力を有する受信ブロックを有する。いくつかの実施形態では、通信制御装置は、入力と、複数シンボルのシーケンスを提供するための出力と、を有する送信ブロックを含む。通信制御装置は、送信ブロックの出力に接続された入力と、複数シンボルのシーケンスに応じて、第１の複数のデータビットを低周波モードにおける第１のレートで提供し、第２の複数のデータビットを低遅延モードにおける第２のレートで提供するための出力と、を有する並直列変換器（ｓｅｒｉａｌｉｚｅｒ）を含む。ここで、第１の複数は、第２の複数よりも大きな数であり、第２のレートは、第１のレートよりも高い。いくつかの実施形態では、通信制御装置は、低周波モードおよび低遅延モードの何れか一方を選択するための少なくとも１つのモードレジスタを有するリンク制御装置などの制御ブロックを含む。

従って、通信制御装置は、自身の内部アーキテクチャを動的に変更して、異なる設計制約のニーズについてより適切に対応できる。また、当初は１つの標準（ＰＣＩＥ３．０など）に対して設計された通信制御装置を、再設計することなく、新しく、より高速な標準（ＰＣＩＥ ４．０など）に対して容易に適合できる。

図１は、いくつかの実施形態による通信ファブリック１００を形成するブロック図である。例えば、通信ファブリック１００は、１組のＰＣＩＥ互換構成要素を相互接続するポイントツーポイントリンクから構成されたＰＣＩＥ互換ファブリックであってもよく、以下の説明では、通信ファブリック１００をＰＣＩＥのコンテキストで説明する。いくつかの実施形態では、通信ファブリック１００は、例えば、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（ＨＴ）プロトコルなどの他の通信バスプロトコルに従って動作し得ることが理解されよう。通信ファブリック１００は、概して、ルートコンプレックス１１０と、スイッチ１２０と、スイッチ１３０と、装置１４０と、リンク１５０と、リンク１６０と、リンク１７０と、を含む。スイッチ１２０，１３０の各々は、少なくとも１つのＰＣＩブリッジ（図示せず）と、各々のリンクを介して、例えば、他のＰＣＩＥ互換装置（図示せず）に接続するための追加のポートと、を含む。

ルートコンプレックス１１０は、スイッチ１２０の上流ポートに接続されたルート入力ポートおよびルート出力ポートの各々を有しており、スイッチ１２０は、スイッチ１３０の上流ポートに接続された下流ポートを有している。スイッチ１３０は、装置１４０の入力ポートおよび出力ポートに接続された下流ポートを有している。ルートコンプレックス１１０、スイッチ１２０、スイッチ１３０および装置１４０の各々は、リンク１５０，１６０，１７０のうち対応するものを介して、信号を伝達する。リンク１５０，１６０，１７０の各々は、ファブリック１００の構成要素間でパケット内のデータビットを伝達するためのデュアル単方向（ｄｕａｌ ｕｎｉｄｉｒｅｃｔｉｏｎａｌ）リンクであり、本明細書で開示する原理は、任意のサポートされるリンク幅に適用される。

動作中、ＰＣＩＥハードウェアの初期化プロセス中に、通信ファブリック１００（ルートコンプレックス１１０、スイッチ１２０，１３０および装置１４０）のエージェントは、動作のレーン幅およびリンク周波数（リンク速度）を「ネゴシエートする」ことにより、リンク１５０，１６０，１７０のパラメータを開始する。ＰＣＩＥエージェント間で通信媒体と直接やりとりする層である物理層において、エージェントは、各エージェントのリンクデータレート能力と、リンク内でのレーン順序付けと、リンク幅と、多重レーンリンク内でレーンにわたってストライプ化されたパケットを組み立て直すためのレーンからレーンへの歪み補正と、を判断するためにリンクトレーニングを開始することによって、ネゴシエーションプロセスを開始する。ＰＣＩＥエージェントは、リンクに沿った全てのエージェントが互いに通信する能力を有するように、各レーン上で２．５ＧＴ／秒のＰＣＩＥ１．０ａアーキテクチャデータレートで動作することによりトレーニングプロセスを開始する。例えば、装置１４０は、ＰＣＩＥの「Ｏｒｄｅｒｅｄ Ｓｅｔ」トレーニングフィールドを他のＰＣＩＥエージェントに提供することにより、装置１４０のデータレート能力を提供する。

ネゴシエーションプロセスが完了したときに、リンク上のエージェントは、特定のＰＣＩＥエージェントに対応するためにデータレートを２．５ＧＴ／秒に保持するか否かを判断する。また、リンク上のエージェントは、ＰＣＩＥの「Ｒｅｃｏｖｅｒｙ ｓｔａｔｅ」に遷移して、データレートを、例えば、ＰＣＩＥ３．０の８．０ＧＴ／秒レート、または、予期されるＰＣＩＥ４．０の１６．０ＧＴ／秒レートに変更し得る。ネゴシエーションプロセス中、エージェントは、リンク数の値、および、有効なリンクの一部であるレーンごとのレーン数の値に同意する。

ＰＣＩＥのリンク速度および幅のパラメータが確立されると、ルートコンプレックス１１０は、通常、リンク上でトランザクションを開始する。例えば、ルートコンプレックス１１０は、要求トランザクション層パケット（ＴＬＰ）を装置１４０に送信するためのＰＣＩＥ互換リクエスタとして動作することによって、プログラム化されたＩ／Ｏトランザクションを実行する。それに応じて、装置１４０は、ＰＣＩＥ互換コンプリータとして機能し、完了として知られる応答パケットを提供する。メモリトランザクションなどのいくつかのトランザクションごとに交互に、装置１４０は、ＰＣＩＥ互換リクエスタとして機能する能力を有し、ルートコンプレックス１１０は、ＰＣＩＥ互換コンプリータとして機能する能力を有する。

図２は、いくつかの実施形態によるコンピュータシステム２００を形成するブロック図である。図２に示す例では、コンピュータシステム２００は、プロセッサ可読命令を実行することが可能なＰＣＩＥ互換コンピュータシステムである。コンピュータシステム２００は、概して、中央処理装置（ＣＰＵ）２１０と、「ノースブリッジ」２２０として知られるブリッジ制御装置と、グラフィックスプロセッサ２３０と、ディスプレイ２４０と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）２５０と、「サウスブリッジ」２６０として知られるブリッジ制御装置と、周辺機器のセット２７０（他の装置のセット２７２と、キーボード２７４と、ユニバーサルシリアルバスエージェント２７６と、フラッシュメモリ２７８と、を含む）と、を含む。グラフィックスプロセッサ２３０は、ＰＣＩＥ制御装置２３２を含み、サウスブリッジ２６０は、ＰＣＩＥ制御装置２６２を含む。

ＣＰＵ２１０およびノースブリッジ２２０は、アドレス、データ、制御信号、割込み信号、例外信号などの様々な信号を伝達する。ノースブリッジ２２０は、グラフィックスプロセッサ２３０に接続されている。グラフィックスプロセッサ２３０は、視覚データをユーザーに提供するために、ディスプレイ２４０に接続されている。ノースブリッジ２２０は、ＤＲＡＭ２５０にも接続されている。

サウスブリッジ２６０およびノースブリッジ２２０は、例えば、電力管理信号のセットまたはＰＣＩＥ制御装置２６２に関連した信号などのように、各ブリッジ２２０，２６０の動作状態に関する様々な信号を伝達する。ＰＣＩＥ制御装置２６２は、ＰＣＩＥリンクを介して、特定のＰＣＩＥ互換周辺機器２７０間のデータビットのストリームも伝達する。サウスブリッジ２６０は、通常、レガシー装置と通信するためのレガシーＰＣＩ制御装置（図示せず）を含む。

動作中、ＰＣＩＥ制御装置２３２およびＰＣＩＥ制御装置２６２は、固有の要求を有する異なるＰＣＩＥエージェントとやりとりする。例えば、ＰＣＩＥ制御装置２３２は、並列処理技術および高帯域幅トランザクションを使用して、グラフィックスバーテックスおよびテクスチャをレンダリングするために使用されるＰＣＩＥリンクを介して、パケットを伝達する。これらのトランザクションは、必要とされるスループット（例えば、フレームレート）、画像品質（例えば、エイリアス除去）、他のグラフィックス回路との互換性（図示せず）、および、全体的な柔軟性（例えば、複数のディスプレイ２４０の駆動）のために効率化される。他の動作に対して、ＰＣＩＥ制御装置２３２は、低周波数および低遅延トランザクションの組み合わせを用いてコマンドを処理するために、ＰＣＩＥリンクを介してパケットを伝導する。かかるトランザクションに対して、ＰＣＩＥ制御装置２３２は、グラフィックスプロセッサ２３０と、ノースブリッジ２２０と、ＣＰＵ２１０と、ＤＲＡＭ２５０との間でデータを移動させる。例えば、ＣＰＵ２１０は、グラフィックスプロセッサ２３０のリソースに対する低遅延アクセスを要求するアプリケーションを実行して、汎用コンピューティングを実行し、特定の動作でグラフィックスプロセッサ２３０をサポートする。ＰＣＩＥ制御装置２３２は、１６レーンにネゴシエートされ得るＰＣＩＥインタフェース上で動作して、いくつかのデータを２．５ＧＴ／秒で伝達するが、ほとんどのデータについては８．０ＧＴ／秒で伝達し、近い将来には１６．０ＧＴ／秒で伝達する。

図３は、いくつかの実施形態による図２のグラフィックスプロセッサ２３０を実装するために使用され得るグラフィックスプロセッサ３００を形成するブロック図である。図３に示す例では、グラフィックスプロセッサ３００は、単一チップのグラフィック処理装置（ＧＰＵ）であり、概して、ＧＰＵコア３１０と、メモリ制御装置３２０と、ハブ３３０と、ＰＣＩＥインタフェース３４０と、ディスプレイ制御装置３５０と、ディスプレイ制御装置３６０と、ユニバーサルビデオデコーダ３７０と、サイドポート３８０と、を含む。

ＧＰＵコア３１０は、対応するメモリバスに対する信号の複数のセットを伝達するために、メモリ制御装置３２０に接続されている。メモリ制御装置３２０は、外部メモリ（図示せず）に接続されている。ハブ３３０は、メモリ制御装置３２０と、ＧＰＵコア３１０と、ＰＣＩＥインタフェース３４０と、ディスプレイ制御装置３５０，３６０と、ユニバーサルビデオデコーダ３７０と、サイドポート３８０と、を相互接続している。ＰＣＩＥインタフェース３４０は、例えば、ノースブリッジ２２０とＣＰＵ２１０との間で、専用のＰＣＩ Ｅｘｐｒｅｓｓリンクを介して、高帯域幅および低遅延データビットのストリームを伝達する。ディスプレイ制御装置３５０，３６０、ユニバーサルビデオデコーダ３７０およびサイドポート３８０の各々は、対応するバスを介して制御およびデータ信号のセットを伝達するために、各々の周辺機器（図示せず）の双方向ポートに接続された双方向ポートを有する。

動作中、ＧＰＵ３００は、いくつかの内部処理エンジンを使用して大量のグラフィックスデータを処理し、内部処理エンジンの各々は、ＰＣＩＥ制御装置３４０に対するクライアントとなり得る。高度にパイプライン化されているので、ＧＰＵ３００は、高度にパイプライン化されているので、遅延に対して過度に敏感ではないが、ＧＰＵ３００によって実行される特定の処理シナリオは、低遅延でデータにアクセスする必要のある場合がある。

図４は、いくつかの実施形態による図２のサウスブリッジ２６０を実装するために使用され得るサウスブリッジ４００を形成するブロック図である。サウスブリッジ４００は、概して、ホストブリッジ４１０と、ＰＣＩＥルートポート４２０のセットと、ユニバーサルシリアルバス（ＵＳＢ）ポート４２２のセットと、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）ポート４２４のセットと、内部バス４４０と、ＰＣＩブリッジ４４２と、システム管理バス（ＳＭＢＵＳ）／電力制御インタフェース（ＡＣＰＩ）制御装置４４４と、低ピンカウント（ＬＰＣ）制御装置４４６と、リアルタイムクロック（ＲＴＣ）４４８と、バス制御装置４６０と、内部バス４７０と、周辺機能のセット４８０（タイマー４８２と、汎用入力／出力（ＧＰＩＯ）４８４と、読取り専用メモリ（ＲＯＭ）制御装置４８６と、を含む）と、を含む。

ホストブリッジ４１０は、ノースブリッジ２２０に接続されたホスト側にポートを有する。ホストブリッジ４１０は、ＵＳＢポート４２２と、ＳＡＴＡポート４２４と、ＰＣＩＥルートポート４２０と、内部バス４４０と、にも接続されている。ＵＳＢポート４２２は、ＵＳＢバスを介して、ＵＳＢ周辺機器（図示せず）に接続することが可能である。ＳＡＴＡポート４２４は、ＳＡＴＡバスを介して、ＳＡＴＡ周辺機器（図示せず）に接続することが可能である。ＰＣＩＥルートポート４２０は、ＰＣＩＥリンクを介して、対応するＰＣＩＥ階層に信号を伝達する。

内部バス４４０は、ホストブリッジ４１０と、ＰＣＩブリッジ４４２と、ＳＭＢＵＳ／ＡＣＰＩ制御装置４４４と、ＬＰＣ制御装置４４６と、の間で信号を伝達する。ＰＣＩブリッジ４４２は、ＰＣＩバスを介してレガシーＰＣＩ周辺機器（図示せず）の双方向ポートに接続可能な双方向ポートを有する。ＬＰＣ制御装置４４６は、ＬＰＣバスを介してＬＰＣ周辺機器（図示せず）の双方向ポートに接続可能な双方向ポートを有する。ＳＭＢＵＳ／ＡＣＰＩ制御装置４４４は、ＲＴＣ４４８およびバス制御装置４６０に接続されている。ＲＴＣ４４８は、水晶発振器クロック信号を受信するための入力を有する。バス制御装置４６０は、内部バス４７０を介して、信号を周辺機能４８０の各々に伝達する。

動作中、サウスブリッジ４００は、低速で汎用なコンピュータ周辺機器を備えたコンピュータシステム２００の入力／出力、通信および音声機能を管理する。ＰＣＩＥルートポート４２０は、図２のＰＣＩＥ制御装置２６２の記載に従って動作することに留意されたい。図４に示す例では、コンピュータシステム２００内の様々なクライアントは、それぞれ自身の要件を有しており、開始してＰＣＩＥアクセスに応答できることを示している。例えば、ＣＰＵ２１０は、キャッシュまたはメモリシステムの何れにも存在していないが、ＰＣＩＥファブリックに接続された装置に記憶されている命令の処理を継続する前に必要とされるデータを要求し得る。ＣＰＵ２１０は、データを待って停止し得るので、必要とされるデータに低遅延でアクセスするのが好ましい。

図５は、いくつかの実施形態による図２のＰＣＩＥ制御装置２３２，２６２の何れかを実装するために使用され得る通信制御装置５００を形成するブロック図である。通信制御装置５００は、概して、クライアントインタフェース５１０と、送信（ＴＸ）ブロック５２０と、「ＴＸＰ」と付された並直列変換器５３０と、物理インタフェース５４０と、「ＰＣＩＥリンク」と付された通信媒体５５０と、「ＲＸＰ」と付された直並列変換器５６０と、受信ブロック（ＲＸ）５７０と、モードレジスタ５８２のセットを含むリンク制御装置（ＬＣ）５８０と、を含む。

クライアントインタフェース５１０は、クライアント（例えばグラフィックスプロセッサ２３０またはサウスブリッジ２６０内のクライアントなど）のポートへの接続用のポートを有する。クライアントインタフェース５１０は、２５６ビットデータバスを介して送信ブロック５２０にも接続されている。送信ブロック５２０は、２５６ビット送信データ信号のセットを提供するための出力と、制御信号のセットを受信するための入力と、を有する。並直列変換器５３０は、２５６ビット送信データ信号のセットを受信するための入力と、制御信号のセットを受信するための入力と、１６ビット送信データ信号のセットを提供するための出力と、を有する。

物理インタフェース５４０は、１６ビット送信データ信号のセットを並直列変換器５３０から受信するための入力と、制御信号のセットを受信するための入力と、１６ビット受信データ信号のセットを提供するための出力と、データビットのセットを通信媒体５５０を介して伝達するためのポートと、を有する。物理インタフェース５４０は、ネゴシエートされたリンク速度および選択されたモードに基づき、クロック信号を様々なブロックに提供するための出力のセット（図５に示されていない）も有しており、それに関しては以下で説明する。

直並列変換器５６０は、１６ビット受信データ信号のセットを物理インタフェース５４０から受信するための入力と、制御信号のセットを受信するための入力と、例えばＰＣＩＥ順序付けされたセットおよび電気インジケータ（リンクの他方の端部上のＰＣＩＥ装置がアイドルモードを終了しているという指示など）を含む特殊信号のセットを提供するための出力と、２５６ビット送信データ信号のセットを提供するための出力と、を有する。受信ブロック５７０は、制御信号のセットを受信するための入力、および２５６ビット受信データ信号のセットを直並列変換器５６０から受信するための入力と、を有しており、２５６ビットデータバスを介してクライアントインタフェース５１０に接続されている。

リンク制御装置５８０は、２５６ビット送信データ信号を送信ブロック５２０から受信するための入力と、特殊信号のセットを直並列変換器５６０から受信するための入力と、２５６ビット送信データ信号を並直列変換器５３０に提供するための出力と、制御信号をクライアントインタフェース５１０、送信ブロック５２０、並直列変換器５３０、物理インタフェース５４０、直並列変換器５６０および受信ブロック５７０に提供するための出力と、を有する。

通信制御装置５００は、既存のＰＣＩＥ標準と次世代の標準とを、構成後に再構成する必要なくサポートするように設計されている。図５に示す例では、ＰＣＩＥ制御装置５００は、ｘ１、ｘ２、ｘ４、ｘ８、ｘ１２およびｘ１６のＰＣＩＥリンク幅をサポートする。いくつかの実施形態では、本明細書に記載された原理に従って構築されたＰＣＩＥ制御装置は、ＰＣＩＥ標準に記載されているような上述のリストに加えて、ｘ３２の幅またはｘ１６未満の最大リンク幅を含む、異なる最大ＰＣＩＥリンク幅をサポートできる。さらに、通信制御装置５００は、２５６ビット幅の内部バスを含んでいるが、異なる実施形態では、異なる内部バスサイズを実装してもよい。ＰＣＩＥ標準の各リビジョンは、以下の表１にリストされた新たなアーキテクチャのバージョン（表１の第１列）を記述している。各ＰＣＩＥリビジョンは、以前のバージョンよりも高いサポートデータレート（表１の第２列）を記述し、関連したデータ符号化方式（表１の第３列）をサポートデータレートで使用する。例えば、ＰＣＩＥ１．０ａおよびＰＣＩＥ２．０では、８ｂ／１０ｂ符号化方式を使用するが、ＰＣＩＥ３．０および４．０では、１２８ｂ／１３０ｂ符号化方式を使用することに留意されたい。ＰＣＩＥサポートデータレートが増加するごとに、送信ブロック５２０、並直列変換器５３０、物理インタフェース５４０、直並列変換器５６０および受信ブロック５７０などの機能回路の設計周波数目標が増加する場合には、これらの機能回路は、適切な内部タイミングを保証するために継続的な再設計が必要となるであろう。

低遅延モード（表１の第４列）では、通信制御装置５００は、ＰＣＩＥレーンごとにＰＣＩＥデータの１つのシンボルを、１２８ビット内部データバスを使用して、実際の動作周波数で処理する。このモードでは、通信制御装置５００は、一度に少ないデータを処理するが、より高い処理レートで処理することにより待機時間を低減する。このようにして、通信制御装置５００は、クライアントインタフェース５１０を介して、データをクライアントにより早く返すことができる。

低周波モード（表１の第５列）では、通信制御装置５００は、ＰＣＩＥレーンごとにＰＣＩＥデータの２つのシンボルを、拡張された２５６ビットの内部データバスを使用して、実装の動作周波数（低遅延モードで使用される周波数の半分の周波数）で処理する。

通信制御装置５００は、両方のモードを利用可能にすることにより、柔軟性を高める。上述した図２〜図４では、トランザクションの待機時間が重要となり得る様々なＰＣＩＥクライアント（例えば、サウスブリッジ２６０内のＰＣＩＥルートポート４２０にリクエスタが接続されているＰＣＩＥファブリックを介したバッファミストランザクション）を記述している。ＰＣＩＥでは、待機時間は、ＰＣＩＥ互換リクエスタが要求パケットを提供したときから、ＰＣＩＥ互換コンプリータが肯定応答パケットを提供したときまでの時間で計算される。従って、待機時間は、ＰＣＩＥファブリックのレベルの増加に伴って増加する。ＰＣＩＥ制御装置（２３０または２６２）の固定長内部パイプラインを介した待機時間は、クロックごとに２シンボルを処理する低周波モードで実行する場合に高くなり、この場合、クロックは、クロックごとに１シンボルを処理するパイプラインのレートの半分で実行している。または、待機時間がそれほど重要ではなく、（例えば、グラフィックスプロセッサ２３０に対して）節電により低周波のトランザクション処理がより好ましい、他のＰＣＩＥクライアントが存在する。

さらに、通信制御装置５００は、低周波モードにおいてバス幅を拡張することにより、再設計の必要なく、新たに現れるＰＣＩＥ４．０標準との互換性を確実にする。このようにして、通信制御装置５００は、表１の第２列に示すデータレートの全てをサポートする機能を有する。例えば、通信制御装置５００は、ＰＣＩＥ３．０の８．０ＧＴ／秒のデータレートに対して低遅延モードおよび低周波モードの両方をサポートして、コンピュータシステムが、クライアント、ＰＣＩＥファブリック、および、構成要素を製造した技術の速度に適したモードを選択するのを可能にする。通信制御装置５００は、ＰＣＩＥ４．０の１６．０ＧＴ／秒のデータレートを、合理的な内部クロック周波数を有する拡張された内部バスサイズを使用して、低周波モードでサポートする。低周波モードで動作すると、通信制御装置５００が、２．０ＧＨｚ内部クロックレートで実行することなく、新たなＰＣＩＥ４．０標準をサポートするのを可能にする。それは、いくつかの実施形態では、再設計なしで行うことができない。このようにして、通信制御装置５００は、低ＰＣＩＥレートに対する低遅延モードと、低周波モードを使用して再設計することなく、既に設計された回路ブロックの新たなＰＣＩＥ４．０レートへの容易な移行と、を提供する。さらに、通信制御装置５００は、動作環境に適合させるために、モードを動的に変更できる。

低周波モードの追加は、制御論理の小さな部分を二重にし、データ経路のサイズを２倍にすることによって、回路面積の小さな増加のみで実現できる。しかし、この追加された制御回路および拡張されたデータ経路幅に対する面積ペナルティは、より高い周波数をサポートするために要求され得る特定の回路に対する必要性（例えば、クロックリピータ、余分なバッファなど）を回避することによって、および、より高いクロックレートでのタイミングを満足するために必要な既存の回路マクロのサイズを増やす必要性を回避することによって、相殺される。

いくつかの実施形態では、モードレジスタ５８２は、利用可能なリンク速度ごとに、通信制御装置５００に対する低周波モードまたは低遅延モードを選択する。いくつかの実施形態では、リンク制御装置５８０は、どのトランザクションもフライト中ではないリンクのアイドル時間中（例えば、レーンが電気的にアイドルである間のＰＣＩＥリカバリ速度状態中）に、モードを変更することができるが、他の実施形態では、リンク制御装置５８０は、モードをいつでも変更することができる。いくつかの実施形態では、他の低周波モードがサポートされ得る。例えば、通信制御装置５００は、５１２ビットバスを用いてクロックサイクルごとに４シンボルまで拡張される低周波モードであって、低遅延モードで使用される速度の４分の１で動作する低周波モードをサポートし得る。

図６は、いくつかの実施形態による図５の通信制御装置５００の送信ブロックの動作の理解に有用なタイミング図６００である。横軸は、ナノ秒（ｎｓ）単位の時間を表し、縦軸は、様々な信号の振幅をボルト単位で表している。タイミング図６００は、対象とする４つの波形のうち２セット（低遅延モードのセット６１０と、低周波モードのセット６２０）を示している。セット６１０は「ＩＰコアクロック」と付されたクロックに対する波形６１２と、「ＴＸ＿データ」と付された、送信ブロック５２０によって提供された送信データに対する波形６１４と、「残りのバイト」と付された波形６１６と、「ＴＸＰ＿データ」と付された、並直列変換器５３０によって受信された送信データの波形６１８と、を含む。セット６２０は、波形６１２，６１４，６１６，６１８内の同じ信号に対応する波形６２２，６２４，６２６，６２８を含む。横軸には、「ｔ_１」および「ｔ_２」と付された、対象とする２つの特定の時点が示されている。

動作中、低遅延モードでは、物理インタフェース５４０は、ＩＰコアクロックを、特定の周波数（ＰＣＩＥ３．０データレートに対する１．０ＧＨｚクロックなど）で、通信制御装置５００の構成要素に提供する。送信ブロック５２０は、データをクライアントインタフェース５１０から２５６ビットデータ経路を介して受信し、２５６データビットを２つのＩＰコアクロックサイクルごとにリンク制御装置５８０に提供する。いくつかの実施形態では、送信ブロック５２０は、２５６データビットをＩＰコアクロックサイクルごとにリンク制御装置５８０に提供し、当該データは、２つのＩＰコアクロックサイクルごとに２５６ビットの平均値に調整される。リンク制御装置５８０は、ＩＰコアクロックサイクルごとに１２８データビット（レーンごとに１シンボル）を並直列変換器５３０に提供する。時間ｔ_１の前に、リンク制御装置５８０は、並直列変換器５３０に提供するために残された３２バイト×８＝２５６ビットを有している。リンク制御装置５８０は、ＩＰコアクロックの第１のサイクル中に、２５６データビットの下位１２８ビットを、拡張された２５６ビットバスの下位半分（ビット１２７：０）を介して並直列変換器５３０に提供し、ＩＰコアクロックの第２のサイクル中に、２５６データビットの上位１２８ビットを、拡張された２５６ビットバスの下位半分（ビット１２７：０）を介して並直列変換器５３０に提供する。並直列変換器５３０は、ＩＰコアクロックの各サイクルの１２８ビットのデータの総計を、例えば１２８ｂ／１３０ｂ符号化方式を用いて、８．０ＧＴ／秒のＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで出力する。

低周波モードでは、物理インタフェース５４０は、ＩＰコアクロックを、低遅延モードに対する周波数の半分の周波数（例えばＰＣＩＥ３．０データレートに対する５００ＭＨｚなど）で通信制御装置５００の構成要素に提供する。送信ブロック５２０は、データをクライアントインタフェース５１０から２５６ビットデータ経路を介して受信し、２５６データビットをリンク制御装置５８０にＩＰコアクロックサイクル（このモードでは５００ＭＨｚ）ごとに提供する。リンク制御装置５８０は、ＩＰコアクロックサイクルごとに２５６データビット（２シンボル）を並直列変換器５３０に提供する。時間ｔ_１の前に、リンク制御装置５８０は、並直列変換器５３０に提供するために残された３２バイト×８＝２５６ビットを有している。リンク制御装置５８０は、ＩＰコアクロックのサイクルごとに、２５６データビットを、拡張された２５６ビットバスの両半部（ビット２５５：０）を介して並直列変換器５３０に提供する。並直列変換器５３０は、ＩＰコアクロックの各サイクルの２５６ビットのデータの総計を、例えば１２８ｂ／１３０ｂ符号化方式を用いて、８．０ＧＴ／秒ＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで出力する。通信制御装置５００を通じた待機時間は、低遅延モードでは、低周波モードにおける長さの半分である。

図７は、いくつかの実施形態による図５の通信制御装置５００の受信ブロックの動作の理解に有用なタイミング図７００である。横軸は、ｎｓ単位の時間を表し、縦軸は、様々な信号の振幅をボルト単位で表している。タイミング図７００は、対象とする４つの波形の２つのセット（低遅延モードのセット７１０と低周波モードのセット７２０）を示している。セット７１０は、「受信クロック」と付されたクロックに対する波形７１２と、ＩＰコアクロックに対する波形７１４と、「ＲＸＰ＿入力」と付された、直並列変換器５６０によって収集された受信データに対する波形７１６と、「ＲＸＰ＿出力」と付された、直並列変換器５６０によって出力された受信データに対する波形７１８と、を含む。セット７２０は、波形６２２，６２４，６２６，６２８内の同じ信号に対応する波形７２２，７２４，７２６，７２８を含む。横軸には、ｔ_１およびｔ_２と付された、対象とする２つの特定の時点が示されている。

動作中、低遅延モード７１０では、物理インタフェース５４０は、受信クロックおよびＩＰコアクロックの両方を、例えばＰＣＩＥ３．０データレートに対する１．０ＧＨｚなどの特定の周波数で、通信制御装置５００の構成要素に提供する。直並列変換器５６０は、物理インタフェース５４０から各受信クロックサイクルの１２８ビットのデータの総計を、例えば１２８ｂ／１３０ｂ復号方式を用いて、８．０ＧＴ／秒ＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで受信する。直並列変換器５６０は、各受信クロックサイクルで１つのシンボルを構築するが、２つのシンボルを時間ｔ_１のあたりで、拡張された２５６ビット内部バスを用いて、ＩＰコアクロックの２サイクルごとに受信ブロック５７０に転送し、そのプロセスをＩＰコアクロックのサイクルごと（例えば時間ｔ_２のあたりなど）に繰り返す。データ有効信号は、受信ブロック５７０がデータを捕捉しようとしているのはＩＰコアクロック７１４のどのクロックエッジかを示すデータとともに送信される。

低周波モード７２０では、物理インタフェース５４０は、受信クロックおよびＩＰコアクロックを、ＰＣＩＥ３．０データレートに対する５００ＭＨｚなどのように、低遅延モードに対する周波数の半分の周波数で通信制御装置５００の構成要素に提供する。直並列変換器５６０は、物理インタフェース５４０から各受信クロックサイクルの２５６ビットのデータの総計を、例えば１２８ｂ／１３０ｂ復号方式を用いて、８．０ＧＴ／秒ＰＣＩＥ３．０データレートで１６レーンの各々につき１ビットで受信する。直並列変換器５６０は、各受信クロックサイクルで２つのシンボルを構築し、同様に２つのシンボルを時間ｔ_１のあたりで、拡張された２５６ビット内部バスを用いて、ＩＰコアクロックのサイクルごとに受信ブロック５７０に転送し、そのプロセスをＩＰコアクロックのサイクルごと（例えば時間ｔ_２のあたりなど）に繰り返す。直並列変換器５６０と受信ブロック５７０との間の転送は、同じ２５６ビットの拡張バスを用いて、半分のクロック周波数を用いることに留意されたい。

図８は、いくつかの実施形態による図５の通信制御装置５００を構成するための方法８００のフロー図である。動作ボックス８１０は、データビットのシーケンスを通信媒体から受信することを含む。動作ボックス８２０は、通信制御装置を低周波モードまたは低遅延モードで動作させるか否かを判断することを含む。動作ボックス８３０は、通信制御装置が低周波モードであるか否かを判断し、データビットのシーケンスの受信に応じて、第１の複数のデータビットを第１のレートで提供することを含む。動作ボックス８４０は、通信制御装置が低遅延モードであるか否かを判断し、データビットのシーケンスの受信に応じて、第２の複数のデータビットを第２のレートで提供することを含む。第１の複数は第２の複数よりも大きく、第２のレートは第１のレートよりも高い。

低周波モードにおける第１のレートでの第１の複数のデータビットと、低遅延モードにおける第２のレートでの第２の複数のデータビットとを並行してサポート（第１の複数は第２の複数よりも大きな数であり、第２のレートは第１のレートよりも高い）し、且つ、内部データ経路幅の一部または全部をさらに選択的に使用することによって、効率的な低遅延および低周波トランザクションが、例えば、グラフィックスプロセッサ、ＣＰＵおよびサウスブリッジの性能要求を満足する。また、例えば、ＰＣＩＥ３．０データレート環境内で動作するように設計された内部アーキテクチャ受信および送信回路は、ＰＣＩＥ４．０データレート環境でも問題なく動作できる。従って、通信制御装置５００は、通信標準の向上し続ける機能を利用しながら、再設計の労力、電力消費、および、内部機能回路用のシリコン面積を大いに節約する。

図１〜図５の機能（例えば、通信制御装置２３２，２６２，４２０，５００）は、ハードウェアおよびソフトウェアの様々な組合せで実装され得る。ソフトウェア構成要素のいくつかは、少なくとも１つのプロセッサによる実行のためにコンピュータ可読記憶媒体内に記憶され得る。さらに、図８に示す方法は、コンピュータ可読記憶媒体内に記憶された命令であって、少なくとも１つのプロセッサによって実行される命令によって制御され得る。図８に示す動作の各々は、持続性（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）コンピュータメモリまたはコンピュータ可読記憶媒体内に記憶された命令に対応し得る。様々な実施形態では、持続性コンピュータ可読記憶媒体は、磁気もしくは光ディスク記憶装置、フラッシュメモリなどのソリッドステート記憶装置、または、他の不揮発性メモリ装置もしくは複数の装置を含む。持続性コンピュータ可読記憶媒体上に記憶されたコンピュータ可読命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、または、１つ以上のプロセッサによって解釈かつ／もしくは実行可能である他の命令形式であり得る。

さらに、図１〜図５の機能は、プログラムによって読み取ることができ、図１〜図５の回路と共に集積回路を製造するために、直接的もしくは間接的に使用可能なデータベースまたは他のデータ構造の形式で、コンピュータアクセス可能なデータ構造によって記述または表現され得る。例えば、このデータ構造は、ＶｅｒｉｌｏｇまたはＶＨＤＬなどの高水準設計言語（ＨＤＬ）におけるハードウェア機能の動作レベル記述またはレジスタ転送レベル（ＲＴＬ）記述であり得る。記述は、合成ライブラリからのゲートのリストを含むネットリストを生成するために、記述を合成し得る合成ツールによって読み取られ得る。ネットリストは、図１〜図５の回路を有する集積回路を含むハードウェアの機能を表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学形状を記述するデータセットを生成するために配置されてルーティングされ得る。マスクは、次いで、図１〜図５の集積回路を製造するために様々な半導体製造ステップで使用され得る。あるいは、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じて、ネットリスト（合成ライブラリの有無にかかわらず）もしくはデータセット、または、グラフィックデータシステム（ＧＤＳ）ＩＩデータであり得る。

特定の実施形態について説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、図示した例では、コンピュータシステム２００、グラフィックスプロセッサ３００、サウスブリッジ４００および通信制御装置５００が、あるアーキテクチャを有するとして説明されているが、いくつかの実施形態では、各々は様々なアーキテクチャを有し得る。また、図示した例では、コンピュータシステム２００、グラフィックスプロセッサ３００、サウスブリッジ４００および通信制御装置５００は、ＰＣＩＥ標準のコンテキストで説明されるが、いくつかの実施形態では、各機能は、異なる通信プロトコルを記述する異なる標準のコンテキストで説明され得る。いくつかの実施形態では、コンピュータシステム２００は、加速処理装置（ＡＰＵ）、デジタル信号プロセッサ（ＤＳＰ）などの他のタイプの機能回路を含んでもよく、他のタイプの機能回路は、少なくとも１つの通信制御装置を含んでもよいし含まなくてもよい。また、図１〜図５の機能回路の各々は、単一の集積回路上で形成されてもよいし、複数の集積回路上で形成されてもよい。

一つの形態では、通信制御装置は、物理インタフェースと、直並列変換器および／または並直列変換器と、受信ブロックおよび／または送信ブロックと、を有している。一つの態様によれば、物理インタフェースは、ＰＣＩＥ標準に従って動作する。この場合、物理インタフェースのポートは、１６のＰＣＩＥデータレーンを含んでもよく、直並列変換器および／または並直列変換器によって提供された第１の複数のデータビットは、第３の複数のＰＣＩＥシンボルを含んでもよい。この場合、直並列変換器および／または並直列変換器は、８ｂ／１０ｂ符号化および１２８ｂ／１３０ｂ符号化のうち選択された一方を用いて、第３の複数のＰＣＩＥシンボルを形成してもよい。

他の態様によれば、通信制御装置は、直並列変換器および／または並直列変換器に接続されたリンク制御装置をさらに備えている。ここで、リンク制御装置は、低周波モードおよび低遅延モードのうち一方を選択するための少なくとも１つのモードレジスタを有している。この場合、少なくとも１つのモードレジスタは、対応する複数のリンク速度ごとに、低周波モードおよび低遅延モードのうち一方を選択するための複数のモードレジスタを備えてもよい。リンク制御装置は、直並列変換器の出力に接続された入力と、並直列変換器の入力に接続された出力と、をさらに有してもよい。リンク制御装置は、リンク速度を決定するために、並直列変換器、物理インタフェースおよび直並列変換器を制御し、リンク速度に応じて第１のレートおよび第２のレートを判断するように構成されてもよい。

さらに他の態様によれば、通信制御装置は、受信ブロックの出力に接続された入力と、ポートと、を有するクライアントインタフェースをさらに備えている。

他の形態によれば、方法は、通信制御装置が低周波モードで動作している場合に、第１の複数のデータビットを第１のレートで提供することと、通信制御装置が低遅延モードで動作している場合に、第２の複数のデータビットを第２のレートで提供することであって、第１の複数は第２の複数よりも大きな数であり、第２のレートは第１のレートよりも高い、ことと、を含む。一つの態様によれば、方法は、データビットのシーケンスを通信媒体から受信することと、通信制御装置を低周波モードまたは低遅延モードで動作させるか否かを判断することと、をさらに含む。

他の態様によれば、方法は、第１の複数のデータビットを低遅延モードで、第２の複数のデータビットを低周波モードで、クライアントインタフェースに出力すること、をさらに含む。この場合、第１の複数のデータビットを第１のレートで提供することは、第１の複数のデータビットを第１のレートで直並列変換器から受信ブロックに提供することを含む。

さらに他の形態によれば、通信システムは、通信制御装置と、通信媒体と、通信媒体に接続された装置と、を備える。一つの態様によれば、通信制御装置によって伝達される第１の複数のシンボルは、複数のＰＣＩＥシンボルを含む。内部送受信回路は、８ｂ／１０ｂ符号化および１２８ｂ／１３０ｂ符号化のうち選択された一方を用いて、複数のＰＣＩＥシンボルを形成してもよい。

他の態様によれば、内部送受信回路は、入力および出力を有する並直列変換器と、入力および出力を有する直並列変換器と、リンク制御装置と、を含み、物理インタフェースは、並直列変換器の出力に接続された入力と、直並列変換器の入力に接続された出力と、をさらに有し、リンク制御装置は、直並列変換器の出力に接続された入力と、並直列変換器の入力に接続された出力と、をさらに有し、リンク制御装置は、リンク速度を決定するために、並直列変換器、物理インタフェースおよび直並列変換器を制御することと、リンク速度に応じて第１のレートおよび第２のレートを判断することと、を行うように構成されている。

したがって、開示した実施形態の範囲に含まれる、開示した実施形態の全ての修正を包含することが、添付の請求項によって意図される。

Claims (39)

1. 通信媒体（５５０）に接続するためのポートと、出力と、を有する物理インタフェース（５４０）であって、データビットのシーケンスを前記出力に提供するために、プロトコルに従って動作する物理インタフェース（５４０）と、
   前記物理インタフェース（５４０）の前記出力に接続された入力と、前記データビットのシーケンスに応じて、第１の複数のデータビットを低周波モードにおける第１のレートで提供し、第２の複数のデータビットを低遅延モードにおける第２のレートで提供するための出力と、を有する直並列変換器（５６０）であって、前記第１の複数は前記第２の複数よりも大きな数であり、前記第２のレートは前記第１のレートよりも高い、直並列変換器（５６０）と、
   前記直並列変換器（５６０）の前記出力に接続された入力と、出力と、を有する受信ブロック（５７０）と、を備える、
   通信制御装置（５００）。
2. 前記プロトコルは、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩＥ）標準として知られる標準を含む、請求項１に記載の通信制御装置（５００）。
3. 前記ポートは、１６のＰＣＩＥデータレーンを含む、請求項２に記載の通信制御装置（５００）。
4. 前記第１の複数のビットは、第３の複数のＰＣＩＥシンボルを含む、請求項２に記載の通信制御装置（５００）。
5. 前記直並列変換器（５６０）は、８ｂ／１０ｂ符号化および１２８ｂ／１３０ｂ符号化のうち選択された一方を用いて、前記第３の複数のＰＣＩＥシンボルを形成する、請求項４に記載の通信制御装置（５００）。
6. 前記通信制御装置（５００）は、入力および出力を有する並直列変換器（５３０）と、リンク制御装置（５８０）と、をさらに含み、
   前記物理インタフェース（５４０）は、前記並直列変換器（５３０）の前記出力に接続された入力をさらに有し、
   前記直並列変換器（５６０）は、出力をさらに有し、
   前記リンク制御装置（５８０）は、前記直並列変換器（５６０）の前記出力に接続された入力と、前記並直列変換器（５３０）の前記入力に接続された出力と、をさらに有し、
   前記リンク制御装置（５８０）は、
   リンク速度を決定するために、前記並直列変換器（５３０）、物理インタフェース（５４０）および直並列変換器（５６０）を制御することと、
   前記リンク速度に応じて前記第１のレートおよび前記第２のレートを判断することと、
   を行うように構成されている、
   請求項１に記載の通信制御装置（５００）。
7. 前記直並列変換器（５６０）に接続されたリンク制御装置（５８０）であって、前記リンク制御装置は、前記低周波モードおよび前記低遅延モードのうち一方を選択するための少なくとも１つのモードレジスタ（５８２）を含むリンク制御装置（５８０）をさらに備える、請求項１に記載の通信制御装置（５００）。
8. 前記少なくとも１つのモードレジスタ（５８２）は、対応する複数のリンク速度ごとに、前記低周波モードおよび前記低遅延モードのうち一方を選択するための複数のモードレジスタを含む、請求項７に記載の通信制御装置（５００）。
9. 前記受信ブロック（５７０）の前記出力に接続された入力と、ポートと、を有するクライアントインタフェース（５１０）をさらに備える、請求項１に記載の通信制御装置（５００）。
10. 入力と、複数のシンボルのシーケンスと、を提供するための入力及び出力を有する送信ブロック（５２０）と、
    前記送信ブロック（５２０）の前記出力に接続された入力と、前記複数のシンボルのシーケンスに応じて、第１の複数のデータビットを低周波モードにおける第１のレートで提供し、第２の複数のデータビットを低遅延モードにおける第２のレートで提供するための出力と、を有する並直列変換器（５３０）であって、前記第１の複数は前記第２の複数よりも大きな数であり、前記第２のレートは前記第１のレートよりも高い、並直列変換器（５３０）と、
    前記並直列変換器（５３０）の前記出力に接続された入力と、通信媒体（５５０）へ接続するためのポートと、を有する物理インタフェース（５４０）であって、データビットのシーケンスを提供するために、プロトコルに従って動作するように構成された物理インタフェース（５４０）と、を備える、
    通信制御装置（５００）。
11. 前記プロトコルは、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩＥ）標準として知られる標準を含む、請求項１０に記載の通信制御装置（５００）。
12. 前記ポートは、１６のＰＣＩＥデータレーンを含む、請求項１１に記載の通信制御装置（５００）。
13. 前記第１の複数のビットは、第３の複数のＰＣＩＥシンボルを含む、請求項１１に記載の通信制御装置（５００）。
14. 前記並直列変換器（５３０）は、８ｂ／１０ｂ符号化および１２８ｂ／１３０ｂ符号化のうち選択された一方を用いて、前記第１の複数のデータビットおよび第２の複数のデータビットのうち一方を前記物理インタフェースに提供する、請求項１３に記載の通信制御装置（５００）。
15. 前記通信制御装置（５００）は、入力および出力を有する直並列変換器（５６０）と、リンク制御装置（５８０）と、をさらに含み、
    前記物理インタフェース（５４０）は、前記直並列変換器（５６０）の前記入力に接続された出力をさらに有し、
    前記並直列変換器（５３０）は、出力をさらに有し、
    前記リンク制御装置（５８０）は、前記送信ブロックと前記並直列変換器（５３０）との間にさらに接続されており、
    前記リンク制御装置（５８０）は、
    リンク速度を決定するために、前記並直列変換器（５３０）、物理インタフェース（５４０）および直並列変換器（５６０）を制御することと、
    前記リンク速度に応じて前記第１のレートおよび前記第２のレートを判断することと、
    を行うように構成されている、
    請求項１０に記載の通信制御装置（５００）。
16. 前記並直列変換器（５３０）に接続されたリンク制御装置（５８０）であって、前記リンク制御装置（５７０）は、前記低周波モードおよび前記低遅延モードのうち一方を選択するための少なくとも１つのモードレジスタ（５８２）を含むリンク制御装置（５８０）をさらに備える、請求項１０に記載の通信制御装置（５００）。
17. 前記少なくとも１つのモードレジスタ（５８２）は、対応する複数のリンク速度ごとに、前記低周波モードおよび前記低遅延モードのうち一方を選択するための複数のモードレジスタを含む、請求項１６に記載の通信制御装置（５００）。
18. 前記送信ブロック（５２０）の前記入力に結合された出力と、ポートと、を有するクライアントインタフェース（５１０）をさらに備える、請求項１０に記載の通信制御装置（５００）。
19. 通信媒体（５５０）に接続するためのポートと、入力と、出力と、を有する物理インタフェース（５４０）であって、第１のデータビットのシーケンスを前記入力から受信して、前記第１のデータビットのシーケンスを前記ポートに送信し、第２のデータビットのシーケンスを前記ポートから受信して、前記第２のデータビットのシーケンスを前記出力に伝達するために、プロトコルに従って動作するように構成された物理インタフェース（５４０）と、
    前記物理インタフェース（５４０）の前記入力および前記出力に接続された内部送受信回路であって、第１の複数のシンボルを低周波モードにおける第１のレートで伝達し、第２の複数のシンボルを低遅延モードにおける第２のレートで伝達するための内部アーキテクチャを有する内部送受信回路であって、前記第１の複数は前記第２の複数よりも大きな数であり、前記第２のレートは前記第１のレートよりも高い、内部送受信回路と、を備える、
    通信制御装置（５００）。
20. 前記プロトコルは、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩＥ）標準として知られる標準を含む、請求項１９に記載の通信制御装置（５００）。
21. 前記ポートは、１６のＰＣＩＥデータレーンを含む、請求項１９に記載の通信制御装置（５００）。
22. 前記第１の複数のシンボルは、複数のＰＣＩＥシンボルを含む、請求項１９に記載の通信制御装置（５００）。
23. 前記内部送受信回路は、８ｂ／１０ｂ符号化および１２８ｂ／１３０ｂ符号化のうち選択された一方を用いて、前記複数のＰＣＩＥシンボルを形成する、請求項２２に記載の通信制御装置（５００）。
24. 前記内部送受信回路は、
    入力および出力を有する並直列変換器（５３０）と、
    入力および出力を有する直並列変換器（５６０）と、
    リンク制御装置（５８０）と、
    を含み、
    前記物理インタフェース（５４０）は、前記並直列変換器（５３０）の前記出力に接続された入力と、前記直並列変換器（５６０）の前記入力に接続された出力と、をさらに有し、
    前記リンク制御装置（５８０）は、前記直並列変換器（５６０）の前記出力に接続された入力と、前記並直列変換器（５３０）の前記入力に接続された出力と、をさらに有し、
    前記リンク制御装置（５８０）は、
    リンク速度を決定するために、前記並直列変換器（５３０）、前記物理インタフェース（５４０）および前記直並列変換器（５６０）を制御することと、
    前記リンク速度に応じて前記第１のレートおよび前記第２のレートを判断することと、
    を行うように構成されている、
    請求項１９に記載の通信制御装置（５００）。
25. 前記内部送受信回路は、
    前記低周波モードおよび前記低遅延モードのうち一方を選択するための少なくとも１つのモードレジスタ（５８２）を含むリンク制御装置（５８０）を備える、請求項１９に記載の通信制御装置（５００）。
26. 前記少なくとも１つのモードレジスタ（５８２）は、対応する複数のリンク速度ごとに、前記低周波モードおよび前記低遅延モードのうち一方を選択するための複数のモードレジスタを含む、請求項２５に記載の通信制御装置（５００）。
27. 前記内部送受信回路は、ポートを有するクライアントインタフェース（５１０）を含む、請求項１９に記載の通信制御装置（５００）。
28. 通信制御装置（５００）が低周波モードで動作している場合に、第１の複数のデータビットを第１のレートで提供することと、
    前記通信制御装置（５００）が低遅延モードで動作している場合に、第２の複数のデータビットを第２のレートで提供することであって、前記第１の複数は前記第２の複数よりも大きな数であり、前記第２のレートは前記第１のレートよりも高い、ことと、
    を含む方法。
29. データビットのシーケンスを通信媒体（５５０）から受信することと、
    前記通信制御装置（５００）を前記低周波モードまたは前記低遅延モードで動作させるか否かを判断することと、
    をさらに含む、請求項２８に記載の方法。
30. 前記第１の複数のデータビットを前記低遅延モードで、前記第２の複数のデータビットを前記低周波モードで、クライアントインタフェース（５１０）に出力すること、
    をさらに含む、請求項２８に記載の方法。
31. 前記第１の複数のデータビットを前記第１のレートで提供することは、前記第１の複数のデータビットを前記第１のレートで直並列変換器（５６０）から受信ブロック（５７０）に提供することを含む、請求項３０に記載の方法。
32. 前記通信制御装置（５００）のリンク速度を決定すること、
    をさらに含む、請求項２８に記載の方法。
33. 前記リンク速度に応じて、前記第１のレートおよび前記第２のレートを判断すること、
    をさらに含む、請求項３２に記載の方法。
34. 物理インタフェース（５４０）を有する通信制御装置（５００）であって、前記通信制御装置（５００）と、前記物理インタフェース（５４０）に接続された内部送受信回路とは、第１の複数のシンボルを低周波モードにおける第１のレートで伝達し、第２の複数のシンボルを低遅延モードにおける第２のレートで伝達するための内部アーキテクチャを有する、通信制御装置（５００）であって、前記第１の複数は前記第２の複数よりも大きな数であり、前記第２のレートは前記第１のレートよりも高い、通信制御装置（５００）と、
    前記通信制御装置（５００）の前記物理インタフェース（５４０）に接続された通信媒体（１５０，１６０，１７０／５１０）と、
    前記通信媒体（１５０，１６０，１７０／５１０）に接続された装置（１４０）と、を備える、
    通信システム（１００）。
35. クライアント（２３０，２６０）をさらに含み、前記通信制御装置（５００）は、前記内部送受信回路と前記クライアント（２３０，２６０）との間に接続されたクライアントインタフェース（５１０）をさらに含む、請求項３４に記載の通信システム（１００）。
36. 前記通信制御装置（５００）および前記装置（１４０）は、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩＥ）標準として知られる標準に従って動作する、請求項３４に記載の通信システム（１００）。
37. 前記第１の複数のシンボルは、複数のＰＣＩＥシンボルを含む、請求項３６に記載の通信システム（１００）。
38. 前記内部送受信回路は、８ｂ／１０ｂ符号化および１２８ｂ／１３０ｂ符号化のうち選択された一方を用いて、前記複数のＰＣＩＥシンボルを形成する、請求項３７に記載の通信システム（１００）。
39. 前記内部送受信回路は、
    入力および出力を有する並直列変換器（５３０）と、
    入力および出力を有する直並列変換器（５６０）と、
    リンク制御装置（５８０）と、
    を含み、
    前記物理インタフェース（５４０）は、前記並直列変換器（５３０）の前記出力に接続された入力と、前記直並列変換器（５６０）の前記入力に接続された出力と、をさらに有し、
    前記リンク制御装置（５８０）は、前記直並列変換器（５６０）の前記出力に接続された入力と、前記並直列変換器（５３０）の前記入力に接続された出力と、をさらに有し、
    前記リンク制御装置（５８０）は、
    リンク速度を決定するために、前記並直列変換器（５３０）、前記物理インタフェース（５４０）および前記直並列変換器（５６０）を制御することと、
    前記リンク速度に応じて前記第１のレートおよび前記第２のレートを判断することと、
    を行うように構成されている、
    請求項３４に記載の通信システム（１００）。

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