JP7420804B2 - 改良された速度モードによるデータ通信 - Google Patents

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Description

データ通信システムは、従来、公開されている通信規格に準拠するように設計されているので、１つの製造者のコンポーネントは、異なる製造者のコンポーネントと相互運用することができる。例えば、多くの現代のコンピューティングデバイスは、いくつかのバージョン又は実装のＰＣＩ（Peripheral Component Interconnect）又はＰＣＩｅ（PCI Express）相互接続規格を利用する入力／出力（Ｉ／Ｏ）アダプタ及びバスを利用する。ＰＣＩｅ規格は、周辺デバイスをホストコンピュータに接続するためのコンピュータ通信相互接続を規定する。ＰＣＩｅは、既存のＰＣＩのプログラミングの概念を使用する以前のＰＣＩ規格の拡張であるが、コンピュータ相互接続が、より高速な物理レイヤ通信プロトコルに基づいている。ＰＣＩｅ物理レイヤは、アップストリームデバイスとダウンストリームデバイスとの間のデュアルな単一方向リンク（dual uni-directional links）から構成されている。
ＰＣＩｅ規格は、ＰＣＩ－ＳＩＧ（Peripheral Component Interconnect Special Interest Group）によって公開されている。ＰＣＩ－ＳＩＧは、改良された速度及び機能を反映するように、この規格を随時改訂している。例えば、ＰＣＩｅ １．０は、２００３年に公開されており、毎秒２．５ギガ転送（ＧＴ／ｓ）の転送レートを指定している。ＰＣＩｅ ２．０は、２００７年に導入されており、５．０ＧＴ／ｓの転送レートを提供し、２０１０年には、８．０ＧＴ／ｓの転送レートによるＰＣＩｅ ３．０、２０１７年には、１６．０ＧＴ／ｓの転送レートによるＰＣＩｅ ４．０が続いている。このように、この規格は、３～７年の周期で公開される新たなバージョンを用いて、大規模且つ離散的なステップで転送レートを向上させている。
同時に、半導体製造技術が急速に進化してきた。ディープサブミクロンフォトリソグラフィ（deep sub-micron photolithography）及び低電圧相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ等の進化は、高度な処理速度を有しており、ＰＣＩ－ＳＩＧ等の標準化団体が歩調を合わせることを困難にしている。
従来技術において周知のＰＣＩｅ（Peripheral Component Interface）リンクを使用する例示的なデータ処理プラットフォームを示すブロック図である。 いくつかの実施形態による、改良された速度モード（ＥＳＭ）を有するＰＣＩｅリンクを使用するデータ処理プラットフォームの一部を示すブロック図である。 いくつかの実施形態による、図２のデータ処理プラットフォームにおける使用に適した、改良された速度モードを有する相互接続コントローラを示すブロック図である。 いくつかの実施形態による、図３の相互接続コントローラによって実行されるリンク初期化セットアップのフローチャートである。 いくつかの実施形態による、図３の相互接続コントローラの拡張能力記述子（extended capability descriptor）を示す図である。 図５の拡張能力記述子のＰＣＩｅ拡張能力ヘッダを示す図である。 図２のＰＣＩｅルートコンプレックスが最新の拡張能力記述子を使用して後続の拡張能力記述子をどのように見つけるかを示すアドレスマップを示す図である。 図５の拡張能力記述子のＰＣＩｅ ＥＳＭヘッダ１を示す図である。 図５の拡張能力記述子のＰＣＩｅ ＥＳＭヘッダ２を示す図である。 図５の拡張能力記述子のＥＳＭ状態レジスタを示す図である。 図５の拡張能力記述子のＥＳＭ制御レジスタを示す図である。 図５の拡張能力記述子のＥＳＭ能力１レジスタを示す図である。 図５の拡張能力記述子のＥＳＭ能力７レジスタを示す図である。 図３の相互接続コントローラの初期化を示すタイミング図である。 いくつかの実施形態による、ＰＣＩｅトランザクションレイヤ又はＣＣＩＸトランザクションレイヤの何れかをサポートする通信コントローラのブロック図である。
以下の説明において、異なる図面において同一の符号を使用している場合には、類似又は同一の要素を示す。特に明記しない限り、「結合される（coupled）」という用語及びその関連する動詞の形態は、本技術分野において周知の手段による直接接続及び間接電気接続の両方を含み、特に明記しない限り、直接接続の如何なる説明も、間接電気接続の適切な形態を同様に使用する代替的な実施形態を意味する。
データ処理プラットフォームの相互接続コントローラは、データリンクレイヤコントローラ及び物理レイヤコントローラを含む。データリンクレイヤコントローラは、トランザクションレイヤに結合されており、データリンクレイヤコントローラは、トランザクションレイヤからデータパケットを選択的に受信し、データパケットをトランザクションレイヤに送信する。物理レイヤコントローラは、データリンクレイヤコントローラに結合されており、通信リンクに結合されている。物理レイヤコントローラは、公開された規格によって指定された第１の所定のリンク速度で選択的に動作する。物理レイヤコントローラは、改良された速度モードを有し、相互接続コントローラは、リンク初期化を実行したことに応じて、データ処理プラットフォームに問い合わせて、改良された速度モードが許可されているかどうかを判別し、少なくとも１つのセットアップ動作を実行して、改良された速度を選択し、改良された速度は、第１の所定のリンク速度よりも大きく、公開された規格によって指定されておらず、その後、改良された速度を使用して通信リンクを動作させる。
データ処理プラットフォームは、基本入力／出力システム（ＢＩＯＳ）及びデータプロセッサを含む。データプロセッサは、中央処理装置と、ＰＣＩｅ（Peripheral Component Interconnect Express）ルートコンプレックスと、を含む。中央処理装置は、ＢＩＯＳに結合されており、ＢＩＯＳに応答して初期化手順を実行する。ＰＣＩｅルートコンプレックスは、中央処理装置に結合されており、ＰＣＩｅネットワークに結合された第１のＰＣＩｅポートコントローラを含む。第１のＰＣＩｅポートコントローラは、公開された規格によって指定された第１の所定のリンク速度、及び、改良された速度モードをサポートする。ＢＩＯＳは、命令を含み、命令は、中央処理装置によって実行されると、データ処理プラットフォームに問い合わせて、改良された速度モードが許可されるかどうかを判別することと、少なくとも１つのセットアップを実行して、改良された速度を選択することであって、改良された速度は、第１の所定のリンク速度よりも大きく、公開された規格によって指定されていない、ことと、その後、改良された速度を使用して、ＰＣＩｅネットワークへの通信リンクを動作させることと、をＰＣＩｅルートコンプレックスに行わせる。
公開された規格に従って通信リンクを動作させる相互接続コントローラを有するデータ処理プラットフォームにおいて使用される方法は、データ処理プラットフォームに問い合わせて、改良された速度モードが許可されるかどうかを判別することを含む。少なくとも１つのセットアップ動作が、改良された速度を選択するために実行され、改良された速度は、公開された規格によって指定されておらず、公開された規格によって指定された第１の所定のリンク速度よりも大きい。その後、通信リンクは、改良された速度を使用して動作する。
図１は、ＰＣＩｅ（Peripheral Component Interface Express）リンクを使用する例示的なデータ処理プラットフォーム１００のブロック図である。データ処理プラットフォーム１００は、概して、中央処理装置（ＣＰＵ）１１０と、メモリ１２０と、ＰＣＩｅエンドポイント１３０と、ＰＣＩ／ＰＣＩｅブリッジ１４０と、スイッチ１５０と、レガシ（legacy）エンドポイント１６０，１７０と、ＰＣＩｅエンドポイント１８０，１９０と、を含む。
ＣＰＵ１１０は、ＣＰＵコア１１２と、ルートコンプレックス１１４と、本開示に関連しておらず、説明を容易にするために図１から省略されたいくつかの他のコンポーネントと、を含む。ＣＰＵコア１１２は、例えば、キャッシュ及び内部データファブリックを介して、ルートコンプレックス１１４に機能的に接続されている。ルートコンプレックス１１４は、ＰＣＩｅエンドポイント１３０へのＰＣＩｅリンクと、ＰＣＩ／ＰＣＩｅブリッジ１４０へのＰＣＩｅリンクと、スイッチ１５０へのＰＣＩｅリンクと、を含む複数のＰＣＩｅリンクに双方向に接続されている。図１に示すように、ＰＣＩ／ＰＣＩｅブリッジ１４０は、ＰＣＩ又はＰＣＩｅデバイス１４２の階層に接続されており、スイッチ１５０は、レガシエンドポイント１６０，１７０と、ＰＣＩｅエンドポイント１８０，１９０と、に接続されている。
ＣＰＵ１１０も、メモリ１２０に双方向に接続されている。図１は、メモリ１２０を単一のメモリシステムとして表しているが、これは、典型的には、ＣＰＵ１１０の異なるサブコンポーネントに接続された異なるタイプのメモリを含む。例えば、メモリ１２０の第１の部分は、システム基本入力／出力システム（ＢＩＯＳ）１２２を記憶し、典型的には、不揮発性メモリとして実装され、システムコントローラ又は「サウスブリッジ」を介してＣＰＵ１１０に接続されている。一方、メモリ１２０の第２の部分は、オペレーティングシステム１２４を記憶する。オペレーティングシステムは、典型的には、ハードディスクドライブ等の大容量記憶媒体に記憶され、次いで、起動時に、より高速で揮発性のランダムアクセスメモリ（ＲＡＭ）にロードされる。
動作中、システムＢＩＯＳ１２２は、データ処理プラットフォーム１００を起動及び初期化するために使用される。初期化の一部として、システムＢＩＯＳ１２２は、データ処理プラットフォーム１００に存在する入力／出力（Ｉ／Ｏ）デバイスを判別し、エニュメレーション（enumeration）として知られるＰＣＩｅファブリックを構成する処理をし続ける。システムＢＩＯＳ１２２は、システムに存在する各Ｉ／Ｏデバイスに関連する構成レジスタを読み出し、各々の特性及び能力を決定する。システムＢＩＯＳ１２２が、システムのエニュメレートと、ルートコンプレックス１１４の初期化と、他の様々な起動タスクの実行と、を終了すると、制御をオペレーティングシステム１２４に移し、オペレーティングシステム１２４は、アプリケーションプログラムが実行される環境を形成する。
数年の間に、ＰＣＩｅ規格は、集積回路技術の能力が進化し、新たなより高速な速度及び改良された能力が可能になるにつれて変化してきた。しかしながら、規格設定プロセスは、比較的遅く、集積回路製造技術の能力の改善に遅れている。よって、ＰＣＩ及びＰＣＩｅシステムは、集積回路技術の進化を利用するようにシームレスに適応することができなかった。
図２は、いくつかの実施形態による、改良された速度モード（ＥＳＭ）を有するＰＣＩｅリンクを使用するデータ処理プラットフォーム２００の一部のブロック図である。データ処理プラットフォームは、概して、ＣＰＵ２１０と、メモリ２２０と、ＰＣＩｅネットワーク２３０と、を含む。ＣＰＵ２１０は、ＣＰＵコア２１２と、ルートコンプレックス２１４と、説明を容易にするために図２から省略された、本説明に関連しないいくつかの他のコンポーネントと、を含む。図２に示すように、ルートコンプレックス２１４は、ＰＣＩｅポートコントローラ２１６を含むが、他のＰＣＩｅポートコントローラを含んでもよい。ＰＣＩｅポートコントローラ２１６は、ＰＣＩｅネットワーク２３０に双方向に接続されている。図２は、ＰＣＩｅネットワーク２３０をクラウドとして示しており、起動すると、システム構成が未知であり、発見プロセスを介して学習される必要があることと、エニュメレーションを介して、システムアドレスが割り当てられたコンポーネントに相互接続される必要があることと、という事実を強調している。図１と同様に、ＣＰＵ２１０も、メモリ２２０に双方向に接続されており、メモリ２２０は、システムＢＩＯＳを記憶する第１の部分２２２と、オペレーティングシステムを記憶する第２の部分２２４と、を有する。
データ処理プラットフォーム２００は、改良された速度モード（ＥＳＭ）をサポートする点で、図１のデータ処理プラットフォーム１００と異なる。ＥＳＭは、ＰＣＩｅが適宜改訂されているため、ＰＣＩｅ規格によって指定されたリンク速度を拡張する。特に、ＥＳＭでは、様々なＰＣＩｅ規格バージョンにおいて指定された標準速度よりも高い速度及び／又は標準速度と異なる速度を可能にする。ＰＣＩｅネットワーク２３０のリンクパートナも同じ速度でＥＳＭをサポートする限り、これらの改良された速度におけるリンクの動作が許可される。改良された速度は、２つの形式の何れかを採用することができる。第１に、改良された速度は、規格において公開された、サポートされた最高速度よりも高くすることができる。第２に、改良された速度は、規格によって規定された２つの別の速度の間とすることができる。
異なる世代の公開されたＰＣＩｅ規格によってサポートされた速度は、以下のように表１に示される。
Figure 0007420804000001
ＥＳＭの実施形態の一例では、改良された速度は、公開されたＰＣＩｅ ２．０規格によって規定された８．０ＧＴ／ｓ速度と、公開されたＰＣＩｅ ３．０規格によって規定された１６．０ＧＴ／ｓ速度との間の速度とすることができる。別の例では、改良された速度は、８．０ＧＴ／ｓ～１６．０ＧＴ／ｓのいくつかの離散的速度の何れかとすることができる。更なる別の例では、改良された速度は、２５．０ＧＴ／ｓ等のように、公開されたＰＣＩｅ ３．０規格によって規定された１６．０ＧＴ／ｓよりも高い単一の離散的速度とすることができる。更にまた別の例では、改良された速度は、１６．０ＧＴ／ｓ～２５．０ＧＴ／ｓのいくつかの離散的速度の何れかとすることができる。
公開されたＰＣＩｅ速度を超える速度をサポートすることによって、データ処理プラットフォーム２００は、両方のリンクパートナが同一の改良された速度能力をサポートするＰＣＩｅリンクにおいて、データ処理プラットフォームの性能が改善することを可能にする。速度は、例えば、両方のリンクパートナによってサポートされた最高速度に設定されてもよい。よって、ＥＳＭは、規格によって規定された離散的速度によって制限されず、アップストリームポート、ダウンストリームポート、及び、これらに関連するコントローラによって使用される半導体製造プロセスの能力のみによって制限されない、スケーラブルな性能改善を可能にする。
図３は、いくつかの実施形態による、図２のデータ処理プラットフォーム２００での使用に適した、改良された速度モードを有する相互接続コントローラ３００のブロック図である。相互接続コントローラ３００は、ＰＣＩｅトランザクションレイヤコントローラ３１０と、ＰＣＩｅデータリンクレイヤコントローラ３２０と、ＰＣＩｅ物理レイヤコントローラ３３０と、を含む。
ＰＣＩｅトランザクションレイヤコントローラ３１０は、図３ではまとめて「ＡＣＣＥＳＳＥＳ」とラベル付けされた、データアクセスを受信し、データ応答を提供するためのアップストリーム双方向接続と、ＰＣＩｅパケットを提供及び受信するためのダウンストリーム双方向接続と、を有する。また、システムＢＩＯＳは、ダウンストリームシステムコンポーネントを問い合わせ、システムをエニュメレートするための様々なＡＣＣＥＳＳＥＳを提供する。データアクセスは、メモリ読み出しと、データアクセスエージェントから受信したメモリ書き込みと、ＰＣＩｅエンドポイントから返された読み出しデータ応答及び完了と、を含む応答を含む。ＰＣＩｅトランザクションレイヤコントローラ３１０は、メモリアクセス要求をＰＣＩｅパケットに変換し、またその逆も行う。よって、ＰＣＩｅトランザクションレイヤコントローラ３１０は、メモリアクセスエージェントから相互接続プロトコルを抽象化し、すなわち、メモリアクセスエージェントにプロトコル不可視性をもたらす。
ＰＣＩｅデータリンクレイヤコントローラ３２０は、ＰＣＩｅトランザクションレイヤコントローラ３１０のダウンストリームポートに接続された双方向アップストリームポートと、双方向ダウンストリームポートと、を有する。ＰＣＩｅデータリンクレイヤコントローラ３２０は、開放型システム間相互接続（ＯＳＩ）モデルに従って、リンクセットアップ、パケットシーケンシング、フロー制御、リトライ、及び、データリンクレイヤに通常関連する他の機能を実行する。ＰＣＩｅデータリンクレイヤコントローラ３２０は、ヘッダ、制御情報及びフレームチェックシーケンス等を付加して、アクセス要求に対してＰＣＩｅ物理レイヤコントローラ３３０に提供するデータリンクレイヤパケットを形成し、ＰＣＩｅ物理レイヤコントローラ３３０から受信したデータリンクレイヤパケットのヘッダ、制御情報及びフレームチェックシーケンスを処理して、アクセス応答用のＰＣＩｅパケットを形成する。
ＰＣＩｅ物理レイヤコントローラ３３０は、ＰＣＩｅデータリンクレイヤコントローラ３２０のダウンストリーム双方向ポートに接続されたアップストリーム双方向ポートと、「ＴＸ」とラベル付けされた単方向送信ポートと「ＲＸ」とラベル付けされた単方向受信ポートとを含む媒体３４０に接続されたダウンストリームポートと、を有する。ＰＣＩｅ物理レイヤコントローラ３３０は、以下に更に説明するように、１つ以上の改良された速度をサポートする。
例示的な実施形態では、ＰＣＩｅトランザクションレイヤコントローラ３１０、ＰＣＩｅデータリンクレイヤコントローラ３２０、及び、ＰＣＩｅ物理レイヤコントローラ３３０は全て、ＣＰＵチップ上の回路ブロックである。しかしながら、相互接続コントローラ３００のブロックは、ハードウェア及びソフトウェア（例えば、オペレーティングシステムドライバ）の様々な組み合わせにより実装されてもよい。例えば、ＰＣＩｅ物理レイヤコントローラ３３０は、ハードウェアで実装されてもよく、ＰＣＩｅトランザクションレイヤコントローラ３１０は、ソフトウェアで実装されてもよく、ＰＣＩｅデータリンクレイヤコントローラ３２０は、部分的にハードウェアで、部分的にソフトウェアで実装されてもよい。
図４は、いくつかの実施形態による、図３の相互接続コントローラ３００によって実行されるリンク初期化セットアップのフローチャート４００である。初期化時に、相互接続コントローラ３００は、アクションボックス４１０，４２０，４３０を順番に使用して、接続されているリンクを初期化する。
アクションボックス４１０において、システムＢＩＯＳは、相互接続コントローラ３００を制御して、データ処理プラットフォーム２００に問い合わせて、ＥＳＭが許可されているかどうかを判別する。プラットフォームに問い合わせることは、バス階層構造をエニュメレートして、プラットフォームが、ＥＳＭの使用を許可するタイプであることを検出することを含む。この許可は、第１に、プラットフォームがＥＳＭ動作に対して有効であることを判別し、第２に、相互接続コントローラ３００が接続されたリンクのＥＳＭ動作が可能な他端にポートが存在することを判別することを含む。
アクションボックス４２０において、システムＢＩＯＳは、相互接続コントローラ３００を制御して、ＥＳＭを使用するためのセットアップ手順を実行する。ＥＳＭが実行されることになると判別されると、一方若しくは他方又は両方のコンポーネントが、実際にＥＳＭで実行される前に何らかのセットアップを必要とする場合があり、又は、何れのコンポーネントも、何らかのセットアップを必要としない場合がある。相互接続コントローラ３００は、システムＢＩＯＳ等のソフトウェアに応じてプロセスのセットアップフェーズを開始し、その構成レジスタを書き込み、アップストリームポート（ＵＳＰ）及びダウンストリームポート（ＤＳＰ）の両方においてＥＳＭを有効にする。ＥＳＭ対応（ESM-aware）ポートの場合、セットアップは、ＥＳＭ制御レジスタの「ＥＳＭ Ｅｎａｂｌｅ」ビットに「１」が書き込まれたときであってもよい。ＥＳＭ非対応（non-ESM aware）ポートの場合、ベンダ固有のイニシエータレジスタ（initiator register）が使用されてもよい。ＤＳＰ内のイニシエータレジスタは、ＵＳＰ内のイニシエータの前に書き込まれる必要がある。これは、ＰＣＩｅ規格において定義されるように、ＵＳＰにレジスタを書き込むことによって、リンク状態Ｌ１及び電気アイドル（ＥＩ）バス状態への遷移が開始されるからである。
イニシエータレジスタを書き込むと、次のシーケンスがトリガされる。第１に、相互接続コントローラ３００は、リンクがＬｉｎｋＵｐ状態にある間、ポートの送信機がＥＩ状態になり、その受信機がＥＩＯＳを検出するか、ＥＩを検出又は推測する次の発生時に、ＥＳＭに移行するための準備に必要なセットアップを実行させる変数を設定する。第２に、ＥＳＭ対応ＵＳＰの場合、リンクコントローラは、Ｌ１状態に移行することを開始するように指示される。ＥＳＭ非対応ＵＳＰはＤ３ｈｏｔ状態になり、ソフトウェアにより指示されたＬ１リンク状態に移行する。第３に、相互接続コントローラ３００は、必要な環境変更（例えば、電圧の変更、物理レイヤコントローラ（ＰＨＹ）及び他のハードウェアの再較正等）を実行する。
その後、イニシエータビットに「１」が書き込まれる毎に、このシーケンスがトリガされ、相互接続コントローラ３００は、セットアップを実行する。セットアップは、イニシエータレジスタの書き込みに続くＥＩ状態への最初の移行時に対してのみ実行され、後続の全てのＥＩ発生は、正常に動作し、このセットアップ手順をトリガしない。
アクションボックス４３０において、相互接続コントローラ３００は、選択されたＥＳＭデータ速度でリンクを動作させる。よって、リンクは、ＰＣＩ－ＳＩＧのような規格化組織による技術規格を公開するプロセスによって必要とされる任意の速度定義によってではなく、リンクの両端の回路に使用されるプロセス技術の能力によってのみ制限される、公開された規格で規定された性能を上回る性能を達成することが可能である。
（例示的なＰＣＩｅ実施形態）
ＰＣＩｅにおけるＥＳＭの実施形態の詳細について、具体例を挙げて説明する。
図５は、いくつかの実施形態による、図３の相互接続コントローラの拡張能力記述子５００を示す図である。拡張能力記述子５００は、Ｄｅｓｉｇｎａｔｅｄ Ｖｅｎｄｏｒ Ｓｐｅｃｉｆｉｃ Ｅｘｔｅｎｄｅｄ Ｃａｐａｂｉｌｉｔｙとして知られており、３２ビットのＰＣＩｅ拡張能力ヘッダ５１０と、３２ビットのＥＳＭヘッダ１ ５２０と、１６ビットのＥＳＭヘッダ２と１６ビットのＥＳＭ状態レジスタ５３４とを含む３２ビットのワード５３０と、１６ビットのＥＳＭ制御レジスタと１６ビットの「ＲｓｖｄＰ」とラベル付けされた予約フィールド５４４とを含む３２ビットのワード５４０と、ＥＳＭ能力レジスタのセット５５０と、を含む構成情報を含む１１個の３２ビットのワードのセットを含む。ＥＳＭ能力レジスタ５５０は、ＥＳＭ能力１レジスタ５５１と、ＥＳＭ能力２レジスタ５５２と、ＥＳＭ能力３レジスタ５５３と、ＥＳＭ能力４レジスタ５５４と、ＥＳＭ能力５レジスタ５５５と、ＥＳＭ能力６レジスタ５５６と、ＥＳＭ能力７レジスタ５５７と、を含む。拡張能力記述子５００は、ＰＣＩｅ構成空間に記憶され、発見及びエニュメレーションの間にシステムＢＩＯＳによってアクセスされ、相互接続コントローラ３００のサポートされる能力を定義する。様々なレジスタにおいて使用されるビットについて説明する。
図６は、図５の拡張能力記述子５００のＰＣＩｅ拡張能力ヘッダ５１０を示す図である。ＰＣＩｅ拡張能力ヘッダ５１０は、ビット０～１５のＰＣＩｅ拡張能力ＩＤフィールド６１０と、ビット１６～１９の能力バージョン６１２と、ビット２０～３１の次期能力オフセットフィールド６１３と、を含む。ＰＣＩｅ拡張能力ＩＤフィールド６１０は、拡張機能の性質及びフォーマットを示す識別番号を記憶する、ビット０～１５の読み出し専用（ＲＯ）フィールドであり、ＰＣＩｅ ＳＩＧによって定義される。能力バージョン６１２は、存在する機能構造のバージョンを示す、ＰＣＩ ＳＩＧによって定義されたバージョン番号を記憶する、ビット１６～１９のＲＯフィールドである。次期能力オフセットフィールド６２０は、次期ＰＣＩ Ｅｘｐｒｅｓｓ機能構造へのオフセット、又は、他の項目が能力のリンク付けされたリストに存在しない場合には０００ｈの何れかを記憶する、ビット２０～３１のＲＯフィールドである。ＰＣＩｅ構成空間において実装される拡張機能の場合、このオフセットは、ＰＣＩ準拠の構成空間の先頭を基準とするため、常に０００ｈ（能力のリストを終了するため）又は０ＦＦｈよりも大きいオフセットである必要がある。ＢＩＯＳが次期能力オフセット６１３をどのように使用するかについて説明する。
図７は、図２のルートコンプレックス２１４が後続の拡張能力記述子を見つけるために次期能力ポインタをどのように使用するかを示すアドレスマップ７００を示す図である。アドレスマップ７００は、オフセット００ｈでＰＣＩ準拠の構成空間の開始を形成するベースアドレス７１０を含む。ベースアドレス７１０とＦＦｈとの間のアドレス位置７２０は、拡張能力記述子５００の位置を記憶する。ＢＩＯＳのファームウェアは、拡張能力記述子５００の情報にアクセスする。システムＢＩＯＳは、その中の関連する情報にアクセスした後に、拡張能力記述子５００のベースアドレスからのオフセット００ｈでＰＣＩｅ拡張能力記述子５００のビット２０～３１の次期能力オフセットを読み出す。この値が０００ｈに等しい場合、システムＢＩＯＳは、これがポートの構成空間の最後の拡張能力記述子であることを認識する。値が０００ｈに等しくないがＦＦｈよりも大きい場合、システムＢＩＯＳは、これをベースアドレス７１０からのオフセットとして使用して、次期拡張能力記述子７４０を見つける。
図８は、図５の拡張能力記述子５００のＰＣＩｅ ＥＳＭヘッダ１ ５２０を示す図である。ＰＣＩｅ ＥＳＭヘッダ１ ５２０は、ビット０～１５のＥＳＭベンダＩＤフィールド８１０と、ビット１６～１９のＥＳＭ能力リビジョン８２０と、ビット２０～３１のＥＳＭ能力長８３０と、を含む。ＥＳＭベンダＩＤフィールド８１０には、拡張能力構造を定義したベンダに対応する一意の番号が入力される。
ＥＳＭ能力リビジョン８２０は、拡張機能のバージョンを示すバージョン番号である。システムＢＩＯＳは、このフィールドを解釈する前に、ＥＳＭベンダＩＤ及びＥＳＭ能力ＩＤ（以下を参照）の両方を適格にする（qualify）。ＥＳＭ能力長８３０は、ＰＣＩ Ｅｘｐｒｅｓｓ拡張能力ヘッダ、ＥＳＭヘッダ及びＥＳＭレジスタを含む拡張能力データ構造全体のバイト数を示す。
図９は、図５の拡張能力記述子５００のＰＣＩｅ ＥＳＭヘッダ２ ５３２を示す図である。ＥＳＭヘッダ２は、ＥＳＭ能力ＩＤを記憶するビット０～１５の単一のフィールドを含む。このフィールドは、ＤＶＳＥＣ（Designated Vendor Specific Extended Capability）構造の性質及びフォーマットを示す、ベンダによって定義されたＩＤ番号である。システムＢＩＯＳは、このフィールドを解釈する前に、ＥＳＭベンダＩＤフィールド８１０を適格にする必要がある。
図１０は、図５の拡張能力記述子５００のＥＳＭ状態レジスタ５３４を示す図である。ＥＳＭ状態レジスタ５３４は、拡張能力記述子５００のワード５３０の上位１６ビットを占有し、ビット０～８のＥＩ値の最小時間１０１０と、ビット９～１１のＥＩスケールの最小時間１０２０と、ビット１２～１５の予約フィールドと、を含む。ＥＩ値の最小時間１０１０及びＥＩスケールの最小時間１０２０は共に、ＥＩ状態の最小時間を定義し、これは、ＥＩスケールの最小時間内のビット値に対応する乗数によって乗算されたＥＩ値の最小時間に等しい。例えば、ＥＩスケールの最小時間は、１ナノ秒（ｎｓ）の乗数を示す０の値、３２ｎｓの乗数を示す１の値、１０２４ｎｓの乗数を示す２の値、３２７６８ｎｓの乗数を示す３の値、１０４５５７６ｎｓの乗数を示す４の値、３３５５４４３２ｎｓの乗数を示す５の値を有することができる。６の値及び７の値は予約されている。しかしながら、これらは単なる例に過ぎないことが明らかである。
図１１は、図５の拡張能力記述子５００のＥＳＭ制御レジスタ５４２を示す図である。ＥＳＭ制御レジスタ５４２は、ビット０～６のＥＳＭ「Ｇｅｎ ３」データレートフィールド１１１０と、ビット７の予約フィールド１１２０と、ビット８～１４のＥＳＭジェネレーション「Ｇｅｎ ４」データレートフィールド１１３０と、ビット１５のＥＳＭイネーブルビットと、を含む。本明細書で使用するように、Ｇｅｎ ３は、ＰＣＩｅ ８．０ＧＴ／ｓデータレートに対応し、Ｇｅｎ ４は、ＰＣＩｅ １６．０ＧＴ／ｓデータレートに対応する。ＥＳＭ Ｇｅｎ ３データレートフィールド１１１０は、速度変化がＧｅｎ ３データレートにネゴシエートし、リンクがＥＳＭで有効にされた場合にインタフェースが実行する、ＧＴ／ｓにおけるデータレートである。一例では、速度は、（６４＋このフィールドの値）×１００×１０６に等しい。例えば、１２．８ＧＴ／ｓ＝６４の値である。ＥＳＭイネーブルビットが設定されている場合、Ｇｅｎ ３への速度変化は、このフィールドによって定義されたデータレートにおいてＥＳＭを使用する。ＥＳＭイネーブルビットがクリアである場合、Ｇｅｎ ３への速度変化は、標準（非ＥＳＭ）値を使用し、標準（８．０ＧＴ／ｓ）データレートにおいて実行する。ＥＳＭ Ｇｅｎ ４データレートフィールド１１３０は、速度変化がＧｅｎ ４データレートにネゴシエートし、リンクがＥＳＭで有効にされた場合にインタフェースが実行する、ＧＴ／ｓにおけるデータレートを示す読み出し書き込みフィールドである。速度は、（１２８＋このフィールドの値）×１００×１０６に等しい。例えば、２０．８ＧＴ／ｓ＝８０の値である。ＥＳＭイネーブルビットが設定される場合、Ｇｅｎ ４への速度変化は、このフィールドによって定義されたデータレートでＥＳＭを使用する。ＥＳＭイネーブルビットがクリアである場合、Ｇｅｎ ４への速度変化は、標準（非ＥＳＭ）値を使用し、標準（１６．０ＧＴ／ｓ）データレートにおいて実行する。ポートがＧｅｎ ４をサポートしていない場合、このフィールドは、０００ ００００ｂに固定されてもよい。ＥＳＭイネーブルビット１１４０は、ＥＳＭを有効にする読み出し／書き込みビットである。このビットのデフォルト値は「０」であり、このビットに「１」を書き込むと、図４及び上述のＥＳＭ初期化シーケンスがトリガされる。
図１２は、図５の拡張能力記述子５００のＥＳＭ能力１レジスタ５５１を示す図である。ＥＳＭ能力１レジスタ５５１は、ビット位置０～２９の３０個のアクティブビットと、ビット位置３０，３１の２つの予約ビットと、を有する３２ビットのレジスタである。例示的な実施形態では、ルートコンプレックス２１４は、１００ＭＴ／ｓの転送レートに対応する単位でＰＣＩｅクロック信号を生成することができる。例えば、ルートコンプレックス２１４は、８．０ＧＨｚのＰＣＩｅジェネレーション３．０レートで開始する周波数と、ビット位置２９において１０．９ＧＴ／ｓに達するまで、ビット位置１において８．１ＧＴ／ｓ及びビット位置２において８．２ＧＴ／ｓ等で開始するより高い周波数等と、を有する出力ＰＣＩｅクロック信号を生成する機能を有するプログラム可能ループ除算器を有する位相ロックループ（ＰＬＬ）を含む。ＥＳＭ能力１レジスタ５５１は、読み出し専用能力レジスタである。よって、対応するビット位置の「０」は、その速度においてＥＳＭがサポートされていないことを示し、対応するビット位置の「１」は、その速度においてＥＳＭがサポートされていることを示す。ＥＳＭ能力１レジスタ５５１は、ホットレジスタではなく、全てのサポートされた速度は、対応するビット位置において「１」で示されることに留意されたい。ＥＳＭ能力２レジスタ５５２～ＥＳＭ能力７レジスタ５５７は、ビットの対応するマッピングを含む。
図１３は、図５の拡張能力記述子５００のＥＳＭ能力７レジスタ５５７を示す図である。ＥＳＭ能力７レジスタ５５７は、ビット位置０～３０の３１個のアクティブビットと、ビット位置３１の１つの予約ビットと、を有する３２ビットのレジスタである。ＥＳＭ能力７レジスタ５５７は、ビット位置３０において２８．０ＧＴ／ｓに到達するまで、ビット位置０において２５．０ＧＴ／ｓ及びビット位置２において２５．１ＧＴ／ｓ等で開始する２５．０ＧＴ／Ｓ～２８．０ＧＴ／ｓの周波数に対するサポートを示す。ＥＳＭ能力７レジスタ５５７は、読み出し専用能力レジスタである。よって、対応するビット位置の「０」は、その速度でＥＳＭがサポートされていないことを示すのに対し、対応するビット位置の「１」は、その速度でＥＳＭがサポートされていることを示す。ＥＳＭ能力１レジスタ５５１と同様に、ＥＳＭ能力７レジスタ５５７は、対応するビット位置に「１」を有する全てのサポートされた速度を示す。
図示していないが、ＥＳＭ能力２レジスタ５５２、ＥＳＭ能力３レジスタ５５３、ＥＳＭ能力４レジスタ５５４、ＥＳＭ能力５レジスタ５５５及びＥＳＭ能力６レジスタ５５６は、概して、ＥＳＭ能力１レジスタ５５１として対応するビット割り当てを有する。ＥＳＭ能力２レジスタ５５２は、１１．０ＧＴ／２～１３．９ＧＴ／ｓの転送レートを１００ＭＴ／ｓの単位でサポートすることを示す。ＥＳＭ能力３レジスタ５５３は、１４．０ＧＴ／２～１５．９ＧＴ／ｓの転送レートを１００ＭＴ／ｓの単位でサポートすることを示し、他のレジスタとは異なり、ビット位置２０～３１に予約ビットを有する。ＥＳＭ能力４レジスタ５５４は、１６．０ＧＴ／２～１８．９ＧＴ／ｓの転送レートを１００ＭＴ／ｓの単位でサポートすることを示す。ＥＳＭ能力５レジスタ５５５は、１９．０ＧＴ／２～２１．９ＧＴ／ｓの転送レートを１００ＭＴ／ｓの単位でサポートすることを示す。ＥＳＭ能力６レジスタ５５６は、２２．０ＧＴ／２～２４．９ＧＴ／ｓの転送レートを１００ＭＴ／ｓの単位でサポートすることを示す。
発見及びエニュメレーションの間、ルートコンプレックス２１４は、ＰＣＩｅ構成空間内のレジスタを検査し、リンクパートナの各ペア間の動作速度を決定することによって、データ処理プラットフォーム２００内の全てのＰＣＩｅデバイスの存在及び能力を発見する。ルートコンプレックス２１４は、先ず、拡張速度モードがサポートされているかどうかを判別し、サポートされている場合、各デバイスのＥＳＭ能力記述子と、ルートコンプレックスとエンドポイントとの間のポートと、を検査する。概して、決定された速度は、ルートコンプレックス２１４内のリンクコントローラ及びツリー内のエンドポイントへの全てのＰＣＩリンクと共通してサポートされる最高速度である。
図１４は、図３の相互接続コントローラ３００の初期化を示すタイミング図１４００である。タイミング図１４００では、横軸は、時間をナノ秒（ｎｓ）で表し、縦軸は、リンク動作に関連する様々なパラメータを表す。横軸に沿って、タイミング図１４００は、「ｔ０」、「ｔ１」、「ｔ２」、「ｔ３」、「ｔ４」、「ｔ５」とラベル付けされた６個の対象の時点を示す。縦軸に沿って、タイミング図１４００は、「手順フェーズ」とラベル付けされた第１のリンク状態１４１０と、「リンク上の動作」とラベル付けされた第２のリンク状態１４２０と、「リンク速度」とラベル付けされた第３のリンク状態１４３０と、「リンク状態」とラベル付けされた第４のリンク状態１４４０と、「リンク属性」とラベル付けされた第５のリンク状態１４５０と、を含む５個の対象のパラメータを示す。
ｔ０とｔ１との間で、手順フェーズは、問い合わせフェーズにある。この間、リンクは、ベンダＩＤ（ＶＩＤ）、デバイスＩＤ（ＤＩＤ）及び拡張能力記述子５００において識別されたＥＳＭ Ｄｅｖｅｌｏｐｅｒ Ｄｅｓｉｇｎａｔｅｄ Ｖｅｎｄｏｒ Ｓｐｅｃｉｆｉｃ Ｅｘｔｅｎｄｅｄ Ｃａｐａｂｉｌｉｔｙを含むＰＣＩｅ構成空間のレジスタを読み出すために使用される。また、速度は、Ｇｅｎ ３の初期ブート速度、すなわち、８．０ＧＴ／ｓに設定される。リンク状態は、Ｌ０（完全にオン）状態にあり、リンク属性は、データストリームである。
ｔ１とｔ４との間で、手順フェーズは、セットアップフェーズにある。ｔ１とｔ２との間では、リンク上でデータ転送動作が行われない。速度がＧｅｎ １（２．５ＧＴ／ｓ）リンク速度に変化し、新たなリンク速度においてＬ０に戻る前に、リンク状態がリカバリ状態に移行する。この間、リンクは、ＥＩ条件によって分離された「ＴＳｘ」とラベル付けされたトレーニングセットを送信する。ｔ２とｔ３との間で、ルートコンプレックス３１４は、例えばＥＳＭ制御レジスタ５４２等のレジスタに書き込み、サポートされた全てのリンク上でＥＳＭを有効にする。リンク速度は、Ｇｅｎ １のままであり、リンク状態は、Ｌ０のままである。リンク属性は、データストリームである。ｔ３とｔ４との間で、リンク状態は、Ｌ０からＬ１に変化し、Ｌ０に戻る前にリカバリに変化する。リンク属性は、Ｌ１ ＤＬＬＰ、ＥＩ、トレーニングセットＴＳｘ、データストリームの順になる。
ｔ４とｔ５との間で、手順フェーズは、サポートされたリンク上での全てのＤＳＰ及びＵＳＰによって共通してサポートされた最高速度に従って速度変化を実行する。リンク速度は、選択されたＥＳＭリンク速度に変化し、選択されたＥＳＭリンク速度は、Ｇｅｎ ３リンク速度と異なってもよい。リンクは、Ｌ０状態に戻る前にリカバリリンク状態に移行する。リンクは、速度変化の間にＥＩ状態によって中断されたトレーニングセットＴＳｘを送信し、その後、新たなＥＳＭリンク速度において更なるトレーニングセットＴＳｘを送信する。
ｔ５において行われたトレーニングの終了に続いて、リンクは、ＥＳＭにおいて動作し、改良されたレートにおいてＬ０リンク状態のデータアクセスを実行する。必要なセットアップが完了し、リンクがＬ０に戻ると、Ｇｅｎ ３データレート又はＧｅｎ ４データレートにネゴシエートする後続の速度変化は、ＥＳＭ制御レジスタにプログラムされたＥＳＭデータレートで実行される。Ｇｅｎ １データレート又はＧｅｎ ２データレートにネゴシエートする速度変化は、「標準」のデータレート（Ｇｅｎ １で２．５ＧＴ／ｓ、Ｇｅｎ ２で５．０ＧＴ／ｓ）で実行される。
図１５は、いくつかの実施形態による、ＰＣＩｅトランザクションレイヤ又はアクセラレータ（ＣＣＩＸ）トランザクションレイヤに対するキャッシュコヒーレント相互接続の何れかをサポートする通信コントローラ１５００のブロック図である。通信コントローラ１５００は、概して、ＣＣＩＸプロトコルレイヤブロック１５０２と、ＣＣＩＸリンクレイヤブロックを有するＣＣＩＸポート１５０４と、ＰＣＩｅポート１５１０と、を含む。
ＣＣＩＸプロトコルレイヤブロック１５０２は、メモリ読み出しフロー及びメモリ書き込みフロー等のコヒーレンシプロトコルを担当する。このレイヤにおいて定義されたキャッシュ状態は、例えば、データが一意でクリーンであるかどうかや、データが共有されておりダーティであるかどうか等のように、メモリの状態の判別を可能にする。ＣＣＩＸプロトコルレイヤブロック１５０２は、ＣＣＩＸリンクレイヤブロックを有するＣＣＩＸポート１５０４に双方向に接続されている。ＣＣＩＸプロトコルレイヤは、ＣＣＩＸトラフィックのフォーマット、及び、ＣＣＩＸの形成及び復号を担当する。
ＰＣＩｅポート１５１０は、ＣＣＩＸトランザクションレイヤブロック１５１２と、ＰＣＩｅトランザクションレイヤブロック１５１４と、ＰＣＩｅデータリンクレイヤブロック１５２０と、ＣＣＩＸ／ＰＣＩｅ物理レイヤブロック１５３０と、を含む。ＣＣＩＸトランザクションレイヤブロック１５１２は、ＣＣＩＸパケットの処理を担当し、ＰＣＩｅトランザクションレイヤブロック１５１４は、ＰＣＩｅパケットの処理を担当する。ＰＣＩｅポート１５１０は、異なるデータストリームを単一のＰＣＩｅリンクで伝送可能にするために、仮想チャネルをサポートする。ＣＣＩＸトラフィックを１つの仮想チャネルに分割し、ＰＣＩｅトラフィックを第２の仮想チャネルに分割することによって、ＰＣＩｅポート１５１０は、ＣＣＩＸトラフィック及びＰＣＩｅトラフィックの両方が同じＰＣＩｅ媒体１５４０を共有することを可能にする。ＰＣＩｅデータリンクレイヤブロック１５２０は、ＣＲＣ誤り検査、パケット確認応答及びタイムアウト検査、クレジット初期化及び交換を含む、データリンクレイヤの通常の機能の全てを実行する。ＣＣＩＸ／ＰＣＩｅ物理レイヤブロック１５３０は、標準ＰＣＩｅ物理レイヤ上に構築される。ＣＣＩＸは、ＰＣＩｅを拡張し、ＰＣＩ Ｅｘｐｒｅｓｓ ４．０標準において初めて導入された１６．０ＧＴ／ｓ速度を超えるように拡張した２５ＧＴ／ｓのＥＳＭ（拡張速度モード）をサポートする。また、ＰＣＩ Ｅｘｐｒｅｓｓ ４．０標準速度（１６ＧＴ／ｓ）とそれより高速な速度（２５ＧＴ／ｓ等）との間の拡張速度をサポートする。よって、粒度が大きくなり、高速へのよりロバストな移行パスをサポートする。
よって、本明細書で開示される相互接続コントローラは、公開された規格への定期的な改訂を待つ必要無しに、より高い性能へのシームレスなアップグレードパスをもたらす、ロバストなコントローラを提供する。より高い性能は、２つの形式のうち１つを採用することができる。第１に、これは、規格によってまだ規定されていない最高のデータ転送レート及び／又は最高のクロック速度を超えて拡張することができ、規格の新たな改訂が公開された後に対応する通信コンポーネントが開発される必要性を回避する。第２に、これは、次期の公開されたレートへの全体ステップを行うことなく、半導体製造技術によってサポートされ得る中間のデータ転送レート及び／又はクロック速度を加える。このような相互接続コントローラを組み込んだ相互接続コントローラ及びデータプロセッサは、公開された規格の開発につながり得る半導体製造技術の進歩を利用し、大きな離散的な速度ステップの制約なしに性能の向上を可能にする。この技術は、ＰＣＩｅ及びＣＣＩＸ（ＰＣＩｅデータリンク及び物理レイヤを使用して動作する）を含む様々なデータ通信プロトコルにおいて有用である。
ＰＣＩｅポートコントローラ２１６及びＣＰＵ２１０、又は、これらの任意の部分は、プログラムによって読み出し、集積回路を製造するために直接的若しくは間接的に使用することができるデータベース又は他のデータ構造の形態のコンピュータアクセス可能なデータ構造によって記述されてもよいし表されてもよい。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（ＨＤＬ）におけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ツールによって読み出されてもよく、合成ツールは、記述を合成して、上記の構造及びメカニズムを含むハードウェアの機能を表すゲート／回路要素のリストを含むネットリストを、合成ライブラリから生成してもよい。次に、ネットリストは、配置され、ルーティングされ、マスクに適用される幾何学的形状を記述するデータセットが生成されてもよい。次いで、上記の構造及びメカニズムに対応する１つ以上の半導体回路（例えば、集積回路）を製造するために、様々な半導体製造ステップでマスクが使用されてもよい。或いは、コンピュータがアクセス可能な記憶媒体上のデータベースは、必要に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックスデータシステム（ＧＤＳ）ＩＩデータであってもよい。
特定の実施形態を説明したが、これらの実施形態に対する様々な変更が当業者には明らかであろう。例えば、様々な高周波発振器を、時間デジタル変換器における基準発振器に使用することができる。これらは、ＣＭＯＳリング発振器、直列共振ＬＣ発振器、並列共振ＬＣ発振器、ＲＣ発振器等を含む。さらに、様々な電流制御発振器回路が使用されてもよい。レジスタに基づく電流制御発振器回路において、レジスタは、ポリシリコンレジスタ、薄膜金属合金レジスタ、薄膜金属混合レジスタ等の様々な形態をとることができる。さらに、除算器は、分子に様々な固定数を使用してもよい。
したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を包含することを意図している。

Claims (12)

  1. データ処理プラットフォームの相互接続コントローラであって、
    トランザクションレイヤに結合されるように構成されたデータリンクレイヤコントローラであって、前記データリンクレイヤコントローラは、前記トランザクションレイヤからデータパケットを選択的に受信し、データパケットを前記トランザクションレイヤに送信する、データリンクレイヤコントローラと、
    前記データリンクレイヤコントローラに結合され、通信リンクに結合されるように構成された物理レイヤコントローラであって、前記物理レイヤコントローラは、第１の所定のリンク速度で選択的に動作し、前記物理レイヤコントローラは、改良された速度モードを有する、物理レイヤコントローラと、を備え、
    前記相互接続コントローラは、リンク初期化を実行したことに応じて、
    前記データ処理プラットフォームに問い合わせて、前記改良された速度モードが許可されるかどうかを判別することと、
    少なくとも１つのセットアップ動作を実行して、改良された速度を選択することであって、前記改良された速度は前記第１の所定のリンク速度よりも大きい、ことと、
    前記改良された速度を使用して、前記通信リンクを動作させることと、
    を行うように構成されており、
    前記物理レイヤコントローラは、前記第１の所定のリンク速度と第２の所定のリンク速度との間の複数のリンク速度をサポートし、前記第１の所定のリンク速度及び前記第２の所定のリンク速度は、公開された規格によって規定されており、前記改良された速度は、前記複数のリンク速度のうち前記公開された規格によって規定されていないリンク速度の中から選択されたリンク速度であり、前記複数のリンク速度のうち連続するリンク速度は、同じ所定量だけ互いに離れている、
    相互接続コントローラ。
  2. 前記物理レイヤコントローラは、ＰＣＩｅ（Peripheral Component Interconnect Express）基本仕様に準拠する、
    請求項１の相互接続コントローラ。
  3. 前記相互接続コントローラは、エンドポイントのアップストリームポートの能力に基づいて、前記相互接続コントローラの前記改良された速度を決定するＰＣＩｅルートコンプレックスの一部である、
    請求項２の相互接続コントローラ。
  4. 前記ＰＣＩｅルートコンプレックスは、前記相互接続コントローラの前記改良された速度を、前記相互接続コントローラ及び前記エンドポイントの前記アップストリームポートによって相互にサポートされた最高速度として決定する、
    請求項３の相互接続コントローラ。
  5. 前記ＰＣＩｅルートコンプレックスは、ＰＣＩｅ構成空間にアクセスすることによって、前記相互接続コントローラの前記改良された速度を決定する、
    請求項３の相互接続コントローラ。
  6. 前記相互接続コントローラは、前記ＰＣＩｅ構成空間内の拡張能力記述子にアクセスすることによって、前記改良された速度を決定する、
    請求項５の相互接続コントローラ。
  7. 前記トランザクションレイヤは、ＰＣＩｅトランザクションレイヤを含む、
    請求項１の相互接続コントローラ。
  8. 前記トランザクションレイヤは、アクセラレータ（ＣＣＩＸ）トランザクションレイヤに対するキャッシュコヒーレント相互接続を含む、
    請求項１の相互接続コントローラ。
  9. 公開された規格に従って通信リンクを動作させる相互接続コントローラを有するデータ処理プラットフォームで使用される方法であって、
    前記データ処理プラットフォームに問い合わせて、改良された速度モードが許可されるかどうかを判別することと、
    少なくとも１つのセットアップ動作を実行して、改良された速度を選択することであって、前記改良された速度は、複数のリンク速度の中から選択されたリンク速度であり、前記公開された規格によって規定されておらず、前記公開された規格によって規定された第１の所定のリンク速度及び第２の所定のリンク速度の間にあり、前記複数のリンク速度のうち連続するリンク速度は、同じ所定量だけ互いに離れていることと、
    前記改良された速度を使用して、前記通信リンクを動作させることと、を含む、
    方法。
  10. 前記公開された規格は、ＰＣＩｅ（Peripheral Component Interconnect Express）基本仕様である、
    請求項９の方法。
  11. 前記相互接続コントローラの前記改良された速度を、前記相互接続コントローラとアップストリームポートとの間で相互にサポートされた最高速度として決定することをさらに含む、
    請求項９の方法。
  12. 前記少なくとも１つのセットアップ動作を実行して、改良された速度を選択することは、
    前記改良された速度を選択するために少なくとも１つのセットアップ動作を実行することであって、前記改良された速度は、前記公開された規格によって規定された最高速度よりも大きい、ことを含む、
    請求項９の方法。
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