KR101894230B1 - 통합된 컴포넌트 인터커넥트 - Google Patents

통합된 컴포넌트 인터커넥트 Download PDF

Info

Publication number
KR101894230B1
KR101894230B1 KR1020167013464A KR20167013464A KR101894230B1 KR 101894230 B1 KR101894230 B1 KR 101894230B1 KR 1020167013464 A KR1020167013464 A KR 1020167013464A KR 20167013464 A KR20167013464 A KR 20167013464A KR 101894230 B1 KR101894230 B1 KR 101894230B1
Authority
KR
South Korea
Prior art keywords
data structure
configuration
configuration parameters
data
integrated
Prior art date
Application number
KR1020167013464A
Other languages
English (en)
Other versions
KR20160074645A (ko
Inventor
데이비드 제이 해리맨
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160074645A publication Critical patent/KR20160074645A/ko
Application granted granted Critical
Publication of KR101894230B1 publication Critical patent/KR101894230B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0038—System on Chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)

Abstract

집적 회로 디바이스 내 하나 이상의 집적 블록의 구성 파라미터를 정의하는 데이터 구조가 액세스된다. 집적 블록 중 하나 이상의 집적 블록은 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 구성된다. 구성 파라미터는 런타임 이전에 설정되고 데이터 구조에 지속적으로 저장된다.

Description

통합된 컴포넌트 인터커넥트{INTEGRATED COMPONENT INTERCONNECT}
본 개시는 컴퓨팅 시스템에 관한 것으로, 특히 (배타적이지 않으나) 포인트-투-포인트 인터커넥트에 관한 것이다.
반도체 처리 및 로직 설계의 발전으로 말미암아 집적 회로 디바이스 상에서 존재할 수 있는 로직의 양적 증가가 가능하게 되었다. 그 결과로서, 컴퓨터 시스템 구성은 한 시스템 내의 단일 또는 복수의 집적 회로에서부터 개개의 집적 회로상에 존재하는 다중 코어, 다중 하드웨어 쓰레드, 및 다중 논리 프로세서뿐만 아니라, 그러한 프로세서 내에서 집적된 다른 인터페이스에 이르기까지 진화하였다. 프로세서 또는 집적 회로는 전형적으로 단일의 물리적인 프로세서 다이를 포함하는데, 이 프로세서 다이는 임의의 개수의 코어, 하드웨어 쓰레드, 논리 프로세서, 인터페이스, 메모리 제어기 허브 등을 포함할 수 있다.
더 작은 패키지 내에 더 많은 처리 능력을 구현하는 역량이 점차 확대되면서, 소형의 컴퓨팅 디바이스의 인기가 증가하고 있다. 스마트폰, 태블릿, 울트라신 노트북, 및 다른 사용자 장비가 기하급수적으로 증가하였다. 그러나 이렇게 소형의 디바이스는 데이터 저장 및 폼 팩터를 초과하는 복잡한 처리를 모두 서버에 의존하고 있다. 그 결과, 고성능 컴퓨팅 마켓(즉, 서버 공간)의 수요가 또한 증가하였다. 예를 들면, 현대의 서버에서는 컴퓨팅 능력을 높이기 위해 일반적으로 다중 코어를 가진 단일 프로세서뿐만 아니라, (다중 소켓이라고도 지칭하는) 다중 물리 프로세서가 존재한다. 그러나 컴퓨팅 시스템에서 장치의 개수와 함께 처리 능력이 증가함에 따라서, 소켓과 다른 장치 간의 통신이 더욱 중요해지고 있다.
실제로, 애초에 전기 통신을 취급하였던 전통적인 멀티-드롭 버스로부터 고속의 통신을 용이하게 해주는 완전히 발달한 인터커넥트 아키텍처에 이르기까지 인터커넥트 기술이 성장하였다. 불행하게도, 더욱 높은 속도로 소모해버리는 미래의 프로세서의 수요로서, 해당하는 수요는 기존의 인터커넥트 아키텍처의 역량에 집중되고 있다.
도 1은 인터커넥트 아키텍처를 포함하는 컴퓨팅 시스템의 실시예를 예시한다.
도 2는 계층화된 스택(layered stack)을 포함하는 인터커넥트 아키텍처의 실시예를 예시한다.
도 3은 인터커넥트 아키텍처 내부에서 생성되거나 수신되는 요청 또는 패킷의 실시예를 예시한다.
도 4는 인터커넥트 아키텍처의 송신기와 수신기 쌍의 실시예를 예시한다.
도 5는 예시적인 시스템에서 예시적인 구성 속성 데이터 구조의 간략화한 표현을 예시한다.
도 6은 구성 툴을 포함하는 예시적인 시스템의 간략화한 블록도이다.
도 7은 예시적인 구성 데이터의 생성의 예시적인 흐름을 예시하는 블록도이다.
도 8은 시스템의 예시적인 전송 계층을 예시하는 간략화한 블록도이다.
도 9는 디바이스-투-데이터 전송(device-to-device data transport)의 기술을 도시하는 흐름도이다.
도 10은 예시적인 인터커넥트 아키텍처의 간략화한 블록도를 예시한다.
도 11a 내지 도 11d는 시스템 온 칩(system on chip, SoC) 아키텍처 및 다른 시스템에서 채용될 수 있는 예시적인 기술을 예시하는 플로우차트이다.
도 12는 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 13은 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 14는 프로세서의 블록도의 실시예를 예시한다.
도 15는 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 다른 실시예를 예시한다.
도 16은 다중 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예를 예시한다.
도 17은 시스템 온 칩(SoC)으로서 구현된 예시적인 시스템을 예시한다.
하기 설명에서, 특정 형태의 프로세서 및 시스템 구성, 특정 하드웨어 구조, 특정 아키텍처적 및 마이크로 아키텍처적 세부사항, 특정 레지스터 구성, 특정 명령어 타입, 특정 시스템 컴포넌트, 특정 측정치/높이, 특정 프로세서 파이프라인 스테이지, 및 동작 등의 예와 같은 많은 특정한 세부 사항이 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나 본 기술에서 통상의 지식을 가진 자들에게는 이러한 특정 세부사항이 본 발명의 주제를 실시하기 위해 반드시 이용될 필요가 있지 않다는 것이 자명할 것이다. 다른 사례에서, 본 발명을 불필요하게 모호하지 않도록 하기 위해, 특정하고 대안적인 프로세서 아키텍처, 설명된 알고리즘에 대한 특정 로직 회로/코드, 특정 펌웨어 코드, 특정 로직 구성, 특정 제조 기술 및 재료, 특정 컴파일러 구현, 코드 내 알고리즘의 특정 표현, 특정 파워다운 및 게이팅 기술/로직, 및 컴퓨터 시스템의 다른 특정 동작의 세부사항과 같은 널리 공지된 컴포넌트 또는 방법에 관해서는 자세하게 설명하지 않았다.
비록 다음과 같은 실시예가 컴퓨팅 플랫폼이나 마이크로프로세서와 같은 특정 집적 회로에서 에너지 보존 및 에너지 효율에 관하여 설명될 수 있을지라도, 다른 실시예는 다른 형태의 집적 회로 및 로직 디바이스에 적용 가능하다. 본 명세서에서 설명되는 실시예의 유사한 기술 및 가르침은 더 나은 에너지 효율 및 에너지 보전으로부터 또한 효과를 얻을 수 있는 다른 형태의 회로 또는 반도체 디바이스에 적용될 수 있다. 예를 들면, 설명된 실시예는 데스크톱 컴퓨터 시스템 또는 울트라북™으로 한정되지 않는다. 또한, 휴대형 디바이스, 태블릿, 다른 신(thin) 노트북, 시스템 온 칩(systems on a chip, SOC) 디바이스, 및 임베디드 애플리케이션과 같은 다른 디바이스에서도 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대정보 단말기(personal digital assistant, PDA), 및 휴대 PC를 포함한다. 임베디드 애플리케이션은 통상적으로 아래에서 교시된 기능 및 동작을 수행할 수 있는 마이크로컨트롤러, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(network computer, NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함한다. 더욱이, 본 명세서에서 설명된 장치, 방법 및 시스템은 물리적인 컴퓨팅 디바이스로 한정되지 않고, 에너지 보존 및 효율을 위해 소프트웨어를 최적화하는 것에도 관련될 수 있다. 아래의 설명에서 즉시 명백해지는 바와 같이, 본 명세서에서 설명된 방법, 장치 및 시스템의 실시예는 (하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합과 관련한 것이든 아니든) 성능 고려 사항과 장차 균형을 이루는 '녹색 기술'에 중요하게 고려될 수 있다.
컴퓨팅 시스템이 발달하면서, 컴퓨팅 시스템 내 컴포넌트들은 더욱 복잡해지고 있다. 그 결과 컴포넌트들 사이를 연결하고 통신하게 하는 인터커넥트 아키텍처 또한 최적한 컴포넌트 동작에 필요한 대역폭 요구가 충족되는 것을 보장하기 위해 복잡도가 증가되고 있다. 그뿐만 아니라, 다양한 세분된 시장은 시장의 요구에 맞는 인터커넥트 아키텍처의 다양한 양상을 요구하고 있다. 예를 들면, 서버는 고성능을 요구하는데 반해, 모바일 에코시스템은 때로는 절전을 위해 전체 성능을 희생할 수 있다. 그렇지만, 이것은 절전을 극대화하면서 최고로 가능한 성능을 제공하려는 대부분의 패브릭의 한 가지 목적이다. 아래에서, 본 명세서에서 설명된 본 발명의 양태로부터 잠재적으로 이득을 받게 될 복수의 인터커넥트가 논의된다.
하나의 인터커넥트 패브릭 아키텍처는 PCIe 아키텍처를 포함한다. PCIe의 기본적인 목표는 여러 세분 시장, 즉 클라이언트(데스크톱 및 모바일), 서버(표준 및 기업), 및 임베디드 및 통신 디바이스를 연결해주는 개방형 아키텍처에서 여러 벤더들의 컴포넌트 및 디바이스를 상호 동작할 수 있게 하는 것이다. PCI 익스프레스는 다양한 미래의 컴퓨팅 및 통신 플랫폼을 목적으로 정의된 고성능의 범용 I/O 인터커넥트이다. 그의 사용 모델, 적재-저장(load-store) 아키텍처, 및 소프트웨어 인터페이스와 같은 일부 PCI 속성은 개정을 통해 유지되어 온 반면, 이전의 병렬 버스 구현은 뛰어난 확장성의 완전 직렬 인터페이스로 대체되었다. PCI 익스프레스의 최신 버전은 새로운 레벨의 성능 및 특징을 넘겨주기 위해 최신의 포인트-투-포인트 인터커넥트, 스위치-기반 기술, 및 패킷화된 프로토콜을 활용한다. 전력 관리, 서비스 품질(Quality Of Service, QoS), 핫-플러그/핫-스왑 지원, 데이터 무결성, 및 오류 처리는 PCI 익스프레스에 의해 지원되는 최신의 특징들 중 일부이다.
도 1을 참조하면, 한 세트의 컴포넌트들을 상호접속하는 포인트-투-포인트 링크로 구성된 일 실시예가 도시된다. 시스템(100)은 제어기 허브(115)에 연결된 프로세서(105) 및 시스템 메모리(110)를 포함한다. 프로세서(105)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코-프로세서, 또는 여타 프로세서와 같은 임의의 프로세싱 요소를 포함할 수 있다. 프로세서(105)는 프론트-사이드 버스(front-side bus, FSB)(106)를 통해 제어기 허브(115)에 연결된다. 일 실시예에서, FSB(106)는 아래에서 설명되는 바와 같이 직렬의 포인트-투-포인트 인터커넥트이다. 다른 실시예에서, 링크(106)는 다양한 인터커넥트 표준을 준용하는 직렬의 차동 인터커넥트 아키텍처를 포함한다.
시스템 메모리(110)는 시스템(100) 내 디바이스에 의해 액세스 가능한 랜덤 액세스 메모리(random access memory, RAM), 비-휘발성(non-volatile, NV) 메모리, 또는 여타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(110)는 메모리 인터페이스(116)를 통해 제어기 허브(115)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(double-data rate, DDR) 메모리 인터페이스, 듀얼-채널 DDR 메모리 인터페이스, 및 다이나믹 RAM(dynamic RAM, DRAM) 메모리 인터페이스를 포함한다.
일 실시예에서, 제어기 허브(115)는 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express, PCIe 또는 PCIE) 상호 접속 아키텍처 내 루트 허브, 루트 콤플렉스, 또는 루트 제어기다. 제어기 허브(115)의 예는 칩셋, 메모리 제어기 허브(memory controller hub, MCH), 노스브릿지, 인터커넥트 제어기 허브(interconnect controller hub, ICH), 사우스브릿지, 및 루트 제어기/허브를 포함한다. 종종 칩셋이라는 용어는 물리적으로 별개인 두 개의 제어기 허브, 즉 인터커넥트 제어기 허브(ICH)에 연결된 메모리 제어기 허브(MCH)를 말한다. 본 발명의 시스템은 종종 프로세서(105)와 함께 집적된 MCH를 포함하지만, 제어기(115)는 아래에서 설명되는 바와 유사한 방식으로 I/O 디바이스와 통신한다는 것을 주목하여야 한다. 일부 실시예에서, 옵션으로 피어-투-피어 라우팅이 루트 콤플렉스(115)를 통해 지원된다.
여기서, 제어기 허브(115)는 직렬 링크(119)를 통해 스위치/브릿지(120)에 연결된다. 인터페이스/포트(117 및 121)라고도 지칭될 수 있는 입력/출력 모듈(117 및 121)은 제어기 허브(115)와 스위치(120) 사이의 통신을 제공하는 계층화된 프로토콜 스택을 포함/구현할 수 있다. 일 실시예에서, 복수의 디바이스가 스위치(120)에 연결될 수 있다.
스위치/브릿지(120)는 패킷/메시지를 디바이스(125)로부터 업스트림으로, 즉 루트 콤플렉스를 향한 계층 위쪽의 제어기 허브(115)로 라우팅하며 다운스트림으로, 즉 루트 제어기로부터 계층 아래쪽으로, 프로세서(105) 또는 시스템 메모리(110)로부터 디바이스(125)로 라우팅한다. 일 실시예에서, 스위치(120)는 복수의 가상 PCI 간 브릿지 디바이스(virtual PCI-to-PCI bridge device)의 로직 어셈블리라고 지칭된다. 디바이스(125)는 I/O 디바이스, 네트워크 인터페이스 제어기(Network Interface Controller, NIC), 애드-인(add-in) 카드, 오디오 프로세서, 네트워크 프로세서, 하드-드라이브, 저장 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 이동식 저장 디바이스, 파이어와이어 디바이스, 범용 직렬 버스(Universal Serial Bus, USB) 디바이스, 스캐너, 및 기타 입력/출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 또는 외부 디바이스나 컴포넌트를 포함한다. 종종 PCIe에 대한 방언으로, 이를테면 디바이스는 엔드포인트라고 지칭된다. 비록 구체적으로 도시되지 않을지라도, 디바이스(125)는 레거시 또는 다른 버전의 PCI 디바이스를 지원하는 PCIe 대 PCI/PCI-X 브릿지를 포함할 수 있다. PCIe 내 엔드포인트 디바이스는 종종 레거시, PCIe, 또는 루트 콤플렉스 통합 엔드포인트라고 분류되기도 한다.
그래픽 가속기(130) 또한 직렬 링크(132)를 통해 제어기 허브(115)에 연결될 수 있다. 일 실시예에서, 그래픽 가속기(130)는 ICH에 연결된 MCH에 연결된다. 그러면 스위치(120) 및 이에 따른 I/O 디바이스(125)는 ICH에 연결된다. I/O 모듈(131 및 118) 또한 그래픽 가속기(130)와 제어기 허브(115) 사이에서 통신하는 계층화된 프로토콜 스택을 구현한다. 앞에서 MCH의 설명과 마찬가지로, 그래픽 제어기 또는 그래픽 가속기(130) 자체는 프로세서(105) 내에 통합될 수 있다.
도 2를 참조하면, 계층화된 프로토콜 스택의 실시예가 예시된다. 계층화된 프로토콜 스택(200)은 퀵 패스 인터커넥트(Quick Path Interconnect, QPI) 스택, PCIe 스택, 차세대 고성능 컴퓨팅 인터커넥트(next generation high performance computing interconnect, HPI) 스택, 또는 다른 계층화된 스택과 같은 임의 형태를 포함한다. 도 1 내지 도 4를 참조하여 바로 아래의 설명은 PCIe 스택과 관련될지라도, 다른 인터커넥트 스택에도 똑 같은 개념이 적용될 수 있다. 일 실시예에서, 프로토콜 스택(200)은 트랜잭션 계층(205), 링크 계층(210), 및 물리 계층(220)을 포함하는 PCIe 프로토콜 스택이다. 도 1에서 인터페이스(117, 118, 121, 122, 126, 및 131)와 같은 인터페이스는 통신 프로토콜 스택(200)으로서 대표될 수 있다. 통신 프로토콜 스택이라는 표현은 프로토콜 스택을 구현/포함하는 모듈 또는 인터페이스라고도 지칭될 수 있다.
PCI 익스프레스는 패킷을 사용하여 컴포넌트들 사이에서 정보를 전달한다. 패킷은 트랜잭션 계층(205) 및 데이터 링크 계층(210)에서 형성되어 정보를 송신 컴포넌트로부터 수신 컴포넌트로 전달한다. 송신된 패킷은 다른 계층을 통해 흐르므로, 패킷은 그러한 계층에서 패킷을 처리하는데 필요한 부가적인 정보로 확장된다. 수신 측에서, 역 처리가 수행되며 패킷은 이들의 물리 계층(220) 표현으로부터 데이터 링크 계층(210) 표현으로 변환되고 최종적으로 (트랜잭션 계층 패킷의 경우) 수신 디바이스의 트랜잭션 계층(205)에 의해 처리될 수 있는 형태로 변환된다.
트랜잭션 계층
일 실시예에서, 트랜잭션 계층(205)은 디바이스의 프로세싱 코어와 인터커넥트 아키텍처, 이를테면 데이터 링크 계층(210)과 물리 계층(220) 사이에서 인터페이스를 제공한다. 이와 관련하여, 트랜잭션 계층(205)의 주요 기능은 패킷(즉, 트랜잭션 계층 패킷(transaction layer packet) 또는 TLP)의 조립과 해체이다. 트랜잭션 계층(205)은 전형적으로 TLP에 대하여 신용 기반 흐름 제어(credit-based flow control)를 관리한다. PCIe는 스플릿 트랜잭션(split transaction), 즉 타겟 디바이스가 응답에 필요한 데이터를 수집하는 동안 링크로 하여금 다른 트래픽을 전달하게 해주는, 요청과 응답이 시간적으로 분리되어 있는 트랜잭션을 구현한다.
또한 PCIe는 신용 기반 흐름 제어를 활용한다. 이러한 체계에서, 디바이스는 트랜잭션 계층(205)에서 각각의 수신 버퍼마다 초기의 신용 수량을 광고한다. 도 1의 제어기 허브(115)와 같이, 링크의 반대편에 있는 외부 디바이스는 각각의 TLP에 의해 소비된 신용의 개수를 카운트한다. 트랜잭션은 만일 그 트랜잭션이 신용 한계치를 초과하지 않으면 송신될 수 있다. 응답을 수신하면, 크레딧 수량이 복원된다. 신용 체계의 장점은 신용 제한에 처하지 않으면, 신용 반환의 지연은 성능에 영향을 미치지 않는다는 것이다.
일 실시예에서, 네 개의 트랜잭션 어드레스 공간은 구성 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간, 및 메시지 어드레스 공간을 포함한다. 메모리 공간 트랜잭션은 데이터를 메모리-매핑된 장소로/로부터 전달하는 읽기 요청 및 쓰기 요청 중 하나 이상을 포함한다. 일 실시예에서, 메모리 공간 트랜잭션은 두 가지 상이한 어드레스 포맷, 예를 들면, 32-비트 어드레스와 같이 짧은 어드레스 포맷, 또는 64-비트 어드레스와 같이 긴 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 PCIe 디바이스의 구성 공간에 액세스하는데 사용된다. 구성 공간으로의 트랜잭션은 읽기 요청 및 쓰기 요청을 포함한다. 메시지 공간 트랜잭션(또는 간단히 메시지)는 PCIe 에이전트들 간의 대역-내(in-band) 통신을 지원하기 위해 정의된다.
그러므로 일 실시예에서, 트랜잭션 계층(205)은 패킷 헤더/패이로드(206)를 조립한다. 현재 패킷 헤더/패이로드의 포맷은 PCIe 사양서 웹사이트에서 PCIe 사양서에서 찾아볼 수 있다.
이제 도 3을 참조하면, PCIe 트랜잭션 서술자가 예시된다. 일 실시예에서, 트랜잭션 서술자(300)는 트랜잭션 정보를 운반하기 위한 매커니즘이다. 이러한 점에서, 트랜잭션 서술자(300)는 시스템에서 트랜잭션의 식별을 지원한다. 다른 잠재적인 사용례는 디폴트 트랜잭션 정렬 및 트랜잭션의 채널과의 연계의 추적 수정을 포함한다.
트랜잭션 서술자(300)는 글로벌 식별자 필드(302), 속성 필드(304) 및 채널 식별자 필드(306)를 포함한다. 예시된 예에서, 글로벌 식별자 필드(302)는 로컬 트랜잭션 식별자 필드(308) 및 소스 식별자 필드(310)를 포함하는 것으로 도시된다. 일 실시예에서, 글로벌 트랜잭션 식별자(302)는 모든 미해결 요청(outstanding request)에 고유하다.
일 구현예에 따르면, 로컬 트랜잭션 식별자 필드(308)는 요청 에이전트에 의해 생성되는 필드이며, 그 요청 에이전트에게 완료를 요구하는 모든 미처리 요청에 고유하다. 뿐만 아니라, 이 예에서, 소스 식별자(310)는 PCIe 계층구조 내에서 요청자 에이전트를 고유하게 식별한다. 따라서, 소스 ID(310)와 함께, 로컬 트랜잭션 식별자(308) 필드는 계층 도메인 내에서 트랜잭션의 전역적인 식별을 제공한다.
속성 필드(304)는 트랜잭션의 특성 및 관계를 명시한다. 이와 관련하여, 속성 필드(304)는 트랜잭션의 디폴트 처리의 수정을 허용하는 부가 정보를 제공하기 위해 잠재적으로 사용된다. 일 실시예에서, 속성 필드(304)는 우선순위 필드(312), 예약 필드(314), 순서 필드(316), 및 노-스누프(no-snoop) 필드(318)를 포함한다. 여기서, 우선순위 서브필드(312)는 트랜잭션에 우선순위를 할당하는 개시자(initiator)에 의해 수정될 수 있다. 예약 속성 필드(314)는 미래를 위해 예약으로 남겨 놓거나 또는 벤더-정의(vendor-defined) 용도로 남겨 놓는다. 우선순위 또는 보안 속성을 이용하는 있음직한 사용례 모델은 예약 속성 필드를 이용하여 구현될 수 있다.
이 예에서, 순서 속성 필드(316)는 디폴트 정렬 규칙(default ordering rules)을 수정할 수 있는 정렬의 타입을 전달하는 옵션 정보를 공급하기 위해 사용될 수 있다. 일 예의 구현예에 따르면, "0"라는 정렬 속성은 디폴트 정렬 규칙을 적용한다는 것을 나타내며, "1"이라는 정렬 속성은 완화된 정렬(relaxed ordering)를 나타내는데, 쓰기(write)는 동일한 방향으로 쓰기를 진행할 수 있으며, 읽기 완료(read completion)는 동일한 방향으로 쓰기를 진행할 수 있다. 스누프 속성 필드(318)는 트랜잭션이 스누프되는지를 결정하기 위해 사용된다. 도시된 바와 같이, 채널 ID 필드 필드(306)는 트랜잭션이 연관되어 있는 채널을 식별한다.
링크 계층
데이터 링크 계층(210)이라고도 지칭되는 링크 계층(210)은 트랜잭션 계층(205)과 물리 계층(220) 사이의 중간 단계로서 작용한다. 일 실시예에서, 데이터 링크 계층(210)의 기능은 두 컴포넌트들 사이에서 트랜잭션 계층 패킷(Transaction Layer Packet, TLP)을 교환하기 위한 신뢰할 수 있는 메커니즘을 제공하는 것이다. 데이터 링크 계층(210)의 일 측은 트랜잭션 계층(205)에 의해 조립되는 TLP를 받아들이고, 패킷 시퀀스 식별자(211) 즉, 식별 번호 또는 패킷 번호를 적용하고, 오류 검출 코드, 즉 CRC(212)를 계산하여 적용하고, 수정된 TLP를 물리 계층(820)에 제공하여 물리 계층을 통해 외부 디바이스로 전송한다.
물리 계층
일 실시예에서, 물리 계층(220)은 패킷을 외부 디바이스에 물리적으로 송신하는 논리 서브블록(221) 및 전기 서브블록(222)을 포함한다. 여기서 논리 서브블록(221)은 물리 계층(221)의 "디지털" 기능에 필요한 역할을 수행한다. 이와 관련하여, 논리 서브블록은 물리 서브블록(222)에 의해 전송하기 위한 발송 정보를 준비하는 송신 섹션과, 수신된 정보를 링크 계층(210)에 전달하기 전에 수신된 정보를 식별하고 준비하는 수신 섹션을 포함한다.
물리 블록(222)은 송신기와 수신기를 포함한다. 송신기는 논리 서브블록(2821)에 의해, 송신기가 직렬화하여 외부 디바이스에 송신하는 심볼을 공급받는다. 수신기는 외부 디바이스로부터 직렬화된 심볼을 공급받고 수신된 신호를 비트스트림으로 변환한다. 비트스트림은 역직렬화되어 논리 서브블록(221)에 공급된다. 일 실시예에서, 8b/10b 송신 코드가 채용되고, 10-비트 심볼이 송신되고/수신된다. 여기서, 패킷을 프레임(223)으로 구성하기 위해 특수한 심볼이 사용된다. 또한 일 예에서, 수신기는 또한 입력되는 직렬 스트림으로부터 복구된 심볼 클록을 제공한다.
앞에서 설명된 바와 같이, 비록 트랜잭션 계층(205), 링크 계층(210) 및 물리 계층(2820)이 PCIe 프로토콜 스택의 특정 실시예에 관하여 설명되었지만, 계층화된 프로토콜 스택은 그렇게 제한되지 않는다. 실제로, 임의의 계층화된 프로토콜이 포함되고/구현될 수 있다. 일 예로서, 계층화된 프로토콜로서 표현되는 포트/인터페이스는, (1) 패킷을 조립하는 제 1 계층 즉, 트랜잭션 계층과, 패킷을 순차적으로 배열하는 제 2 계층 즉, 링크 계층과, 패킷을 송신하는 제 3 계층 즉, 물리 계층을 포함할 수 있다. 특정 예로서, 공통 표준 인터페이스(common standard interface, CSI) 계층화된 프로토콜이 활용된다.
다음으로 도 4를 참조하면, PCIe 직렬 포인트-투-포인트 패브릭의 실시예가 도시된다. PCIe 직렬 포인트-투-포인트 링크의 실시예가 예시되지만, 직렬 포인트-투-포인트는 직렬 데이터를 송신하기 위한 임의의 송신 경로를 포함하므로, 직렬 포인트-투-포인트 링크는 그렇게 한정되지 않는다. 도시된 실시예에서, 기본 PCIe 링크는 두 개의 저 전압의 차동 구동된 신호 쌍들, 즉 송신 쌍(406/411) 및 수신 쌍(412/407)을 포함할 수 있다. 따라서, 디바이스(405)는 데이터를 디바이스(410)로 송신하는 송신 로직(906) 및 데이터를 디바이스(410)로부터 수신하는 수신 로직(407)을 포함한다. 다시 말해서, 두 개의 송신 경로, 즉 경로(416 및 417), 및 두 개의 수신 경로, 즉 경로(418 및 419)가 PCIe 링크에 포함된다.
송신 경로는 송신 회선, 구리 회선, 광 회선, 무선 통신 채널, 적외선 통신 링크, 또는 다른 통신 경로와 같이 데이터를 송신하기 위한 임의의 경로를 말한다. 두 디바이스, 이를테면 디바이스(405)와 디바이스(410) 사이의 접속은 링크(415)와 같은 링크라고 지칭된다. 링크는 하나의 레인(lane)을 지원할 수 있고, 각각의 레인은 한 세트의 차동 신호 쌍(하나의 쌍은 송신용, 하나의 쌍은 수신용)을 나타낸다. 대역폭을 조정하기 위해, 링크는 xN으로 표기된 복수의 레인을 합친 것일 수 있으며, 여기서 N은 예를 들어 1, 2, 4, 8, 12, 16, 32, 64, 또는 그 보다 넓은 임의의 지원된 링크 폭이다.
차동 쌍은 라인(416 및 417)과 같이 차동 신호를 송신하는 두 개의 송신 경로를 말한다. 일 예로서, 회선(416)이 저전압 레벨에서 고전압 레벨로 토글할 때, 즉 상승 에지일 때, 회선(417)은 하이 로직 레벨에서 로우 로직 레벨로, 즉 하강 에지로 진행한다. 차동 신호는 잠재적으로 더 양호한 신호 무결성(signal integrity), 즉 크로스-커플링, 전압 오버슈트/언더슈트, 링잉 등과 같은 더 양호한 전기적 특성을 보여준다. 이것은 송신 주파수를 더 빠르게 해줄 수 있는 더 나은 타이밍 윈도우를 가능하게 해준다.
PCI 및 PCIe를 비롯한 전통적인 인터커넥트 아키텍처는 퍼스널 컴퓨터(personal computer, PC)와 같은 전통적인 컴퓨팅 디바이스의 패러다임 주변에서 주로 발전했고 표준화되었고, PC에서 칩간 연결, 플러그 앤 플레이, 및 컴포넌트화된 아키텍처는 규범적이었다. 더 새로워진 기술은 시장에서 데스크톱 컴퓨터를 부각시키는 스마트 폰, 넷북, 랩톱, 및 태블릿으로 인해 더 작고, 더 많은 모바일 컴퓨팅을 강조하였다. 모바일 컴퓨팅 디바이스의 크기가 줄고 폼 팩터가 소형화되면, 퍼스널 컴퓨터는 모듈이 더 작아졌다. 과거에는 그래픽 카드, 메모리 및 여타 컴포넌트를 교체하는 것이 비교적 일반적이었지만, 스마트 폰, 태블릿, 또는 그러한 다른 디바이스의 컴포넌트에 액세스하거나 업그레이드하는 일은 드물다. 실제로, 일부 시장에서, 업그레이드가 필요할 때, 소유자가 보상 판매하거나 그렇지 않으면 이전의 디바이스를 전체적으로 새로운 디바이스로 교체하는 것이 예상되는 바이며, 지난 수년 간의 상황에서, 소유자는 개개 컴포넌트를 업그레이드함으로써 디바이스의 수명을 연장하려 시도하였을 수 있다. 현대의 많은 시스템에서, 컴퓨팅 하드웨어는 모듈식 모델에서 통합된 모듈식 모델로 이동하고 있으며, 복수개의 컴포넌트는 단일 보드 또는 시스템 온 칩(SoC) 상에 통합된다.
일부의 사람들은 I/O 기술 발전의 목적이 칩-대-칩 접속을 가능하게 하는 것에서부터 SoC 지적 재산(intellectual property, IP) 블록 통합을 가능하게 하는 방향으로 옮겨가는 것이므로, 통합 추세는 기존의 인터커넥트 아키텍처를 비롯한 전통적인 I/O 기술을 구식으로 만드는 개연성이 있다고 믿고 있다. 본 개시는 더 짧은 제품 사이클, 더 많은 실리콘 애플리케이션 융통성, 줄어든 비용, 줄어든 전력 및 개선된 사용자 경험을 통해 의미 있는 가치를 제공할 수 있는 개선을 통해 신뢰성 있게 수립된 인터커넥트 아키텍처의 원리를 구축한 메커니즘을 설명한다. 이렇게 개선된 I/O 해법은 그 중에서도 태블릿, 전화, 및 기타 저가의 임베디드 플랫폼뿐만 아니라, 현재 및 차세대 PC에도 최적화될 수 있다.
PCI 및 PCIe는 PC들(예를 들면, 새시 내부의 칩-대-칩)의 로컬 I/O 아키텍처로서 도처에 배치되어왔다. 또한, 예를 들어 플랫폼 CPI와 함께 사용되는 플랫폼 제어 허브(platform control hub, PCH), I/O 제어기 허브(I/O controller hub, ICH), 또는 다른 허브 디바이스를 통해 제공되는 대부분의 통합된 기능은 PCI 또는 PCIe 기능처럼 시스템 소프트웨어에 가시적이다. 대안적이고 경쟁력 있는 적재/저장 아키텍처는 PCI/PCIe의 특징 및 개량의 많은 부분에서 부족하고, (예를 들면, 트랜잭션 정렬 규칙에 관한) 여러 기본적인 동작을 추정하게 하고, 다른 컴퓨팅 플랫폼을 목표로 하여 개발되었으며, 그 결과 이와 같은 플랫폼을 위해 개발된 블록을 PC형 플랫폼으로 사용하게 되어 심각한 추가적인 하드웨어 및 소프트웨어 비용을 유발할 수 있다.
적재/저장은 CPU의 "모국어"로서 간주되어 왔고, 그래서 PCI/PCIe와 같은 적재/저장 I/O 아키텍처가 현재의 컴퓨팅에서 근본적인 역할을 수행하는 환경에 이르게 되었다. 예를 들어, 제어기 기반의 I/O 기술(예를 들면, USB, SATA, UniPro)은 적재/저장 I/O를 이용하여 이들의 제어기를 CPU와 인터페이싱할 수 있다. CPU와의 직접적인 저급 인터페이스를 제공함으로써, 적재/저장 I/O는 장점이 되는 융통성 및 성능을 제어기 기반의 I/O에 줄 수 있다. 이러한 융통성은 이를테면 오늘날의 저장소를 이용하여 기술적 전이를 가능하게 하는데 특히 매력적인데, 그 이유는 새로운 특징 및 능력을 발휘할 수 있게 하는 의존도가 적기 때문이다.
아래에서 상세하게 설명되는 본 개시, 특징, 컴포넌트, 및 예는 다른 예 중에서도 이러한 문제 중 적어도 일부를 다룰 수 있다. 구체적으로, PCI 및 PCIe의 사양을 비롯한 기존 인터커넥트 아키텍처의 원리를 구축할 수 있는 많은 개선사항이 자세히 설명된다. 예시적인 일 구현예에서, 잠재적으로 다른 특징 및 기능성 중에서도, 다음과 같은 역량 중 하나 이상을 포함할 수 있는 고 집적 PCI(Highly Integrated PCI, HIPCI) 아키텍처가 제안된다, 즉 (1) 스태틱 디바이스 구성 값을 식별하기 위해 런타임에서 프로그램 레지스터의 사용을 제거할 수 있는 인스턴트 디바이스, (2) 범용 직렬 버스(Universal Serial Bus, USB) 클래스 스택과 같은, 다른 프로토콜 클래스와 함께 사용할 수 있도록 가교하여 주는 소프트웨어를 비롯한, 직접적인 오퍼레이팅 시스템(operating system, OS)의 지원을 통해 지원된 (예를 들면, 설정된 PCI 및/또는 PCIe 기능성 및 프로토콜의 적어도 일부분을 구축하고 서비스와 동일한 서비스를 제공하는) 기본 전송 서비스 계층을 가진 계층화된 드라이버 모델을 가능하게 하는 하드웨어/소프트웨어 아키텍처, (3) 시스템 메모리 버퍼링 없이 직접적인 디바이스-대-디바이스 통신을 위한 프레임워크, (4) SoC 및 멀티칩 패키지(multichip package, MCP) IP 블록 통합을 위해 최적화된 IP 블록 인터페이스. 이러한 것과 다른 특징 및 이와 같은 특징의 원리는 전체적으로 또는 부분적으로 채택될 수 있으며 또한 다른 것과 독립적으로 채택될 수 있다. 또한, 본 명세서에서 많은 예는 이러한 특징을 SoC의 맥락이나 애플리케이션 범위 내에서 논의하지만, 이와 같은 특징의 적용은 다른 예 중에서도, 다른 시스템 및 컴포넌트, 이를테면 PCH, ICH, I/O 허브(I/O hub, IOH), 또는 심지어 단일 기능의 컴포넌트와 관련하여 아주 적절히 채용될 수 있다.
도 5는 다중 IP 블록(시스템 블록, 집적 블록, 또는 간단히 블록이라고도 지칭됨)을 비롯한 SoC와 같은, 다중 통합된 디바이스를 채용하는 컴퓨팅 시스템 중 동작 시스템을 포함하는 시스템의 간략화한 블록도(500)이다. 컴퓨팅 시스템은 시스템상의 디바이스를 구성하도록 적응된 오퍼레이팅 시스템(505)을 포함할 수 있다. 시스템 하드웨어 컴포넌트를 초기화하고 테스트할 수 있는 기본 I/O 시스템(Basic I/O System, BIOS)(510)이 제공될 수 있다. 각종 디바이스의 구성 정보는 디바이스의 레지스터(515)에 저장될 수 있다. BIOS는 런타임 시에(예를 들면, 부팅 업 때) 레지스터를 읽고 정보를 OS로 전달할 수 있다. 일부 구현예에서, 모든 또는 일부의 시스템 디바이스의 구성 정보가 시스템 하드웨어를 구성하는 OS(505)에 의해 직접 읽혀지고 액세스되도록 저장될 수 있는 머신 판독 가능한 인스턴트 구성 데이터 구조(520)가 추가로 제공될 수 있다. 일부 사례에서, 데이터 구조(520)는 레지스터(515)를 전체적으로 또는 부분적으로 대체할 수 있고, 그래서 일부 구성 작동을 소프트웨어에 위임함으로써 레지스터 공간을 줄이거나, 소형화하거나, 그렇지 않으면 최적화할 수 있다.
전화/태블릿 및 기타 임베디드 시스템으로 의도된 많은 IP 블록은 자가 발견/구성(self-discovery/configuration) "플러그 앤 플레이" 메커니즘이 없다. 그러한 메커니즘은 원래 이를테면, 다른 예 중에서도, PCI/PCIe애드-인 카드를 추가/제거하고, USB 디바이스에 플러그 연결함으로써 사용자가 하드웨어 구성을 수정했을 때 시스템 자가 구성이 가능하도록 개발되었다. 자가 구성은 시스템 내에서 통합된 (예를 들면, 제거되거나 교체될 수 없는) 논리 블록에 대해서는 활용도가 제한되는 것처럼 보일 수 있지만, 그러한 특징을 제공하는 아키텍처를 통해 제공된 구조와 같은 "플러그 앤 플레이"의 이득 중 일부가 그럼에도 상실될 수 있다. 예를 들면, 그러한 구조가 없다면, 가능한 시스템/디바이스 구성의 매트릭스는 다루기 힘들게 커지고 벤더마다 달라지기 때문에 개발자 및 오퍼레이팅 시스템 그리고 가상의 벤더에게 부담이 추가될 수 있다. 그러한 사례에서, 심지어 디바이스 구성의 간단한 양상 조차도 블록마다 다를 수 있고, 그래서 그러한 시스템의 디자인, 구조 및 구성을 더 복잡하게 만든다.
개선된 시스템에서, 하드웨어의 발견 및 구성은 적어도 부분적으로 런타임에서 구축 시간으로 옮겨질 수 있다. 예를 들어, SoC 내에 포함된 디바이스들의 정적인 속성은 설계 시점에서 식별될 수 있으며 OS(또는 허브 제어기)에 의해 직접 액세스 가능한 머신 판독 가능한 데이터 구조(예를 들면, 520)에 지속적으로 저장된 데이터에서 서술될 수 있다. 그러한 속성은 효과적으로 OS에 의해 즉시 식별되거나 구성될 수 있다. PCI/PCIe 역량 레지스터와 같은 역량 레지스터 중 모두 또는 일부는 인스턴트 구성 데이터 구조에 저장된 디바이스(예를 들면, IP 블록) 메타데이터로서 재정립될 수 있다. 그러한 메타데이터 구조(예를 들면, 520)는 예를 들면 부팅 이후 수정되지 않는 구성 레지스터에 전통적으로 저장된 정보를 포함할 수 있다. 일부 구현예에서, 데이터 구조는 XML 또는 다른 머신 판독 가능한 데이터 파일일 수 있다.
일부 구현예에서, IP 블록 메타데이터는 시스템의 설계 시간에 활용될 수 있다. 메타데이터는 컴퓨터 이용 설계(computer aided design, CAD) 또는 SoC (또는 다른 시스템의) 설계 시에 활용된 다른 툴에 의해 사용하기 위해 구성될 수 있다. 그러한 툴은 메타데이터를 판독할 수 있고 그 메타데이터에 포함된 IP 블록 정보에 기초하여 인터커넥트 패브릭 및 다른 블록을 자동으로 구성할 수 있다. 툴은 또한 IP 블록 메타데이터 내 정보를 활용하여 SoC, MCP 등에다 한 세트의 희망하는 IP 블록을 통합할 수 있다.
인스턴트 구성 메타데이터를 (예를 들면, 데이터 구조(520)를 통해) 사용하면 런타임 디바이스 구성이 줄어들 수 있다. 그러한 구조(예를 들면, 520)는 메인 시스템 메모리에 저장될 수 있다. 또한, 일부 구현예에서, 런타임 시에 사용된 상태 레지스터 및 구성 레지스터는 예를 들면 필드 패킹 밀도를 개선하기 위해 변동하지 않은 채로 남아 있거나, 아니면 최적화될 수 있다. 대안으로, 이들 레지스터와 함께 동작하는 메커니즘은 예를 들면 구성 레지스터를 통해 동작하기보다는 메인 메모리 내 데이터 구조를 통해 동작하기 위해 수정될 수 있다. 통합된 시스템은 디바이스들(예를 들면, IP 블록들)의 고정된 세트를 갖는 것으로 추정될 수 있다. 통합된 시스템의 설계 중에, 디바이스의 어떤 속성 및 구성은 고정적이라고 여길 수 있다. 통합된 디바이스들의 세트에 대한 고정적인 속성은 IP 블록 메타데이터에서 서술될 수 있고 소프트웨어 레벨에서 액세스 가능한 하나 이상의 데이터 구조에 저장될 수 있다. 또한, 일부 구현예에서, "고정적인" 속성 중 일부 속성은 예를 들면 시스템 펌웨어(예를 들면, 시스템 BIOS나 다른 펌웨어) 또는 오퍼레이팅 시스템에 의해, 고정적인 속성에 대응하는 메타데이터 값을 수정함으로써 소프트웨어 레벨에서 재정립될 수 있다. 예를 들면, 시스템 펌웨어는 대체 값을 메타데이터 구조 내에 기록함으로써 또는 대체의 메타데이터 구조를 교체함으로써, 예를 들면 대체의 메모리 포인터를 오퍼레이팅 시스템에 제공함으로써, 오퍼레이팅 시스템의 제어를 그만두기 전에 시스템 메모리에 저장된 메타데이터 값을 수정할 수도 있다.
일부 사례에서, 특정 IP 블록의 고정적인 속성을 서술하는 메타데이터는 (예를 들면, 메타데이터가 설계 시점에서 사용된 툴 및/또는 통합된 시스템의 오퍼레이팅 시스템 등과 호환 가능하도록) 그러한 메타데이터를 정의된 스키마에 따라서 제공하는 다양한 소스로부터 취득될 수 있다. 일 예에서, 설계 시점에서, SoC에 통합될 복수개의 상이한 IP 블록의 각각의 속성이 식별 또는 구성될 수 있다. 예를 들면, 식별될 수 있는 속성은 PCI 에 의해 정의된 바와 같은 벤더 ID, 디바이스 ID, 및/또는 클래스 코드를 포함한다. 구성될 수도 있는 다른 속성은 메모리 맵핑된 10 공간과 같은 자원 할당, 인터럽트 벡터, 및/또는 각 IP 블록에 의해 지원된 각자의 최대 패이로드 크기(MAX_PAYLOAD_SIZE)와 같은 IP 블록 자체의 속성을 포함한다. 각자의 MAX_PAYLOAD_SIZE는 메타데이터에서 정의될 수 있고 오퍼레이팅 시스템에 의해 그의 시스템 하드웨어를 구성하기 위해 액세스되는 데이터 구조에 저장될 수 있다. 일 예에서, 애플리케이션은 메타데이터에서 정의된 호환 가능하지 않은 MAX_PAYLOAD_SIZE 속성을 가진 두 디바이스들 간의 데이터의 교환이 연루된 서비스를 요청할 수 있다. 오퍼레이팅 시스템은 일부 사례에서 비호환성에 기초하여 그 서비스를 금지된 것으로서 불허할 수 있다. 다른 사례에서, 오퍼레이팅 시스템은 요청된 서비스가 허용되도록 디바이스 중 한 디바이스의 MAX_PAYLOAD_SIZE를 일시 수정할 수 있다. 일부 구현예에서, 데이터 구조는 값을 등록하기 위해 링크를 포함할 수 있다. 일부 사례에서, 인스턴트 구성 데이터 구조에 대해 발생한 값 및 변동은 레지스터 레벨에서 (예를 들면, 링크에 기초하여) 자동적으로 반영되게 할 수 있다. 일부 구현예에서, 정의된 메타데이터 스키마가 정의될 수 있으며 그 정의는 대응하는 레지스터를 스키마(및 그 스키마에서 서술된 값)에 맵핑할 수 있다. 또한, 다른 예 중에서도, 메타데이터의 검증은, 예를 들면 메타데이터가 적절히 포맷되고, 대응하는 프로토콜 사양을 준수하며, 특정한 맥락에서 사용하기에 적합한 구성 또는 블록을 서술하는 것을, 이를테면 MAX_PAYLOAD_SIZE 또는 다른 예시적인 속성이 블록을 시스템 내 하나 이상의 특정한 사용에 적합하게 만드는지를 확인하기 위해 수행될 수 있다.
도 6을 참조하면, 일부 예시적인 실시예에 따라서, 인스턴트 구성 메타데이터를 생성하고 이용하기 위한 예시적인 시스템을 예시하는 간략화한 블록도(600)가 도시된다. 도 6의 특정 예에서, IP 블록 메타데이터(630, 635, 640)를 호스팅하는 메타데이터 서버 또는 소스(예를 들면, 610, 615, 620)와 상호작용할 수 있는 예시적인 구성 툴(605)이 제공된다. 구성 툴(605)은 개인소유 또는 (인터넷을 비롯한) 대중 네트워크(들)과 같은 하나 이상의 네트워크(645)를 통해 메타데이터 소스(예를 들면, 610, 615, 620)와 인터페이싱함으로써 메타데이터(예를 들면, 630, 635, 640)를 취득할 수 있다. 다른 툴은 IP 블록 메타데이터를 활용할 수 있거나 스티처 툴(sticher tool)(650), CAD 툴, 또는 다른 시스템 툴과 같이 (예를 들면, 구성 툴(605)에 의해) 메타데이터로부터 생성된 다른 구성 데이터를 활용할 수 있다. 그러한 툴은 IP 블록 및 이 IP 블록을 상호동작할 수 있도록 하기 위해 복수개의 IP 블록과 온-다이 통신 패브릭을 조합하는 통신 패브릭을 서술하는 메타데이터 또는 여타 데이터를 사용하기 위한 기능성을 포함할 수 있다. 또한 일부 구현예에서, 그러한 툴은 다른 예 중에서도, 시스템 소프트웨어를 툴을 사용하여 설계된 특정 IP 블록 및/또는 통신 패브릭에 맞추어 주기 위해, IP 블록에 특정한 임의의 소프트웨어 로직을 시스템 펌웨어/소프트웨어(예를 들면 오퍼레이팅 시스템)에다 조합 또는 통합하는데 사용될 수 있다.
일 예에서, 구성 툴(605)은 하나 이상의 데이터 프로세서 디바이스(655), 하나 이상의 메모리 요소(660), 및 하나 이상의 다른 소프트웨어 및/또는 하드웨어 기반의 컴포넌트, 이를테면 잠재적으로 다른 예 중에서도, (본 명세서에서 설명된 예시적인 컴포넌트들의 기능성을 조합하는 컴포넌트와 같은) 쿼리 엔진(665), 메타데이터 관리자(670), 구성 엔진(675)을 포함할 수 있다. 쿼리 엔진(665)은 구성 툴(605)에 식별된 복수개의 IP 블록 각각에 대해 각자의 메타데이터 소스(예를 들면, 610, 615, 620)를 식별하는 로직을 포함할 수 있다. 일부 사례에서, (SoC 또는 MCP)에 포함시키기 위해 엔지니어에 의해 선택된 IP 블록들의 특정한 그룹핑과 같이) IP 블록들의 그룹핑이 명시될 수 있다. 일부 예에서, 하나 이상의 소스(예를 들면, 610, 615, 620)에 의해 제공된 메타데이터(630, 635, 640)는 특정 스키마에 따라서 (예를 들면, 유니폼 XML 템플릿에 따라서) 표준화될 수 있다. 각 IP 블록의 메타데이터(630, 635, 640)는 IP 블록의 속성을 서술할 수 있고 정의된 스키마에 따라서 그 서술을 포맷할 수 있다. 일부 사례에서, 메타데이터 소스는 특정 IP 블록과 연관된 제조자, 벤더, 또는 다른 조직에 대응할 수 있다. 소스를 식별하면, 쿼리 엔진(665)은 대응하는 IP 블록의 메타데이터의 소스에 질의할 수 있다. 메타데이터 엔진(670)은 질의하는 것 및 각각의 IP 블록들의 그룹핑마다 IP 블록 메타데이터를 획득하는 것을 관리할 수 있다. IP 블록들의 명시된 그룹핑마다 한 세트의 IP 블록 메타데이터를 획득하면, 메타데이터 엔진은 그 메타데이터 세트를 예를 들어 구성 엔진(675)이 이용할 수 있게 만들 수 있다.
일 예에서, 구성 엔진(675)은 한 세트의 IP 블록을 통합하여 SoC와 같은 시스템 내에 구성하는 방법을 결정하기 위한 로직을 포함할 수 있다. 구성 엔진(675)의 로직은 제안된 시스템에 통합될 IP 블록에 대한 IP 블록 메타데이터 세트를 입력으로서 받아들일 수 있고, 그 IP 블록 세트의 제안된 계층 및 구성을 인간의 지시 없이 자동으로 결정할 수 있다. 이것은 다른 예 중에서도, 다이 상의 IP 블록의 레이아웃 (또는 레이아웃 제약), 타이밍 제약, IP 블록들 간의 호환성, 각종 블록의 역량, 각종 블록에 의해 지원된 전송, IP 블록의 드라이버, 클록 주파수, 시스템에서 제공하는 게이트의 수, 각 IP 블록에 할당하는 시스템 자원의 유형과 양을 포함할 수 있다. 구성 엔진(675)의 서브로직은 다른 예 중에서도, 레이아웃 관리자(680), 호환성 엔진(685), 역량 관리자(690)와 같은 각종 IP 블록의 속성을 서술하는 메타데이터에 대해 다양한 확인 및 분석을 수행할 수 있다. 구성 엔진(675)은 예를 들어 획득한 IP 블록 메타데이터에 의해 서술된 IP 블록의 세트를 포함하는 시스템에 대해 결정된 구성 정보를 서술하는 스키마 생성기(695)를 사용하여 구성 데이터를 생성할 수 있다.
일부 구현예에서, 예를 들어 구성 엔진(675)에 의해 생성된 구성 데이터는 구성 엔진(675)에 의해 결정되고 구성 데이터에서 서술된 시스템 구성을 구현하도록 형성될 수 있는 SoC 및 SoC 패브릭의 모델을 생성하는 스티처 툴(650)에 의해 소비될 수 있다. 일부 사례에서, 시스템 설계자는 시스템을 그 시스템상에서 구동하는 OS에 맞추어 설계할 수 있지만, 일부 구현예에서, 스티처 툴(예를 들면, 650) 또는 다른 툴은 IP 블록들의 특정 그룹핑을 포함하는 시스템의 구성의 윤곽을 생성하는 구성 데이터를 추가로 활용할 수 있다. 따라서 OS 설계자는 다른 예 중에서도, OS를 구성 엔진(675)에 의해 결정되고 구성 엔진에 의해 생성된 구성 데이터에서 서술된 시스템의 설계 시점의 사양에 맞출 수 있다. 실제로, 일부 구현예에서, 다른 예 중에서도, 구성 툴(605) 및 스티처 툴(650)의 기능성은 조합될 수 있다.
일부 예에서, IP 블록 메타데이터 메커니즘의 유용성을 강화하기 위해, 각각의 IP 블록이나 디바이스는 고유의 식별자를 할당받을 수 있으며 대응하는 각 IP 블록이나 디바이스를 서술하는 메타데이터 (및 메타데이터의 소스)는 고유 식별자(실질적으로는 벤더 ID/디바이스 ID 조합)에 맵핑될 수 있다.
일부 구현예에서, 하드웨어 구성 양상 이외에, 필요한 펌웨어/소프트웨어 설정값 및 드라이버를 자동 생성하여 주어진 플랫폼에서 존재하는 하드웨어를 최적하게 동작시키는 유사한 CAD 메커니즘이 생성될 수 있다. 예를 들면, 시스템에 통합된 (그리고 대응하는 메타데이터 세트에 의해 서술된) 바로 그 블록에 필요한 드라이버를 자동적으로 포함시키는 리눅스 커널 구성 파라미터가 생성될 수 있다.
구성 메타데이터는 IP 통합 자동화를 개선하는데 사용될 수 있다. (시스템의 전체 컴포넌트의 메타데이터에 기초한 데이터 레코드를 통해 인에이블되는) 인스턴트 구성의 메커니즘과 조합된 공통 인터페이스 정의는 상이한 소스로부터의 IP 블록의 SoC 통합에 필요한 높은 정도의 자동화를 가능하게 해줄 수 있다. 앞에서 설명한 바와 같이, SoC 통합을 위해 머신 판독 가능한 포맷(예를 들면, XML)으로 사용되는 메타데이터에 대해 균일한 템플릿이 정의될 수 있다. 예를 들면, 공통의 신호 인터페이스를 사용하여, 벤더-중립 준수 및 상호운용 메커니즘이 설정될 수 있고, 그 결과는 평가된 IP 블록과 연관된 메타데이터로서 공개되고 스티칭 툴에 공급되어 통합된 SoC의 전체 신뢰 메트릭을 만들어 낼 수 있다. 툴이 결정할 수 있지 않는 한, 불완전하거나 결함 있는 검사 결과를 가진 블록을 포함시키는 것은, 예를 들면 인스턴트 구성을 통해 수립된 구성 정보를 이용하여, 특정 IP 블록의 특정의 문제 사례 또는 제한 사항이 통합될 때 SoC의 기능성이나 성능에 영향을 미치지 않을 것이라고 플래그 표시될 수 있다. 예로서, 특정 IP 블록의 MAX_PAYLAOD_SIZE의 제한 사항은 (IP 블록을 비롯한) 제안된 SoC의 기능성이나 성능을 전체적으로 제한하지 않을 것이라고 결정될 수 있다. 앞에서 설명된 양상 이외에, 다른 예 중에서도, 지연 관리(예를 들면, LTR) 및 플랫폼 내 활동의 정렬(예를 들면, OBFF)을 위한 일관성 있는 SoC 등가물을 설정할 수 있고, 시뮬레이션 및 검증 툴을 제공할 수 있으며, 일관성 있는 구현을 설정하고 유지하는 스위트(suite)를 검사할 수 있는 툴이 제공될 수 있다.
도 7을 참조하면, 복수개 IP 블록의 통합된 시스템과 같은 시스템의 구성을 서술하는 구성 데이터(710)를 생성하는 스티처(705)(또는 구성 툴)의 예시적인 구현에 관한 간략화한 블록도가 도시된다. 이러한 특정 예에서, 스티처(705)는 IP 블록 구성 정보 및 부차적인 것(예를 들면, 세트 내 IP 블록에 대한 부차적인 구조(build collateral))의 데이터베이스를 포함하는 데이터(710)를 생성한다. 일 예에서, 구성 데이터(710)는 대응하는 IP 블록의 전송 모드, 역량, 메모리 자원 요건, 타이밍 속성, 패이로드 제한사항, 및 기타 고정적이거나, 반고정적이거나, 또는 디폴트적인 속성과 같은 구성 속성을 명시하는 IP 블록 메타데이터(715)로부터 생성될 수 있다. 부차적 구조 데이터(720)는 또한 스티처에서 각 IP 블록마다 평가될 수 있다. 예를 들면, 부차적 구조 데이터는 설계 단계에서 "소프트 IP 블록" 또는 IP 블록을 서술하는 데이터를 포함할 수 있다. 부차적 구조 데이터는 레지스터 전송 언어(register transfer language, RTL) 또는 다른 프리-실리콘 설계 언어(pre-silicon design language)를 이용하여 구현될 수 있다. 일부 구현예에서, 부차적 구조 데이터(720)는 IP 블록 메타데이터에 포함될 수 있다. IP 블록 준수 검사 결과 데이터(725)는 스티처(705)에 의해 소모될 수 있고 SoC 또는 MCP에 포함시키기 위해 지정된 각종 IP 블록들 간의 상호동작 및 호환성의 레벨을 비롯한, IP 블록의 호환성 및 준수 분석의 결과를 서술할 수 있다. (예를 들면, 검사 엔진(730)의) 검사 또는 검증 로직은 검사 결과 데이터(725)를 생성하기 위해 IP 블록 메타데이터(715) 및/또는 부차적 구조 데이터(720)의 머신 판독 가능한 부분에 대해 이와 같은 검증, 호환성 및 준수 검사를 수행할 수 있다. 데이터(715, 720, 725)로부터 취득한 역량, 구성 파라미터, 및 블록간 호환성 및 기능성에 관련한 정보에 따라서, 스티처 로직(705)은 (통합된 시스템과 같은) 시스템의 구성 속성(예를 들면, 레이아웃 구성, 클록킹 구성, 지원된 전송, IP 블록들 간의 상호동작 구성 등)을 결정하고 그 결과를 머신 판독 가능한 구성 데이터(710)에 서술할 수 있다. 구성 데이터(710)는 잠재적으로 다른 정보 중에서도, SoC를 구축하기 위해 합성하는 RTL 코드, 합성 지시, 제약사항, 및 여타 정보, SoC에 특정/적절한 OS 소스 파일, 검사 결과, 사용자 문서를 비롯한 해당 SoC 및 그의 컴포넌트의 실질적으로 완전한 서술을 포함할 수 있다. 앞의 다른 예에서 설명한 바와 같이, 예를 들면, 다른 잠재적인 용도 중에서, 구성 데이터(710)는 예를 들면 시스템 및 시스템 OS의 설계자를 안내하기 위해서는 물론이고, 인스턴트 구성 데이터 구조(예를 들면, 520)의 기준을 형성하기 위해 사용될 수 있다.
앞에서 설명한 바와 같이, 프리-실리콘 "소프트" IP 블록은 해당 소프트 IP 블록에 기초하여 실리콘에서 구현될 수 있는 하드웨어 기반의 "하드" IP의 구성 및 속성을 서술하는 데이터로 구현될 수 있다. 소프트 IP 블록은 이러한 맥락에서 하드 IP 블록과 구별될 것이지만, (예를 들면, "하드" 또는 "소프트" IP 블록이라고 분명하게 지칭되지 않을 때는) 일부 맥락에서 "IP 블록"의 특징 및 사용례에 관한 설명은 하드 및/또는 소프트 IP 블록에 적용할 수 있다는 것을 인식하여야 한다.
시스템은 시스템에 통합을 위한 잠재적으로 임의적인 IP 블록의 드라이버 또는 다른 상위 계층의 로직에 의해 활용될 수 있는 전송 계층을 통한 서비스로서, PCI 및 PCIe와 같이 정의되고 신뢰성 있는 고성능 인터커넥트 전송 프로토콜 및 아키텍처를 제공하는 시스템이 구현될 수 있다. 전통적인 PCI는 사양 정의된 클래스의 드라이버 소프트웨어 스택을 지원할 수 있는데, 이러한 스택에서 특정의 PCI/PCIe 클래스/서브클래스/프로그래밍 인터페이스(Programming Interface, PI)가 각 특정 디바이스 유형별로 레지스터 인터페이스 레벨에서 정의된다. 개선된 아키텍처에서, 명시적으로 정의된 계층화된 모델이 개선된 PCI 또는 PCIe 플랫폼에서 제공되고 지원될 수 있는데, 이 플랫폼에서 PCI 또는 PCIe 아키텍처의 사양 정의된 원리 및 특징의 적어도 일부분을 적용하는 서비스, 예를 들면, 데이터 전송, 시그널링 및 디바이스 관리가 일반적으로 정의된다. 도 8에서 도시된 바와 같이, 통합된 시스템 내 IP 블록들과 같은 여러 개의 디바이스(예를 들면, 805, 810, 815)는 시스템 내 모든 디바이스(예를 들면, 805, 810, 815)에게 이용 가능해진 정의된 PCI 전송 계층(835)을 통해 제공되는 PCI/PCIe 기반의 전송 서비스와 인터페이싱할 수 있고 이 서비스를 소모할 수 있는 IP 블록 특정 드라이버 또는 여타 상위 레벨 프로토콜 및 로직(예를 들면, 820, 825, 830)을 가질 수 있다. 예를 들면, 각각의 디바이스(예를 들면, 805, 810, 815)에 대해 이와 같은 기본적인 PCI 전송 계층(835) 이외에 디바이스 특정의 드라이버가 구축할 수 있다.
일부 구현예에서, 시스템(예를 들면, SoC) 내 각종 디바이스를 위해 개발된 드라이버는 정의된 획일적인 PCI 기반의 전송 계층(835)을 포함하는 계층화된 아키텍처를 기초로 할 수 있다. 개발자가 서전 준비 없이 특정 디바이스에 맞는 새로운 전송 메커니즘을 구축하는 대신, 이렇게 정의된 전송 계층을 이용하면 오랜 사용으로 검증된 전송 아키텍처를 구축할 수 있으므로 시스템 개발 비용을 줄일 수 있다. 출시 시기 및 플랫폼 강인성은 다른 예 중에서도, I/O 가상화 강화 및 데이터 이동 엔진과 같은 하드웨어 부가가치 특징의 제품화를 간략히 하기 위해 수립되는 일정 세트의 하드웨어 메커니즘을 이용하여 개선될 수 있다.
일부 예에서, 도 8에서 예시된 바와 같은, PCI 전송 계층은 한 세트의 정의된 모드(840)를 포함할 수 있다. 각각의 모드는 한 세트의 정의된 PCI/PCIe 전송 특징을 제공하는 각자의 서비스 레벨을 제공할 수 있다. 일부 컴포넌트 애플리케이션은 PCI/PCIe 성능 강화, 효율 강화 또는 에너지 절감 기능 및 프로토콜을 양호하게 활용할 수 있는데 반해, 다른 애플리케이션은 PCI/PCIe의 더 요약된 버전으로 만족될 수 있다. 따라서, PCI/PCIe 전송의 다양한 레벨 및 대응하는 특징을 제공하는 여러 상이한 모드가 일괄 포함될 수 있다. 예를 들면, (도 8에서 예시된 사례와 같은) 일 사례에서, 최고의 모드("Mode 5")는 하드웨어 분산/수집 기능성에 대한 지원을 포함하는 다중 큐잉 모델과 같은 강력한 PCI/PCIe 전송 모델을 기초로 한다. 다른 모드, 즉 "Mode 4"는 Mode 4와 유사하되 하드웨어 분산/수집 없는 모델과 같이 약간 더 간략화한 PCI/PCIe 전송 모델을 제공한다. "Mode 3"은 시스템 메모리 및 버스 마스터링 시 고정된 버퍼를 지원하고 사용하는 간략화한 모델에 따른 PCI/PCIe 기반의 전송 서비스를 제공한다. "Mode 2"는 더 간략화한 (예를 들어, 메모리 맵핑된 I/O(memory-mapped I/O, MMIO) 기준 어드레스 레지스터(base address register, BAR) 메모리 내) 고정 버퍼를 갖되, 버스 마스터링 하지 않는 간략화한 모드를 제공한다(예를 들면, 컴포넌트는 타겟이지 발신자가 아니다). 도 8의 예에서, 예시적인 PCI 전송 계층 모드를 통해 제공된 가장 간단한 모드는 버스 마스터링 없이 (예를 들면 CPU 지향 데이터 이동에 필요한 x86 MOVS 명령어를 이용하는) 단지 데이터 이동을 위한 바이트 스트림을 지원할 뿐인 "Mode 1"이다.
PCI 전송 계층을 제공하는 시스템 내 각각의 개개 컴포넌트는 PCI 전송 계층의 모드(예를 들면, 840) 중 하나 또는 여러 모드를 지원할 수 있다. 또한, 일부 컴포넌트는 PCI 전송 계층을 통해 제공되는 모드에 의해 증강될 수 있는 핵심 또는 본래의 전송(예를 들면, 논-PCI/PCIe)을 가질 수 있다. 예를 들어, 몇몇 선택된 사례에서, USB 디바이스는 PCI 전송 계층을 통해 제공되는 모드 중 하나의 특정 모드를 이용하여 데이터를 전송할 수 있다. 실제로, PCI 전송 계층의 각종 모드는 예를 들면, 트랜잭션의 일부 카테고리에 속한 모드 중 하나의 모드 및 다른 트랜잭션에 속한 모드 중 다른 모드를 이용하는 특정 디바이스(예를 들면, IP 블록)에 의해 선택적으로 사용될 수 있다.
일부 구현예에서, "PCI 전송"은 시스템 소프트웨어에 의해 디바이스의 식별된 특정의 PCI 클래스 코드(PCI Class Code)(또는 서브 클래스 또는 프로그래밍 인터페이스)를 통해 발견된다. 예를 들어, 하나 이상의 PCI 클래스는 클래스가 정의된 PCI 전송 서비스를 지원하는 하드웨어를 포함한다는 것을 표시하는 "PCI 전송"에 할당될 수 있다. 그러한 각 클래스는 PCI 전송을 잠재적으로 사용할 때마다 서브클래스를 가질 수 있다. 예를 들어, 하나의 서브클래스는 저장하는 것에 대응할 수 있고, 다른 것은 네트워킹에, 다른 것은 USB 오버 PCI 전송(USB over PCI Transport)에, 다른 것은 HID 오버 PHY 전송(HID over PCI Transport) 등등에 대응할 수 있다. 일부 구현예에서, PCI에서 클래스/서브클래스/PI는 특정 기능에 적용할 수 - 지금껏 둘 중 하나의 기능은 PCI 전송을 사용하든가 사용하지 않음 - 있지만, 단일의 하드웨어 컴포넌트는 여러 기능 인터페이스를 구현할 수 있고, 그래서 단일의 하드웨어 컴포넌트는 PCI 전송을 사용하는 하나의 기능을 가질 수도 있고, 다른 것은 그러하지 않는다(예를 들면, 두 번째 기능은 기존의 디바이스 드라이버, 말하자면 WiFi에 소속할 수 있다). 또한, 디바이스의 PCI 서브클래스는 어느 상위 레벨 프로토콜이 디바이스의 PCI 전송 계층 위에서 소속될 것인지를 식별하는데 사용될 수 있다. 예를 들어, 일 예에서, 프로세스간 통신 로직, 휴먼 인터페이스 디바이스(Human Interface Device, HID)의 기존 스택에 소속, 또는 다른 상위 레벨 프로토콜은 특정 디바이스에 대해 PCI 전송 계층 위쪽에서 소속될 수 있다. 또한, 일부 예에서, 디바이스의 각각의 PCI 프로그래밍 인터페이스(Programming Interface, PI)를 식별하는 것은 다른 예 중에서도, 이를테면 PCI 전송 계층 모드의 특정 PCI PI에의 엄격하거나 아니면 비공식적인 맵핑을 통해, 어느 PCI 전송 계층 메커니즘이 디바이스에 의해 사용되는지를 정의하는데 사용될 수 있다. 일부 예에서, 다른 예 중에서도, 맵핑은 예를 들어 특정 작업을 위해 런타임 시 PCI 전송 서비스를 요청하는 디바이스 드라이버에게 API를 제공함으로써 덜 고정적인 방식으로 수행될 수 있다.
PCI 전송 계층의 구현은 복수개의 동작 모드를 정의할 수 있다. 일부 구현예에서, 어느 PCI 전송 계층 모드가 시스템의 어느 컴포넌트에 의해 채택되었으며 지원되는지를 정의하는 하나 이상의 레지스터 또는 다른 데이터 구조가 제공될 수 있다. 실제로, 컴포넌트에 의해 채택된 모드의 세트는 고정적인 구성 속성일 수 있고 시스템 OS, 소프트웨어 애플리케이션, 또는 다른 시스템 요소에게 직접적이고 순간적인 액세스를 위해 시스템 메모리 내에 지속적으로 유지되는 데이터 구조(예를 들면, 520)에서 정의될 수 있다. 실제로, 일부 구현예에서, 디바이스에 의해 지원된 PCI 전송 계층은 그 디바이스에 대응하는 IP 블록 메타데이터에서 정의될 수 있다. 레지스터 및/또는 메타데이터는 또한 각종 PCI 전송 계층 모드가 특정 디바이스(예를 들면, SoC의 IP 블록)에 의해 사용될 예정인 애플리케이션 또는 다른 조건을 정의할 수 있다. 설명하자면, 일 예에서, PCI 전송 계층을 구현하면서 여러 상이한 프로그래밍 인터페이스를 지원하고 상이한 스택으로 이동시키는 시스템은 제한 없는 잠재적으로 다양한 다른 예 중에서도, 예를 들면 (오늘날의 규범인 것으로서) 전용 드라이버를 사용하는 WiFi PCIe 기능, 예시적인 PCI 전송 계층의 특정 모드를 시용하여 (예를 들면, 도 8의 예의 예시적인 Mode 4의 프로그래밍 인터페이스를 사용하여) MBIM 스택에 소속시키는 WWAN 기능, 및 상이한 프로그래밍 인터페이스를 사용하여 오디오 스택을 PCI 전송 계층 모드 중 다른 모드(예를 들면, 이전 예의 모드 2 또는 3)에 소속시키는 블루투스 기능을 가질 수도 있는 다기능 무선 모듈을 지원할 수 있다.
다른 예에서, 센서 부착 사용 모델은 PCI 전송 계층을 예를 들어, USB 및 HID의 기존 소프트웨어 스택에다 소속시키는 것을 가능하게 하는 시스템을 추가로 활용할 수 있다. 기존의 HID 소프트웨어 스택과 상호동작하는 기능은 사용자 상호작용을 위한 플랫폼 센서를 이용하는 특징 구조를 단순화할 수 있는데, 예를 들면 각종 터치 및/또는 이미징 센서는 애플리케이션에게 마우스 또는 트랙 패드와 같은 공지된 포인팅 디바이스처럼 보이게 만들어질 수도 있다. 이전의 해법은 디바이스가 상이한 최적화 점을 가진 상이한 전송 메커니즘을 사용하는 경향이 있기 때문에 PCI/PCIe의 호스트(예를 들면, 루트 콤플렉스) 최적화를 정당화시키는 것이 어려웠지만, PCI 전송 계층 및 서비스를 설정하는 부가적인 이득은, 다른 예시적인 이득 및 사용례 중에서도, 공통적인 일련의 기본적인 전송 메커니즘의 광범위한 사용에 기초하여, 정의된 계층이 적재/저장 레벨에서 한 세트의 마이크로벤치마크의 정의를 가능하게 해줄 수 있다는 것이다.
PCI 전송 계층의 사용례 중에서, 강화되고 표준화된 피어-투-피어 (또는 디바이스-대-디바이스) 전송이 일부 구현예에서 가능해질 수 있다. 예를 들면, 전통적인 해법은 디바이스-대-디바이스 전송을 가능하게 해주는 측파대 데이터경로에 많이 의존하였지만, 이것은 제한된 실리콘 및 보드 융통성 및 초과 비용을 초래할 수 있다. 일부 시스템에서, 직접적인 피어-투-피어 연결을 검출하고 구성하기 위한 (일부 사례에서 적어도 부분적으로 PCI 전송 계층에서 구축된) 아키텍처가 제공될 수 있다. 그러한 연결은 오디오 스트림을 디지털 신호 프로세서(digital signal processor, DSP) 보크(bock)로부터 출력 디바이스까지 전달하는 것과 같은 간단한 접속에서부터 PCI 전송 계층이 지원되는 (이것으로 한정되지 않지만 스위치, 투명하지 않은 브릿지 등을 이용하여 형성된 PCIe 패브릭을 비롯한) 패브릭에 이르기 까지를 범위로 할 수 있다. 일부 구현예에서, 다른 잠재적인 장점 중에서도, 비용을 줄이고 디바이스/플랫폼 융통성을 높이면서, 특수 목적의 직접 피어-투-피어 데이터경로를 통해 달성될 수 있는 전력 레벨과 양립 가능하며, 일부 사례에서는 그보다 나은 전력 레벨이 실현될 수 있다.
일 예에서, 직접 피어-투-피어 전송(또는 간략히 "피어 전송" 또는 "직접 전송") 기능성은 예를 들어 하나 이상의 고유 서브클래스에 맵핑되는 것처럼 PCI 전송 계층의 다른 사용례와 구별되는 PCI 전송 계층을 통해 제공될 수 있다. 각종의 상이한 피어 전송 경로는 시스템 내 여러 디바이스들 사이에서 설정될 수 있다. 이와 같이 피어 전송의 다양한 카테고리는 추가적으로 세부 계층화될 수 있다. 예를 들어, 일 예에서, 오디오/비디오(audio/video, AV) 전송을 지원하는 일반적인 형태의 접속은 피어 전송에 참여하는 디바이스 중 하나 또는 두 디바이스에 대해 식별된 PCI 서브클래스에 기초하여 발견될 수 있다. 예를 들어, 전송에 참여하는 소스 디바이스는 전송될 데이터의 조금도 틀림없는 형태와 같은 전송의 추가적인 속성을 결정하도록 질의 받을 수 있다. 일부 구현예에서, 피어 전송이 적용될 트랜잭션 또는 애플리케이션의 속성이 식별될 수 있으며 피어 전송의 대응하는 구성은 연루된 디바이스의 구성 속성에 기초하여 (예를 들면, OS에 의해 액세스되는 데이터 구조(예를 들면, 520)에 포함된 IP 블록 메타데이터로부터 확인되는 것처럼) 소프트웨어(예를 들면, OS)에 의해 설정될 수 있다. 피어 전송은 연루된 소스 및 싱크 디바이스에 대해 결정된 호환성뿐만 아니라 전송 형태(예를 들면, 데이터의 유형, 피어 전송이 수행되는 애플리케이션의 유형 등)에 따라서 구성될 수 있다.
도 9는 제 1 소스 디바이스와 제 2 싱크 디바이스(즉 소스 디바이스로부터 전송된 데이터를 수신하는 디바이스) 사이에서 피어 전송을 구성하기 위한 예시적인 흐름을 보여주는 예시적인 플로우차트(900)를 예시한다. 일 예에서, 소프트웨어 애플리케이션 또는 다른 프로그램은 하나의 소스 디바이스에서 다른 싱크 디바이스로 데이터 전송이 연루되는 특정 서비스를 요청(905)할 수 있다. 소스 및 싱크 디바이스는 요청에 기초하여 식별될 수 있다. 예를 들어, 각각의 디바이스의 식별된 역량에 기초하여, 한 세트의 하나 이상의 후보 소스 요소가 (예를 들면, OS 또는 허브에 의해 구성 메타데이터의 데이터 구조로부터) 식별될 수 있다. 다른 사례에서, 소스 및 싱크 디바이스는 명시적으로 식별될 수 있다. 또한, 일부 사례에서, 전송될 데이터 유형에 적절한 (PCI 전송 계층을 통해 제공되는 특정 모드와 같은) 전송 형태가 또한 식별될 수 있다. (예를 들면, PCI 전송 계층의 서비스를 통해 제공된) 피어 전송의 형태 내에서 소스 및 싱크 디바이스의 호환성이 결정될 수 있다. 예를 들어, 호환성은 다른 예시적인 분류 중에서도, 소스 디바이스의 클래스/서브클래스/IP의 식별(910)에 기초하여 결정될 수 있다. 만일 식별된 소스 디바이스의 클래스/서브클래스/IP가 요청과 호환 가능하지 않으면, 그 요청은 실패일 수 있다. 싱크 디바이스의 클래스/서브클래스/IP가 요청과 호환 가능한지가 또한 결정(915)될 수 있다. 만일 소스 디바이스와 싱크 디바이스가 호환 가능하면, 소스 디바이스는 (예를 들면, PCI 전송 계층의) 선택된 프로그래밍 인터페이스를 사용하여 싱크 디바이스를 타겟으로 하도록 구성될 수 있다. (예를 들어, (925)에서) 피어 전송이 수신되는 것을 끝내는 요청이 있을 때까지 전송이 계속 진행될 수 있다. 싱크 디바이스는 계속하여 데이터를 받아들이지만, 예를 들어 전송을 끝내면 싱크와 소스 사이에서 일어날 수 있는 경쟁 조건을 지원하기 위해 데이터를 처리하는 것을 멈추도록 구성(930)될 수 있다. 피어 전송을 마무리하기 위해, (935)에서, 소스 디바이스는 디스에이블되고 (예를 들면, 잠재적인 향후 트랜잭션을 위한 준비를 위한) 시작 상태로 되돌아갈 수 있다. 마찬가지로, (940)에서, 싱크 디바이스 또한 디스에이블되고 시작 상태로 되돌아갈 수 있다.
이전의 예에서 암시한 바와 같이, 디바이스의 구성 속성(예를 들면, 지원된 전송 모드, 역량 등)은 싱크 디바이스의 PCI/PCIe 클래스/서브클래스/IP의 연속으로 정의된 분류기로부터 식별될 수 있다. 각각의 클래스/서브클래스/IP는 해당 서비스 유형을 제공할 수 있거나 해당 서비스 유형에 참여할 수 있는 디바이스의 카테고리와 연관될 수 있고 또한 디바이스들 간의 호환성을 식별하기 위해서도 사용될 수 있다. (예를 들면, 클래스/서브클래스/IP에 기초하는) 디바이스의 구성 속성은 시스템상에서 구동하는 특정 애플리케이션을 포함하는 소프트웨어에 노출될 수 있다. 일부 사례에서, 만일 애플리케이션이 시스템이 피어 전송과 같은 특정 트랜잭션을 수행하기 위한 디바이스가 부족하다고 식별하면, 애플리케이션은 다른 예 중에서도, 소프트웨어에서 추가적인 단계를 수행함으로써, 식별된 하드웨어의 결점을 프로그램적으로 보상하도록 도움을 빌릴 수 있다.
일부 구현예에서, 일부 데이터경로는 피어 전송에 대응하는 특정의 작동에 필요한 시스템 자원을 결정함으로써 피어 통신을 가능하게 하기 위해, 런타임 시 동적으로 프로비저닝될 수 있다. 특정 피어의 전송 트랜잭션에서 사용되지 않을 것으로 결정된 다른 자원은 다른 예 중에서도, 전력 공급 중단일 수 있다. 이와 같이 직접 전송을 동적으로 사용하게 되면 SoC 작동이 특정의 작업부하에 대해 활성화되는 블록에게만 제한되게 할 수 있고, 그래서 SoC 패브릭 요소, 버퍼 등을 비롯한 다른 자원이 직접 전송 작동 동안 전력 공급이 확실하게 차단된다. 일부 구현예에서, (SoC와 같은) 시스템 내 IP 블록은, 부가적인 효율성을 도입하기 위해, 대형 코어 및 시스템 메모리와 같은 중앙의 자원으로부터 I/O에 집중된 작업부하를 덜어줄 수 있는 전용의 데이터 무버(data mover) 및 이기종 I/O에 최적화된 코어를 포함할 수 있다.
일부 구현예에서, 애플리케이션 또는 플랫폼 동작 모드가 바뀔 때 예를 들면 혼란(예를 들면, 뒤틀림, 왜곡 등) 없이 여러 자원으로부터 데이터 흐름의 전이를 지원하는 스위치오버 메커니즘이 이를테면 AV 전송과 관련하여, 피어 전송의 사용에 대비될 수 있다. 예를 들면, 스위치오버 메커니즘은 호스트 CPU가 오디오 처리를 수행하고 있으나 이 작업을 전문화된 엔진에 전가하여 절전을 위해 정지하는, 모드로부터 스위칭하는데 사용될 수 있다. 또한, 일부 사례에서, (PCI/PCIe에서 정의된 바와 같은) 트래픽 클래스(traffic class, TC)/가상 채널(virtual channel, VC) 차별화가 또한 TC0/VC0와 같은 피어 전송 트래픽을 멈춤 상태로부터 격리하기 위해 제공될 수 있다. 대안으로, 다른 예 중에서도, 기회를 보아 피어 전송 트래픽의 언블록킹을 허용하기 위해, 다른 PCI/PCIe 특징 중에서도, 완화된 정렬(Relaxed Ordering, RO) 및 ID 정렬(ID Ordering, IDO)과 같은 정렬 속성이 피어 전송 트래픽에 적용될 수 있다.
종종 전통적인 PCIe는 단일 PC 보드 상에서 와이어 커넥터, 케이블 등을 통해 접속될 수 있는 두 컴포넌트를 인터페이싱하기 위해 정의된 고속 직렬의 물리 인터페이스의 맥락에 드는 것으로 간주된다. PCI/PCIe 아키텍처는 또한 온-다이 통합 용도로 구현되었으나, PCI/PCIe 온-다이를 통합하는 전통적인 해법은 인텔의 온-칩 시스템 패브릭(Intel On-chip System Fabric, IOSF)과 같은 전용의 인터페이스의 지원을 받는다. 그러한 전용의 패브릭 및 SoC 통합 기술과 방법론을 개발하는 비용은 일부 사례에서는 타당하다고 보일 수 있지만, 최소의 개발 비용 또는 반복적 비용으로 다른 전용의 기술과 상호동작하는 SoC 기술의 PCI/PCIe 원리를 구현하기 위해 정의된 아키텍처는 상당한 이득을 얻을 수 있다. 예를 들어, 각종의 신규 시스템 및 시스템 융통성은 내부 및 외부에서 만들어진 IP 블록 모두를 사용하여 실현될 수 있다. 예를 들어, IP 블록 통합을 용이하게 하기 위해, SoC의 IP 블록과 나머지들 간의 명확한 인터페이스가 정의될 수 있다. 또한, IP 블록들을 서로 인터페이싱하고 IP 블록들을 SoC의 다른 부품들과 인터페이싱하기 위한 툴 및 기술이 또한 프로그래밍 모델 및 여타 소프트웨어 관련 양상을 비롯한 IP 블록의 동작 환경을 설정하는 아키텍처와 함께 일반적으로 설정될 수 있다.
도 10은 여러 PCI/PCIe 아키텍처 모델을 예시하는 간략화한 블록도를 예시한다. 전통적인 PCI/PCIe 시스템에서 디바이스간 전송은 종종 (호스트와 디바이스와 같은) 두 개의 이산적인 컴포넌트들이 트랜잭션을 이용하여 구현되는 전통의 PCIe 링크, 데이터 링크 및 물리 계층을 통해 접속되는 모델(1005)에 따라서 개념화되었다. 또한, 일부 사례에서, PIPE 물리 계층 인터페이스가 활용될 수 있다. PIPE 인터페이스는 전통적으로 MAC/PHY로서 구현되었지만, 본 명세서에서 참조문헌으로 인용되는 미국 특허 제 8,395,416호에서 기술된 바와 같이, IP 블록 인터페이스와 같은 통합된 시스템 내에서도 또한 사용될 수 있다. 모델(1010)에서 도시된 바와 같이, PIPE 인터페이스를 이용하여 구현된 IP 블록 인터페이스, 또는 "PIPE-L 링크"는 그러한 링크를 이용하여 접속된 IP 블록 컴포넌트에 대해 거의 또는 전혀 수정 없이 성공적으로 배치될 수 있다. 그러나 일부 사례에서, PIPE-L 기반의 해법은 실리콘 영역의 최적화된 사용보다 적지만 약간의 결함을 겪을 수 있다. 링크의 세 번째 카테고리에서, 데이터 링크 및 물리 계층 로직에 의존성을 벗겨내고 인터커넥트 아키텍처의 구현을 위한 실리콘의 사용을 최적화하는 공간 최적화 블록 인터페이스(Area Optimized Block interface, AOB) 링크가 정의되고 제공될 수 있다. AOB 링크는 모델(1015)에서 예시된 바와 같이, IP 블록들 사이의 직접적인 트랜잭션 계층-대-트랜잭션 계층 인터페이스를 가능하게 해줄 수 있다. 그러한 구현예에서, 다른 예 중에서도, IP 블록들 자체의 업스트림 계층은 IP 블록을 서로 접속하고 IP 블록을 코어 및 메인 메모리와 같은 시스템 중앙 자원에 접속하는 "패브릭"을 구현할 수 있다.
일 예에서, 흔한 전통적인 PCI/PCIe 아키텍처에서 수립된 전통적인 별개의 컴포넌트 시그널링 모델(예를 들면, 1005)의 핵심 기능성을 유지하면서 트랜잭션 계층-대-트랜잭션 계층 시그널링의 융통성을 제공하는 신호의 라이브러리를 포함하는 AOB 링크 인터페이스가 제공될 수 있다. 하기 예에서, 일반적으로, 존재하는 모든 역량을 가진 링크 인터페이스가 설명된다. 그러나 제시된 사례는 모든 역량이 필요하지 않을 수 있으며, 그러한 사례에서는 간략한 서브세트가 구현될 수 있다.
일 예에서, AOB 링크 인터페이스는 PCI/PCIe 아키텍처의 본질적인 양상과 일관성 있게 생성 또는 소모할 수 있는 모든 유형의 TLP를 포함할 수 있다. 예를 들어, PCIe는 세 가지 클래스의 트랜잭션 계층 패킷(transaction layer packet, TLP), 즉 발송(Posted), 미발송(NonPosted) 및 완료(Completion)를 구별하며, 이와 같은 세 가지 유형에 기초하여 정렬 규칙을 정의한다. AOB 링크 인터페이스의 "송신기" 측은 '수신기"로부터의 흐름 제어 정보에 기초하여 TLP의 정확한 송신 순서를 결정한다. AOB 링크 인터페이스의 일부 구현에서, 전통의 PCI/PCIe과 같은 신용 기반의 흐름 제어를 사용하는 대신, 핸드셰이크 메커니즘이 제공될 수 있다. AOB 링크 인터페이스의 그러한 핸드셰이크 및 다른 특징을 제공하기 위해, 정의된 신호의 라이브러리가 제공될 수 있다. 예를 들어, AOB 링크 인터페이스의 일 예에서, 신호 및 시맨틱은 아래의 테이블을 포함할 수 있다.
Figure 112016048752546-pct00001
일부 구현예에서, 헤더는 PCI/PCIe 내 헤더의 포맷팅을 채택할 수 있다. 그러나 일부 사례에서, 헤더는 다른 예 중에서도, 예를 들어 통합된 시스템에서 구현된 좁은 링크 폭으로 인해 전통의 PCI/PCIe 헤더보다 크기가 작게 정의될 수 있다. 앞의 테이블에서 Up/Dn 및 Dn/Up 표시로 표시된 바와 같이, 일부 신호는 잠재적인 싱크 디바이스에 의해 잠재적인 소스 디바이스로의 업스트림(즉, Up/Dn)을 어써트할 수 있고, 그럼으로써 소스 디바이스에 영향을 미칠 수 있다(예를 들면, 홀드 신호(hold signal)). 대안으로, 다른 신호는 데이터의 송신자에 의해 유효 신호(valid signal)와 같은 전송된 (또는 전송될) 데이터에 관한 정보를 포함하는 것으로 어써트될 수 있다.
도 11a 내지 도 11d는 SoC 아키텍처 및 다른 시스템에서 채용될 수 있는 예시적인 기술을 설명하는 플로우차트(1100a-1100d)이다. 예를 들어, 도 11a의 예에서, 시스템상의 디바이스의 각종 (일부 사례에서, 정적의) 구성 파라미터를 서술하는 오퍼레이팅 시스템 또는 다른 시스템 소프트웨어에 액세스 가능한 데이터 구조에는 구성 메타데이터가 지속적으로 저장될 수 있다. 일부 사례에서, 디바이스는 예를 들어, IP 블록, 칩, 또는 SoC의 다른 컴포넌트로서 시스템 내에서 통합될 수 있다. 기존의 (예를 들면, 런타임 이전의) 데이터 구조가 예를 들어 런타임 시에 식별(1105)될 수 있는데, 이때 시스템 디바이스의 하나 이상의 구성 파라미터는 이미 데이터 구조에서 정의되어 있다. 데이터 구조를 (예를 들면, 오퍼레이팅 시스템을 사용하여) 액세스하여 판독함으로써 각각의 디바이스의 특정 구성 파라미터가 식별(1110)될 수 있다. 디바이스는 데이터 구조로부터 식별(1110)된 이와 같은 구성 파라미터에 적어도 일부분 기초하여 구성될 수 있다. 디바이스의 하나 이상의 다른 구성 파라미터는, 예를 들어 시스템 펌웨어(BIOS)의 스캔에 의해 런타임 시 식별되고 정의될 수 있으며, 다른 예 중에서도, 데이터 구조로부터 식별된 구성 파라미터와 관련하여 각각의 디바이스를 구성하는데 사용될 수 있다.
도 11b에서, 디바이스 구성 메타데이터에 기초하거나 이를 포함하는 데이터 구조가 예를 들어 오퍼레이팅 시스템 또는 다른 시스템 소프트웨어에 의해 액세스(1120)될 수 있다. 구성 메타데이터는 지속적으로 데이터 구조에 저장될 수 있으며 시스템상의 디바이스는 물론이고 전체적으로 시스템(예를 들면, SoC)의 각종 (일부 사례에서, 정적의) 구성 파라미터를 서술할 수 있다. 구성 파라미터는 또한 디바이스의 로직(예를 들면, 드라이버 또는 다른 하드웨어 및/또는 소프트웨어 로직)가 표준화된 전송 계층에 소속되어 이를 사용한다는 것을 식별(1125)하는데 사용될 수 있다. 전송 계층은 다른 프로토콜을 이들 본래의 프로토콜로서 활용하는 디바이스를 비롯한 다른 디바이스에 의해 사용하기 위한 서비스로서 제공된 PCIe 전송 계층일 수 있다. 일부 사례에서, 전송 계층은 복수개의 모드를 정의할 수 있으며 디바이스에 의해 지원되거나 사용된 전송 계층 모드의 서브세트가 구성 파라미터로부터 결정(1130)될 수 있다. 일 예로, 구성 파라미터는 (예를 들면, 런타임 이전에) 미리 정의될 수 있고 시스템 내 디바이스의 클래스, 서브클래스 및/또는 프로그래밍 인터페이스를 표시할 수 있으며, 디바이스에 의한 전송 계층의 소속 및 사용뿐만 아니라 디바이스에 의해 사용된 전송 계층 모드는 디바이스의 클래스, 서브클래스, 및/또는 프로그래밍 인터페이스 분류로부터 식별될 수 있다.
도 11c를 참조하면, 일부 예에서, 시스템상의 소프트웨어 애플리케이션의 서비스 요청과 같은 서비스 요청이 식별(1140)될 수 있다. 서비스 요청은 직접 디바이스-대-디바이스 또는 피어-투-피어 데이터 전송과 연관된 것으로서 식별될 수 있다. 디바이스-대-디바이스 데이터 전송을 통해 요청된 서비스의 적어도 일부를 수행하기 위한 역량을 포함하는 제 1 및 제 2 디바이스가 식별될 수 있다. 디바이스-대-디바이스 데이터 전송에서 제 1 디바이스의 제 2 디바이스와의 호환성이 결정(1145)될 수 있다. 디바이스의 역량을 식별하고 이들 디바이스의 호환성을 결정하는 것은 다른 예 중에서도, 구성 데이터 구조 및/또는 디바이스 레지스터에 저장된 디바이스 구성 정보를 기초로 할 수 있다. 만일 제 1 및 제 2 디바이스가 호환 가능하면, 제 1 디바이스(및 잠재적으로 또한 제 2 디바이스)가 디바이스-대-디바이스 데이터 전송을 수행하기 위해 구성(1150)될 수 있다. 데이터 전송에 연루되지 않은 다른 디바이스는 다른 예 중에서도, 제 1 및 제 2 디바이스가 디바이스-대-디바이스 데이터 전송(또는 "피어 전송")을 완료하는 동안 일시적으로 유휴 상태 또는 비활성 상태에 있을 수 있다.
도 11d에서, 플로우차트(1100b)는 시스템 온 칩(SoC) 또는 다른 통합된 시스템에 포함되는 한 세트의 디바이스를 서술하는 데이터를 식별(1160)하는 것을 포함하는 예를 도시한다. 다른 예 중에서도, 이 데이터는 디바이스 메타데이터, 부차적 구조 정보, 검사 결과, 사용자 문서를 포함할 수 있다. 데이터는 디바이스 세트 내 각 디바이스에 대해 획득(1165)될 수 있다. 예를 들면, 각각의 데이터 소스가 세트 내 각 디바이스마다 식별될 수 있으며 데이터 소스는 데이터를 위해 질의될 수 있다. 식별된 소스의 질의로부터 반환된 데이터는 예를 들면, 스티처 또는 다른 시스템 설계 툴에 의해, 한 세트의 디바이스를 포함하는 통합된 시스템의 구성을 결정(1170)하기 위해 처리될 수 있다. 결정된 구성을 서술하는 시스템 구성 데이터가 생성될 수 있으며 이 데이터는 다른 예 중에서도, 시스템의 오퍼레이팅 시스템 구성의 자동화된 설계 시 사용되는, 시스템 내부에서 사용하기 위한 구성 데이터 구조를 생성하기 위해 사용될 수 있다.
앞에서 설명된 장치, 방법 및 시스템은 전술한 바와 같은 임의의 전자 디바이스 또는 시스템에서 구현될 수 있다는 것을 주목하여야 한다. 특정의 예시로서, 첨부의 도면은 본 명세서에서 설명된 발명을 활용하기 위한 예시적인 시스템을 제공한다. 아래에서 시스템이 더 자세히 설명되므로, 다수의 여러 인터커넥트가 앞의 설명으로부터 개시되고, 설명되고, 다시 논의된다. 용이하게 자명해지는 것으로서, 앞에서 설명된 내용은 그와 같은 인터커넥트, 패브릭, 또는 아키텍처의 어느 것에도 적용될 수 있다.
도 12를 참조하면, 멀티코어 프로세서를 포함하는 컴퓨팅 시스템의 블록도의 실시예가 도시된다. 프로세서(1200)는 코드를 실행하는 마이크로프로세서, 임베디드 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 네트워크 프로세서, 휴대형 프로세서, 애플리케이션 프로세서, 코-프로세서, 시스템 온 칩(SOC), 또는 기타 장치와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(1200)는 적어도 두 개의 코어 - 코어(1201 및 1202)를 포함하며, 이들 코어는 비대칭 코어 또는 대칭 코어(예시된 실시예)를 포함할 수 있다. 그러나 프로세서(1200)는 대칭 또는 비대칭일 수 있는 임의의 개수의 프로세싱 요소를 포함할 수 있다.
일 실시예에서, 프로세싱 요소는 소프트웨어 스레드(software thread)를 지원하는 하드웨어 또는 로직을 말한다. 하드웨어 프로세싱 요소의 예는 실행 상태 또는 구조적 상태와 같은 프로세서의 상태를 보유할 수 있는 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트, 컨텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 임의의 다른 요소를 포함한다. 다시 말해서, 일 실시예에서, 프로세싱 요소는 소프트웨어 스레드, 오퍼레이팅 시스템, 어플리케이션, 또는 기타 코드와 같은, 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 말한다. 물리적 프로세서 (또는 프로세서 소켓)은 일반적으로 코어 또는 하드웨어 스레드와 같은 임의의 개수의 기타 프로세싱 요소를 잠재적으로 포함하는 집적 회로를 말한다.
코어는 종종 독립적인 아키텍처적인 상태를 유지할 수 있는 집적 회로에 배치된 로직을 말하며, 여기서 각각의 독립적으로 유지되는 아키텍처적인 상태는 적어도 일부의 전용된 실행 자원과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 전형적으로 독립적인 아키텍처적 상태를 유지할 수 있는 집적 회로에 배치된 임의의 로직을 말하며, 여기서 독립적으로 유지되는 아키텍처적 상태는 실행 자원으로의 액세스를 공유한다. 알 수 있는 바와 같이, 어떤 자원이 공유되고 다른 자원이 아키텍처적 상태에 전용되고 있을 때, 하드웨어 스레드와 코어의 명칭 간의 경계가 겹친다. 그러나 종종, 코어와 하드웨어 스레드는 오퍼레이팅 시스템에 의해 개별적인 논리 프로세서라고 간주되는데, 이때 오퍼레이팅 시스템은 각 논리 프로세서의 동작을 개별적으로 스케줄링할 수 있다.
도 12에 도시된 바와 같이, 물리 프로세서(1200)는 두 개의 코어, 즉 코어(1201 및 1202)를 포함한다. 여기서, 코어(1201 및 1202)는 대칭 코어인 것으로, 즉, 코어는 동일한 구성, 기능 유닛, 및/또는 로직을 갖는 것으로 간주된다. 다른 실시예에서, 코어(1201)는 비순차적 프로세서 코어를 포함하는데 반해, 코어(1202)는 순차적 프로세서 코어를 포함한다. 그러나 코어(1201 및 1202)는 네이티브 코어, 소프트웨어 관리형 코어, 네이티브 명령어 집합 아키텍처(Instruction Set Architecture, ISA)를 실행하도록 적응된 코어, 번역된 명령어 집합 아키텍처(ISA)를 실행하도록 적응된 코어, 공통-설계된 코어, 또는 기타 공지된 코어와 같은 임의의 형태의 코어로부터 개별적으로 선택될 수 있다. 이기종 코어 환경(즉, 비대칭 코어)에서, 이진 변환과 같은 몇 가지 형태의 변환이 하나 또는 두 코어에서 코드를 스케줄 또는 실행하기 위해 활용될 수 있다. 추가적으로 설명하기 위하여, 코어(1202) 내 유닛은 도시된 실시예에서 유사한 방식으로 동작하므로, 코어(1201)에서 도시된 기능 유닛은 아래에서 더 상세히 설명된다.
도시된 바와 같이, 코어(1201)는 하드웨어 스레드 슬롯(1201a 및 1201b)이라고도 지칭될 수 있는 두 개의 하드웨어 스레드(1201a 및 1201b)를 포함한다. 그러므로 일 실시예에서, 오퍼레이팅 시스템과 같은 소프트웨어 엔티티는 프로세서(1200)를 잠재적으로 네 개의 소프트웨어 스레드를 동시에 실행할 수 있는 네 개의 개별 프로세서, 즉 논리 프로세서 또는 프로세싱 요소로서 프로세서(1200)라고 간주한다. 앞에서 언급한 바와 같이, 제 1 스레드는 아키텍처 상태 레지스터(1201a)와 연관되고, 제 2 스레드는 아키텍처 상태 레지스터(1201b)와 연관되고, 제 3 스레드는 아키텍처 상태 레지스터(1202a)와 연관될 수 있으며, 제 4 스레드는 아키텍처 상태 레지스터(1202b)와 연관될 수 있다. 여기서, 각각의 아키텍처 상태 레지스터(1201a, 1201b, 1202a, 및 1202b)는 앞에서 설명한 것처럼 프로세싱 요소, 스레드 슬롯, 또는 스레드 유닛이라고도 지칭될 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터(1201a)는 아키텍처 상태 레지스터(1201b) 내에 복제되며, 그래서 논리 프로세서(1201a) 및 논리 프로세서(1201b)에 대한 개개의 아키텍처 상태/컨텍스트가 저장될 수 있다. 코어(1201)에서, 스레드(1201a 및 1201b)에 대한 할당자 및 리네이머(renamer) 블록(1230) 내의 명령어 포인터 및 리네이밍 로직과 같은 다른 더 작은 자원들 또한 복제될 수 있다. 재정렬/리타이어먼트(reorder/retirement) 유닛(1235) 내 재정렬 버퍼, ILTB(1220), 적재/저장 버퍼, 및 큐와 같은 일부 자원은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터, 페이지-테이블 기반 레지스터(들), 저급 데이터-캐시 및 데이터-TLB(1215), 실행 유닛(들)(1240), 및 비순차적 유닛의 부분(1235)과 같은 기타 자원은 잠재적으로 완전히 공유된다.
프로세서(1200)는 종종 완전 공유될 수 있거나, 파티셔닝을 통해 공유될 수 있거나, 또는 프로세싱 요소에 의해/프로세싱 요소에 전용될 수 있는 기타 자원을 포함하기도 한다. 도 12에서, 프로세서의 예시적인 논리 유닛/자원을 가진 전적으로 예시적인 프로세서의 실시예가 도시된다. 프로세서는 이러한 기능적 유닛 중 임의의 기능적 유닛을 포함하거나 제외할 수 있을 뿐만 아니라, 도시되지 않은 임의의 다른 공지된 기능적 유닛, 로직, 또는 펌웨어를 포함할 수 있다는 것을 주목하자. 예시된 바와 같이, 코어(1201)는 간소화한 대표적인 비순차적(out-of-order, OOO) 프로세서 코어를 포함한다. 그러나 여러 실시예에서는 순차적 프로세서가 활용될 수 있다. OOO 코어는 실행될/취할 브랜치를 예측하는 브랜치 타겟 버퍼(1220) 및 명령어의 어드레스 변환 엔트리를 저장하는 명령어-변환 버퍼(instruction-translation buffer, I-TLB)(1220)를 포함한다.
코어(1201)는 또한 페치 유닛(1220)에 결합되어 페치된 요소를 디코딩하는 디코딩 모듈(1225)을 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯(1201a, 1201b)과 각기 연관된 개개의 시퀀서를 포함한다. 보통 코어(1201)는 프로세서(1200) 상에서 실행가능한 명령어를 정의/명시하는 제 1 ISA와 연관된다. 종종 제 1 ISA의 일부인 머신 코드 명령어는 수행될 명령어 또는 동작을 참조/명시하는 명령어(오피코드(opcode)라고도 지칭됨)의 일부분을 포함한다. 디코딩 로직(1225)은 이러한 명령어를 이들의 오피코드로부터 인식하고 디코딩된 명령어를 전달하여 파이프라인에서 제 1 ISA에 의해 정의된 바와 같이 처리하는 회로를 포함한다. 예를 들면, 아래에서 더 상세히 설명하는 바와 같이, 디코더(1225)는 일 실시예에서, 트랜잭션 명령어와 같은 특정 명령어를 인식하도록 설계 또는 적응된 로직을 포함한다. 디코더(1225)에 의한 인식의 결과로서, 아키텍처 또는 코어(1201)는 특정하고, 미리 정의된 조치를 취하여 적절한 명령어와 연관된 작업을 수행한다. 본 명세서에서 기술된 작업, 블록, 동작, 및 방법 중 임의의 것은 단일 또는 다중의 명령어에 응답하여 수행될 수 있는데, 그 명령어 중 일부는 신규 또는 이전의 명령어일 수 있다는 것을 주목하는 것이 중요하다. 일 실시예에서, 디코더(1226)는 동일한 ISA(또는 그의 서브세트)를 인식한다는 것을 주목하자. 대안으로, 이기종 코어 환경에서, 디코더(1226)는 제 2 ISA(제 1 ISA의 서브세트 또는 별도의 ISA)를 인식한다.
일 예에서, 할당자 및 리네이머 블록(1230)은 명령어 처리 결과를 저장하는 레지스터 파일과 같이, 자원을 보존하는 할당자를 포함한다. 그러나 스레드(1201a 및 1201b)는 잠재적으로 비순차적 순서로 실행할 수 있으며, 이 경우 할당자 및 리네이머 블록(1230)은 또한 명령어 결과를 추적하는 재정렬 버퍼와 같은 다른 자원을 갖고 있다. 유닛(1230)은 또한 프로그램/명령어 참조 레지스터를 프로세서(1200) 내부의 다른 레지스터로 리네임하는 레지스터 리네이머를 포함할 수 있다. 재정렬/리타이어먼트 유닛(1235)은 앞에서 언급한 재정렬 버퍼, 적재 버퍼, 및 저장 버퍼와 같이, 비순차적 실행을 지원하고 나중에 비순차적으로 실행된 명령어의 순차적 리타이어먼트를 지원하는 컴포넌트를 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들)(1240)은 실행 유닛의 명령어/동작을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들면, 부동 소수점 명령어는 이용 가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 한 포트에서 스케줄된다. 실행 유닛과 연관된 레지스터 파일이 또한 정보 명령어 처리 결과를 저장하기 위해 포함된다. 예시적인 실행 유닛은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 적재 실행 유닛, 저장 실행 유닛, 및 기타 공지된 실행 유닛을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(1250)는 실행 유닛(들)(1240)에 연결된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태로 유지되는 데이터 오퍼랜드와 같이, 요소에서 최근에 사용된/동작된 것을 저장한다. D-TLB는 물리적 어드레스 변환에 대한 최신의 가상적/선형적인 것을 저장한다. 특정한 예로서, 프로세서는 물리 메모리를 복수 개의 가상 페이지로 나누는 페이지 테이블 구조를 포함할 수 있다.
여기서, 코어(1201 및 1202)는 온-칩 인터페이스(1210)와 연관된 제 2 레벨 캐시와 같은 상위-레벨 또는 그 이상 레벨의 캐시로의 액세스를 공유한다. 상위-레벨 또는 그 이상 레벨은 실행 유닛(들)로부터 증가하거나 더 멀어지는 캐시 레벨을 말한다는 것을 주목하자. 일 실시예에서, 상위-레벨 캐시는 제 2 또는 제 3 레벨 데이터 캐시와 같이, 프로세서(1200)의 메모리 계층에서 마지막 캐시인 라스트-레벨 데이터 캐시이다. 그러나 상위 레벨 캐시는 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시 - 명령어 캐시의 한 형태임 - 는 그 대신에 최근에 디코딩된 트레이스를 저장하기 위해 디코더(1225) 뒤에 연결될 수 있다. 여기서, 명령어는 잠재적으로 복수의 마이크로 명령어(마이크로-동작)으로 디코딩될 수 있는 매크로-명령어(즉, 디코더에 의해 인식되는 일반 명령어)를 말한다.
도시된 구성에서, 프로세서(1200)는 또한 온-칩 인터페이스 모듈(1210)을 포함한다. 역사적으로, 아래에서 더 상세히 설명되는 메모리 제어기는 프로세서(1200) 외부의 컴퓨팅 시스템에 포함되었다. 이러한 시나리오에서, 온-칩 인터페이스(1210)는 시스템 메모리(1275), (종종 메모리 제어기 허브를 메모리(1275)에 접속하는 것 및 I/O 제어기 허브를 주변 장치에 접속하는 것을 포함하는) 칩셋, 메모리 제어기 허브, 노스브릿지, 또는 기타 집적 회로와 같이, 프로세서(1200) 외부의 디바이스와 통신한다. 그리고 이러한 시나리오에서, 버스(1205)는 멀티-드롭 버스, 포인트-투-포인트 인터커넥트, 직렬 인터커넥트, 병렬 버스, 코히어런트(예를 들면, 캐시 코히어런트) 버스, 계층화된 프로토콜 아키텍처, 차동 버스, 및 GTL 버스와 같은 임의의 공지된 인터커넥트를 포함할 수 있다.
메모리(1275)는 프로세서(1200)에 전용될 수 있거나 시스템 내 다른 디바이스와 공유될 수 있다. 메모리(1275) 타입의 공통적인 예는 DRAM, SRAM, 비휘발성(non-volatile) 메모리(NV 메모리), 및 기타 공지된 저장 디바이스를 포함한다. 디바이스(1280)는 그래픽 가속기, 메모리 제어기 허브에 연결된 프로세서 또는 카드, I/O 제어기 허브에 결합된 데이터 저장소, 무선 송수신기, 플래시 디바이스, 오디오 제어기, 네트워크 제어기, 또는 기타 공지된 디바이스를 포함할 수 있다는 것을 주목하자.
그러나 최근에 더 많은 로직 및 디바이스가 SOC와 같이 단일 다이 상에 통합되고 있으므로, 이들 디바이스는 각기 프로세서(1200) 상에 통합될 수 있다. 예를 들면, 일 실시예에서, 메모리 제어기 허브는 프로세서(1200)와 동일한 패키지 및/또는 다이 상에 존재한다. 여기서, 코어의 일부분(온-코어 부분)(1210)은 메모리(1275) 또는 그래픽 디바이스(1280)와 같은 다른 디바이스와 인터페이스하기 위한 하나 이상의 제어기(들)를 포함한다. 그러한 디바이스와 인터페이스하기 위한 인터커넥트 및 제어기를 포함하는 구성은 종종 온-코어(또는 언-코어(un-core) 구성)이라고 지칭하기도 한다. 일 예로서, 온-칩 인터페이스(1210)는 온-칩 통신을 위한 링 인터커넥트 및 오프-칩 통신을 위한 고속의 직렬 포인트-투-포인트 링크(1205)를 포함한다. 그렇지만, SOC 환경에서, 네트워크 인터페이스, 코-프로세서, 메모리(1275), 그래픽 프로세서(1280), 및 임의의 여타 공지된 컴퓨터 장치/인터페이스와 같은 더 많은 디바이스들이 단일의 다이 또는 집적된 회로 상에서 통합되어 고기능 및 저전력 소비가 가능한 작은 폼 팩터를 제공할 수 있다.
일 실시예에서, 프로세서(1200)는 애플리케이션 코드(1276)를 컴파일, 변환, 및/또는 최적화하는 컴파일러, 최적화, 및/또는 변환기 코드(1277)를 실행하여 본 명세서에서 기술된 장치 및 방법을 지원하거나 이들과 인터페이싱할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 변환하는 프로그램 또는 프로그램의 세트를 포함한다. 보통, 컴파일러를 이용한 프로그램/애플리케이션 코드의 컴파일은 복수의 국면에서 이루어지며 상위-레벨의 프로그래밍 코드를 하위-레벨의 머신 또는 어셈블리 언어 코드로 변환하기 위해 실행된다. 그렇지만, 싱글 패스 컴파일러는 여전히 간단한 컴파일을 위해 활용될 수 있다. 컴파일러는 임의의 공지된 컴파일 기술을 활용할 수 있으며 어휘 분석, 사전처리, 파싱, 시맨틱 분석, 코드 생성, 코드 변환, 및 코드 최적화와 같은 임의의 공지된 컴파일러 동작을 수행할 수 있다.
종종 더 큰 컴파일러가 복수의 국면을 포함하지만, 대부분의 이러한 국면은 종종 두 가지의 일반적인 단계, 즉 (1) 프론트-엔드, 즉 일반적으로 구문론적 처리, 의미론적 처리, 및 일부의 변환/최적화가 발생할 수 있는 프론트-엔드, 및 (2) 백-엔드, 즉 분석, 변환, 최적화, 및 코드 생성이 발생하는 백-엔드 내에 포함된다. 일부 컴파일러는 컴파일러의 프론트-엔드와 백-엔드 간의 서술의 흐릿함을 설명하는 미들을 말한다. 그 결과로서, 컴파일러의 삽입, 연관, 생성, 또는 기타 동작이라 하는 것은 전술한 국면이나 패스 중 임의의 것뿐만 아니라, 컴파일러의 임의의 다른 공지된 국면 또는 패스에서 발생할 수 있다. 예시적인 예로서, 컴파일러는 컴파일의 프론트-엔드 국면에서 호출/동작의 삽입 및 그런 다음 변환 국면 동안 호출/동작의 하위-레벨 코드로의 변환과 같이, 동작, 호출, 함수 등을 잠재적으로 컴파일의 하나 이상의 국면에 삽입한다. 동적 컴파일 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 동작/호출을 삽입할 뿐만 아니라 런타임 동안 실행을 위한 코드를 최적화할 수 있다는 것을 주목하자. 특정의 예시적인 예로서, 이진 코드(이미 컴파일된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적의 최적화 코드, 이진 코드, 또는 이들의 조합을 포함할 수 있다.
컴파일러와 유사한, 이진 변환기와 같은 변환기는 코드를 정적 또는 동적으로 변환하여 코드를 최적화 및/또는 변환한다. 그러므로 코드, 애플리케이션 코드, 프로그램 코드, 또는 기타 소프트웨어 환경의 실행이라는 것은 (1) 프로그램 코드를 컴파일하기 위해, 소프트웨어 구조를 유지하기 위해, 기타 동작을 수행하기 위해, 코드를 최적화하기 위해, 또는 코드를 변환하기 위해 동적 또는 정적으로 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 변환기의 실행, (2) 최적화된/컴파일된 애플리케이션 코드와 같은 동작/호출을 포함하는 메인 프로그램 코드의 실행, (3) 라이브러리와 같이, 기타 소프트웨어 관련된 동작을 수행하거나 코드를 최적화하기 위하여 소프트웨어 구조를 유지하는 메인 프로그램 코드와 연관된 기타 프로그램 코드의 실행, 또는 (4) 이들의 조합을 말할 수 있다.
이제 도 13을 참조하면, 멀티코어 프로세서의 실시예의 블록도가 도시된다. 도 13의 실시예에서 도시된 바와 같이, 프로세서(1300)는 여러 도메인을 포함한다. 구체적으로, 코어 도메인(1330)은 복수개의 코어(1330A-1330N)를 포함하고, 그래픽 도메인(1360)은 미디어 엔진(1365)을 갖는 하나 이상의 그래픽 엔진을 포함한다.
다양한 실시예에서, 시스템 에이전트 도메인(1310)은 전력 제어 이벤트 및 전력 관리를 처리하여, 도메인(1330 및 1360)의 개개 유닛(예를 들면, 코어 및/또는 그래픽 엔진)가 특정 유닛에서 발생하는 활동(또는 비활동)을 감안하여 적절한 전력 모드/레벨(예를 들면, 활성, 터보, 슬립(sleep), 동면(hibernate), 딥 슬립(deep sleep), 또는 여타의 최신 구성 전력 인터페이스(Advanced Configuration Power Interface)와 같은 상태)에서 역학적으로 동작하도록 독립적으로 제어할 수 있도록 한다. 각각의 도메인(1330 및 1360)은 상이한 전압 및/또는 전력에서 동작할 수 있으며, 뿐만 아니라 도메인 내에서 개개의 유닛은 각기 잠재적으로 독립적인 주파수 및 전압에서 동작한다. 세 개의 도메인만이 도시되어 있지만, 본 발명의 범위는 이러한 관점으로 한정되지 않으며 다른 실시예에서는 부가적인 도메인이 존재할 수 있다는 것을 이해해야 한다.
도시된 바와 같이, 각각의 코어(1330)는 다양한 실행 유닛 및 부가적인 처리 요소 이외에 하위 레벨의 캐시를 더 포함한다. 여기서, 각종 코어는 서로 연결되고 최종 레벨 캐시(last level cache, LLC)(1340A-1340N)의 복수의 유닛 또는 슬라이스로 형성된 공유 캐시 메모리에도 연결되며, 이러한 LLC는 종종 저장 및 캐시 제어기 기능성을 포함하고 코어들 사이에서 공유될 뿐만 아니라, 잠재적으로 그래픽 엔진들 사이에서도 공유된다.
도시된 바와 같이, 링 인터커넥트(1350)는 코어들을 함께 연결하고, 코어와 LLC 슬라이스 사이에서 연결되는 복수의 링 스톱(1352A-1352N)을 통해 코어 도메인(1330), 그래픽 도메인(1360) 및 시스템 에이전트 회로(1310) 사이에서 인터커넥트를 제공한다. 도 13에서 보는 바와 같이, 인터커넥트(1350)는 어드레스 정보, 데이터 정보, 확인응답 정보, 및 스누프/무효 정보를 비롯한 다양한 정보를 전달하기 위해 사용된다. 비록 링 인터커넥트가 예시되지만, 임의의 공지된 온-다이 인터커넥트 또는 패브릭이 활용될 수 있다. 예시적인 예로서, 앞에서 논의된 일부 패브릭(예를 들면, 다른 온-다이 인터커넥트, 온-칩 시스템 패브릭(On-chip System Fabric, OSF), 최신 마이크로제어기 버스 아키텍처(Advanced Microcontroller Bus Architecture, AMBA) 인터커넥트, 다차원 메시 패브릭, 또는 여타 공지된 인터커넥트 아키텍처)이 유사한 방식으로 활용될 수 있다.
또한, 도시된 바와 같이, 시스템 에이전트 도메인(1310)은 연관된 디스플레이의 제어 및 연관된 디스플레이와의 인터페이스를 제공하는 디스플레이 엔진(1312)을 포함한다. 시스템 에이전트 도메인(1310)은 다른 유닛, 이를테면 시스템 메모리(예를 들어, 여러 DIMM으로 구현된 DRAM)과의 인터페이스를 제공하는 통합된 메모리 제어기(1320) 및 메모리 코히어런스 동작을 수행하는 코히어런스 로직(1322)을 포함할 수 있다. 여러 인터페이스는 프로세서와 다른 회로 사이의 상호접속이 가능하도록 제공될 수 있다. 예를 들면, 일 실시예에서, 적어도 하나의 직접 미디어 인터페이스(direct media interface, DMI)(1316) 인터페이스뿐만 아니라 하나 이상의 PCIe™ 인터페이스(1314)가 제공된다. 디스플레이 엔진 및 이와 같은 인터페이스는 전형적으로 PCIe™ 브릿지(1318)를 통해 메모리에 연결된다. 또한, 부가적인 프로세서 또는 여타 회로와 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 다른 인터페이스가 제공될 수 있다.
이제 도 14를 참조하면, 대표적인 코어의 블록도, 구체적으로는 도 13의 코어(1330)와 같은 코어의 백-엔드의 논리 블록의 블록도가 도시된다. 일반적으로, 도 14에 도시된 구조는 입력 명령어를 페치하고, 다양한 처리(예를 들면, 캐싱, 디코딩, 브랜치 예측 등)를 수행하고, 명령어/동작을 비순차적(out-of-order, OOO) 엔진(1480)으로 전달하기 위해 사용되는 프론트 엔드 유닛(1470)을 갖는 비순차적 프로세서를 포함한다. OOO 엔진(1480)은 디코딩된 명령어에 대해 추가 처리를 수행한다.
구체적으로, 도 14의 실시예에서, 비순차적 엔진(1480)은 프론트 엔드 유닛(1470)으로부터 하나 이상의 마이크로-명령어 또는 uop(micro-instruction)의 형태일 수 있는 디코딩된 명령어를 수신하고, 이 명령어를 레지스터 등과 같은 적절한 자원에 할당하는 할당 유닛(1482)을 포함한다. 그 다음, 명령어는 자원을 예약하고 이 자원을 복수개의 실행 유닛(1486A-1486N) 중 하나에서 실행하기 위해 스케줄링하는 예약 스테이션(1484)으로 제공된다. 예를 들면, 다른 것 중에서도, 산술 논리 유닛(arithmetic logic unit, ALU), 적재 및 저장 유닛, 벡터 프로세싱 유닛(vector processing unit, VPU), 부동 소수점 실행 유닛을 비롯한 다양한 형태의 실행 유닛이 제공될 수 있다. 이러한 여러 실행 유닛으로부터의 결과는 정렬되지 않은 결과를 받아 이를 올바른 프로그램 순서로 반환하는 재정렬 버퍼(reorder buffer, ROB)(1488)에 제공된다.
도 14를 계속 참조하면, 프론트 엔드 유닛(1470) 및 비순차적 엔진(1480)은 모두 메모리 계층 구조의 상이한 레벨에 연결된다는 것을 주목하자. 구체적으로, 명령어 레벨 캐시(1472)가 도시되고, 이 캐시는 차례로 중간 레벨 캐시(1476)에 연결되고, 이 캐시는 차례로 최종 레벨 캐시(1495)에 연결된다. 일 실시예에서, 최종 레벨 캐시(1495)는 온-칩(때로는 언코어(uncore)라고 지칭함) 유닛(1490)에서 구현된다. 일 예로서, 유닛(1490)은 도 13의 시스템 에이전트(1310)와 유사하다. 앞에서 논의된 바와 같이, 언코어(1490)는 예시된 실시예에서 ED RAM을 통해 구현되는 시스템 메모리(1499)와 통신한다. 비순차적 엔진(1480) 내 각종 실행 유닛(1486)은 중간 레벨 캐시(1476)와도 통신하는 제 1 레벨 캐시(1474)와 통신한다는 것 또한 주목하자. 부가적인 코어(1430N-2-1430N)는 LLC(1495)에 연결될 수 있다는 것도 주목하자. 도 14의 실시예에서 이와 같이 하이 레벨에서 도시되지만, 다양한 대안 및 추가적인 컴포넌트가 제시될 수 있다는 것을 이해해야 한다.
도 15를 참조하면, 명령어를 실행하는 실행 유닛을 포함하는 프로세서와 함께 구성된 예시적인 컴퓨터 시스템의 블록도가 도시되며, 이 블록도에서 본 발명의 일 실시예에 따라서 한가지 이상의 특징을 구현하는 인터커넥트 중 하나 이상의 인터커넥트가 예시된다. 시스템(1500)은 본 발명에 따라서, 본 명세서에서 설명된 실시예에서와 같이, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 사용하는 프로세서(1502)와 같은 컴포넌트를 포함한다. 비록 (다른 마이크로프로세서, 엔지니어링 워크스테이션, 및 셋톱 박스 등을 갖는 PC를 비롯한) 다른 시스템이 또한 사용될 수 있을지라도, 시스템(1500)은 PENTIUM III™, PENTIUM 4™, Xeon™, 아이타니엄(Itanium), XScale™ 및/또는 StrongARM™ 마이크로프로세서에 기반한 프로세싱 시스템을 나타낸다. 일 실시예에서, 비록 다른 오퍼레이팅 시스템(예를 들면, UNIX 및 리눅스), 임베디드 소프트웨어, 및/또는 그래픽 유저 인터페이스가 또한 사용될 수 있을지라도, 샘플 시스템(1500)은 워싱톤 레드몬드 소재의 마이크로소프트 코포레이션으로부터 구입 가능한 WINDOWS™ 오퍼레이팅 시스템의 버전을 실행한다. 그러므로 본 발명의 실시예는 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 한정되지 않는다.
실시예는 컴퓨터 시스템으로 한정되지 않는다. 본 발명의 대안의 실시예는 휴대형 디바이스 및 임베디드 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 휴대형 디바이스의 몇 가지 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, 개인 휴대 정보 단말(personal digital assistant, PDA), 및 휴대형 PC를 포함한다. 임베디드 애플리케이션은 적어도 일 실시예에 따라서 하나 이상의 명령어를 수행할 수 있는 마이크로 제어기, 디지털 신호 프로세서(digital signal processor, DSP), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(wide area network, WAN) 스위치, 또는 임의의 다른 시스템을 포함할 수 있다.
이와 같이 예시된 실시예에서, 프로세서(1502)는 적어도 하나의 명령어를 수행하는 알고리즘을 구현하는 하나 이상의 실행 유닛(1508)을 포함한다. 일 실시예는 싱글 프로세서 데스크톱 또는 서버 시스템의 맥락에서 설명될 수 있지만, 대안의 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(1500)은 '허브' 시스템 아키텍처의 일 예이다. 컴퓨터 시스템(1500)은 데이터 신호를 처리하는 프로세서(1502)를 포함한다. 예시적인 일 예로서, 프로세서(1502)는 복잡 명령어 집합 컴퓨터(complex instruction set computer, CISC) 마이크로프로세서, 축소 명령어 집합 컴퓨팅(reduced instruction set computing, RISC) 마이크로프로세서, 아주 긴 명령어 워드(very long instruction word, VLIW) 마이크로프로세서, 명령어 집합들의 조합을 구현하는 프로세서, 또는 예를 들어 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(1502)는 데이터 신호를 프로세서(1502)와 시스템(1500) 내 다른 컴포넌트 사이에서 전송하는 프로세서 버스(1510)에 연결된다. 시스템(1500)의 요소(예를 들면, 그래픽 가속기(1512), 메모리 제어기 허브(1516), 메모리(1520), I/O 제어기 허브(1524), 무선 송수신기(1526), 플래시 BIOS(1528), 네트워크 제어기(1534), 오디오 제어기(1536), 직렬 확장 포트(1538), I/O 제어기(1540) 등)는 본 기술에 친숙한 자들에게 널리 알려진 통상적인 기능을 수행한다.
일 실시예에서, 프로세서(1502)는 레벨 1(L1) 내부 캐시 메모리(1504)를 포함한다. 아키텍처에 따라서, 프로세서(1502)는 단일의 내부 캐시 또는 복수 레벨의 내부 캐시를 가질 수 있다. 다른 실시예는 특별한 구현 및 필요에 따라 내부와 외부 캐시들의 조합을 포함한다. 레지스터 파일(1506)은 정수 레지스터, 부동 소수점 레지스터, 벡터 레지스터, 뱅크형 레지스터, 셰도우 레지스터, 체크포인트 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 각종 레지스터 내에 상이한 형태의 데이터를 저장한다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(1508) 또한 프로세서(1502) 내에 상주한다. 일 실시예에서, 프로세서(1502)는 실행될 때 소정의 마이크로명령어에 대한 알고리즘을 수행하거나 복잡한 시나리오를 처리하는 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 여기서, 마이크로코드는 잠재적으로 프로세서(1502)의 로직 버그/픽스를 처리하기 위해 잠재적으로 갱신 가능하다. 일 실시예에서, 실행 유닛(1508)은 묶음 명령어 집합(1509)을 처리하는 로직을 포함한다. 묶음 명령어 집합(1509)을 명령어를 실행하기 위해 연관된 회로와 함께 범용 프로세서(1502)의 명령어 집합 내에 포함시킴으로써, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산은 범용 프로세서(1502) 내 묶음 데이터를 이용하여 수행될 수 있다. 그러므로 많은 멀티미디어 애플리케이션은 묶음 데이터에 대해 연산을 수행하기 위한 프로세서의 데이터 버스의 전체 폭을 이용함으로써 더 효과적으로 가속되고 실행된다. 이것은 잠재적으로 프로세서의 데이터 버스 전체에 더 작은 단위의 데이터를 전달할 필요를 제거하여 하나 이상의 연산을 하나의 데이터 요소에서 한 번에 수행하게 된다.
실행 유닛(1508)의 대안의 실시예는 또한 마이크로 제어기, 임베디드 프로세서, 그래픽 디바이스, DSP, 및 다른 형태의 로직 회로에서도 사용될 수 있다. 시스템(1500)은 메모리(1520)를 포함한다. 메모리(1520)는 다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM) 디바이스, 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 디바이스, 플래시 메모리 디바이스, 또는 기타 메모리 디바이스를 포함한다. 메모리(1520)는 프로세서(1502)에 의해 실행되는 데이터 신호로 표현된 명령어 및/또는 데이터를 저장한다.
본 발명의 전술한 임의의 특징이나 양태는 도 15에서 예시된 하나 이상의 인터커넥트에서 활용될 수 있다는 것을 주목하자. 예를 들면, 프로세서(1502)의 내부 유닛들을 연결하기 위한, 도시되지 않은 온-다이 인터커넥트(on-die interconnect, ODI)는 전술한 본 발명의 하나 이상의 양태를 구현한다. 또는 본 발명은 예시된 다른 컴포넌트들을 연결하기 위한 프로세서 버스(1510)(예를 들면, 다른 공지된 고성능 컴퓨팅 인터커넥트), 메모리(1520)와의 고 대역폭 메모리 경로(1518), 그래픽 가속기(1512)와의 포인트-투-포인트 링크(예를 들면, 주변 컴포넌트 인터커넥트 익스프레스(PCIe) 준용 패브릭), 제어기 허브 인터커넥트(1522), I/O 또는 기타 인터커넥트(예를 들면, USB, PCI, PCIe)와 연관된다. 그러한 컴포넌트들의 몇 가지 예는 오디오 제어기(1536), 펌웨어 허브(플래시 BIOS)(1528), 무선 송수신기(1526), 데이터 저장소(1524), 사용자 입력 및 키보드 인터페이스(1542)를 포함하는 레거시 I/O 제어기(1510), 범용 직렬 버스(Universal Serial Bus, USB)와 같은 직렬 확장 포트(1538), 및 네트워크 제어기(1534)를 포함한다. 데이터 저장 디바이스(1524)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 드라이브, 플래시 메모리 장치, 또는 여타 대량 저장 디바이스를 포함할 수 있다.
이제 도 16을 참조하면, 본 발명의 실시예에 따라서 제 2 시스템(1600)의 블록도가 도시된다. 도 16에 도시된 바와 같이, 멀티프로세서 시스템(1600)은 포인트-투-포인트 인터커넥트 시스템이며, 포인트-투-포인트 인터커넥트(1650)를 통하여 결합된 제 1 프로세서(1670) 및 제 2 프로세서(1680)를 포함한다. 프로세서(1670 및 1680)는 각기 프로세서의 일부 버전일 수 있다. 일 실시예에서, (1652 및 1654)는 고성능 아키텍처와 같은, 직렬의 포인트-투-포인트 코히어런트 인터커넥트 패브릭의 일부이다. 결과적으로, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 두 프로세서들(1670, 1680)만이 도시되어 있지만, 본 발명의 범위는 이것으로 한정되지 않음은 물론이다. 다른 실시예에서, 하나 이상의 부가적인 프로세서들이 특정 프로세서에서 존재할 수 있다.
프로세서(1670, 1680)는 각기 통합된 메모리 제어기 유닛(1672 및 1682)을 포함하는 것으로 도시된다. 프로세서(1670)는 그의 버스 제어기 유닛의 일부로서 포인트-투-포인트(P-P) 인터페이스(1676 및 1678)를 포함하며, 마찬가지로 제 2 프로세서(1680)는 P-P 인터페이스(1686 및 1688)를 포함한다. 프로세서(1670, 1680)는 포인트-투-포인트(P-P) 인터페이스 회로(1678, 1688)를 이용하는 P-P 인터페이스(1650)를 통해 정보를 교환할 수 있다. 도 16에 도시된 바와 같이, IMC(1672 및 1682)는 프로세서를 각각의 메모리, 즉 각각의 프로세서에 로컬로 소속되는 메인 메모리의 일부일 수 있는 메모리(1632) 및 메모리(1634)에 연결한다.
프로세서(1670, 1680)는 각기 포인트-투-포인트 인터페이스 회로(1676, 1694, 1686, 1698)를 이용하는 개개의 P-P 인터페이스(1652, 1654)를 통해 칩셋(1690)과 정보를 교환한다. 칩셋(1690)은 또한 고성능 그래픽 인터커넥트(1639)를 따라서 놓인 인터페이스 회로(1692)를 통해 고성능 그래픽 회로(1638)와 정보를 교환한다.
공유 캐시(도시되지 않음)는 프로세서 또는 두 프로세서 이외의 곳 중 어느 한 곳에 포함될 수 있지만, P-P 인터커넥트를 통해 프로세서와 접속되어, 만일 프로세서가 저전력 모드에 놓여있을 때 프로세서의 로컬 캐시 정보 중 어느 하나 또는 모두가 공유 캐시에 저장될 수 있게 한다.
칩셋(1690)은 인터페이스(1695)를 통해 제 1 버스(1616)에 연결될 수 있다. 일 실시예에서, 본 발명의 범위가 이것으로 한정되지 않지만, 제 1 버스(1616)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스나 다른 3 세대 I/O 인터커넥트 버스와 같은 버스일 수 있다.
도 16에 도시된 바와 같이, 각종 I/O 장치(1614)는 제 1 버스(1616)를 제 2 버스(1620)에 연결하는 버스 브릿지(1618)와 함께 제 1 버스(1616)에 연결된다. 일 실시예에서, 제 2 버스(1620)는 적은 핀 수(low pin count, LPC) 버스를 포함한다. 일 실시예에서, 예를 들면 키보드 및/또는 마우스(1622), 통신 디바이스(1627) 및 종종 명령어/코드 및 데이터(1630)를 포함하는 디스크 드라이브나 다른 대량 저장 디바이스와 같은 저장 유닛(1628)를 비롯한 각종 디바이스가 제 2 버스(1620)에 연결된다. 또한, 오디오 I/O(1624)는 제 2 버스(1620)에 연결된 것으로 도시된다. 포함된 컴포넌트 및 인터커넥트 아키텍처가 바뀐 다른 아키텍처가 가능하다는 것을 주목하자. 예를 들면, 도 16의 포인트-투-포인트 아키텍처 대신, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 17을 참조하면, 본 발명에 따른 시스템 온-칩(SOC) 디자인의 실시예가 도시된다. 특정한 예시적인 예로서, SOC(1700)는 사용자 장비(UE)에 포함된다. 일 실시예에서, UE는 휴대폰, 스마트폰, 태블릿, 울트라-신 노트북, 광대역 어댑터를 갖춘 노트북, 또는 임의의 다른 유사 통신 디바이스와 같이 최종 사용자에 의해 사용되는 임의의 디바이스를 말한다. 종종 UE는 GSM 네트워크에서 잠재적으로 사실상 이동국(mobile station, MS)에 대응하는 기지국이나 노드에 접속한다.
여기서, SOC(1700)는 2 코어(1706 및 1707)를 포함한다. 앞에서 논의한 바와 유사하게, 코어(1706 및 1707)는 인텔® 아키텍처 코어™-기반의 프로세서, 어드번스드 마이크로 디바이스 인코포레이티드(Advanced Micro Devices, Inc, AMD) 프로세서, MIPS-기반 프로세서, ARM-기반 프로세서 디자인, 또는 이들의 고객뿐만 아니라 이들의 실시권자 또는 사용자와 같은 명령어 집합 아키텍처를 준수할 수 있다. 코어(1706 및 1707)는 버스 인터페이스 유닛(1709) 및 L2 캐시(1711)와 연관된 캐시 제어(1708)에 연결되어 SOC(1700)의 다른 부품과 통신한다. 인터커넥트(1710)는 앞에서 논의한 바와 같이, 본 명세서에서 설명된 하나 이상의 양태를 잠재적으로 구현하는IOSF, AMBA, 또는 기타 인터커넥트와 같은 온-칩 인터커넥트를 포함한다.
인터커넥트(1710)는 SIM 카드와 인터페이싱하는 가입자 식별 모듈(Subscriber Identity Module, SIM)(1730), 코어(1706 및 1707)에 의한 실행을 위한 부팅 코드를 보유하여 SOC(1700)를 초기화하고 부팅하는 부팅 롬(1735), 외부 메모리(예를 들면, DRAM(1760))와 인터페이싱하는 SDRAM 제어기(1740), 비휘발성 메모리(예를 들면, 플래시(1765))와 인터페이싱하는 플래시 제어기(1745), 주변 장치와 인터페이싱하는 주변 장치 제어(1750)(예를 들면, 직렬 주변장치 인터페이스), 입력(예를 들면, 터치에 의한 입력)을 디스플레이하고 수신하는 비디오 코덱(1720) 및 비디오 인터페이스(1725), 그래픽 관련 계산을 수행하는 GPU(1715) 등과 같은 다른 컴포넌트에 통신 채널을 제공한다. 이러한 인터페이스 중 임의의 인터페이스는 본 명세서에서 설명된 본 발명의 양태를 포함할 수 있다.
또한, 시스템은 블루투스 모듈(1770), 3G 모뎀(1775), GPS(1785), 및 WiFi(1785)와 같은 통신을 위한 주변장치를 예시한다. 앞에서 언급한 바와 같이, UE는 통신을 위한 라디오를 포함한다는 것을 주목하자. 결과적으로, 이와 같은 주변장치 통신 모듈 모두가 필요한 것은 아니다. 그러나 UE의 일부 형태에서, 외부 통신을 위한 라디오가 포함될 것이다.
본 발명이 제한된 개수의 실시예에 대해 기술되었지만, 본 기술에서 통상의 지식을 가진 자들에게는 이로부터 다수의 수정과 변경이 인식될 것이다. 첨부의 청구범위는 그러한 모든 수정과 변경이 본 발명의 참 사상과 범위 내에 속하는 것으로 망라하고자 한다.
디자인은 모방에 이르는 창조에서부터 제조에 이르기까지 여러 단계를 거칠 수 있다. 디자인을 표현하는 데이터는 다수의 방식으로 디자인을 표현할 수 있다. 첫 번째로, 모방에서 유용한 것으로서, 하드웨어는 하드웨어 서술 언어 또는 다른 기능적 서술 언어를 이용하여 표현될 수 있다. 또한, 로직 및/또는 트랜지스터 게이트를 가진 회로 레벨 모델은 디자인 프로세서의 일부 단계에서 생성될 수 있다. 뿐만 아니라, 몇몇 단계에서, 대부분의 디자인은 하드웨어 모델로 각종 디바이스의 물리적인 배치를 표현하는 데이터의 레벨에 이른다. 통상의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 제조하는데 사용되는 마스크 용도의 여러 마스크 층 상에 각종 특징의 존재 또는 부재를 명시하는 데이터일 수 있다. 디자인의 임의의 표현에 있어서, 데이터는 임의의 형태의 머신 판독가능한 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광 저장소는 정보를 저장하기 위해 변조되거나 그렇지 않고 그러한 정보를 전송하기 위해 생성되는 광 또는 전기파를 통해 전송되는 정보를 저장하는 머신 판독가능한 매체일 수 있다. 코드나 디자인을 표시 또는 전달하는 전기 반송파가 전기 신호의 복사, 버퍼링, 또는 재전송이 수행되는 범위에 이르기까지 전송될 때, 새로운 복사가 이루어진다. 그러므로 통신 공급자 또는 네트워크 공급자는 유형의 머신-판독가능한 매체상에, 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하는 반송파로 인코딩된 정보와 같은 물품을 저장할 수 있다.
본 명세서에서 사용된 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 말한다. 예로서, 모듈은 마이크로제어기에 의해 실행되도록 적응된 코드를 저장하는 비일시적인 매체와 연관되는 마이크로제어기와 같은 하드웨어를 포함한다. 그러므로 일 실시예에서, 모듈이라고 언급하는 것은 비일시적 매체상에 보유되는 코드를 인식 및/또는 실행하도록 명시적으로 구성된 하드웨어를 말하는 것이다. 그뿐만 아니라, 다른 실시예에서, 모듈의 사용은 마이크로제어기에 의해 실행되어 미리 설정된 동작을 수행하도록 명시적으로 적응된 코드를 포함하는 비일시적 매체를 말한다. 또 다른 실시예에서 추론될 수 있는 것처럼, (이 예에서) 모듈이라는 용어는 마이크로제어기와 비일시적 매체의 조합을 말할 수 있다. 종종 떼어져 있는 것처럼 도시되는 모듈 경계는 일반적으로 변하기도 하며 잠재적으로 중첩한다. 예를 들면, 제 1 및 제 2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유하면서, 잠재적으로 일부의 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 유지할 수 있다. 일 실시예에서, 로직이라는 용어의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래머블 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시예에서, '하도록 구성된'이라는 관용구의 사용은 지정되거나 결정된 작업을 수행하도록 장치, 하드웨어, 로직, 또는 소자를 배열, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 말한다. 이 예에서, 동작하지 않는 장치 또는 요소는 만일 이것이 지정된 작업을 수행하도록 설계되고, 결합되고, 및/또는 상호접속된다면 여전히 그 지정된 작업을 수행'하도록 구성'된다. 전적으로 예시적인 예로서, 로직 게이트는 동작 중에 0이나 1을 제공할 수 있다. 그러나 인에이블 신호를 클록에 제공'하도록 구성된' 로직 게이트라도 1이나 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 그 대신, 로직 게이트는 동작 중에 1이나 0의 출력이 발생하여 클럭을 인에이블하게 하는 몇 가지 방식으로 결합된 로직 게이트이다. 되풀이하면 '하도록 구성된'이라는 용어의 사용은 동작을 필요로 하지 않지만, 그 대신 장치, 하드웨어, 및/또는 소자의 잠재한 상태에 초점을 맞추는 것임을 주목하여야 하며, 이 경우 잠재적 상태에서 장치, 하드웨어, 및/또는 소자는 장치, 하드웨어, 및/또는 소자가 동작하고 있을 때 특별한 작업을 수행하도록 설계된다.
그뿐만 아니라, 일 실시예에서, '하도록', '할 수 있는', 및/또는 '동작 가능한'이라는 관용구의 사용은 장치, 로직, 하드웨어, 및/또는 소자를 명시된 방식으로 사용할 수 있게 하는 그런 방법으로 일부 장치, 로직, 하드웨어, 및/또는 소자가 설계된 것을 말한다. 일 실시예에서, 하도록, 할 수 있는, 또는 동작 가능한이라는 용어의 사용은 장치, 로직, 하드웨어, 및/또는 소자의 잠재한 상태를 말하며, 이 경우 장치, 로직, 하드웨어, 및/또는 소자는 동작하고 있지 않지만 명시된 방식으로 장치를 사용할 수 있게 하는 그러한 방식으로 설계되어 있다.
본 명세서에서 사용된 바와 같은 값은 개수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 논리 값, 또는 논리 값의 사용은 단순히 이진 논리 상태를 표현하는 1의 값 및 0의 값을 말하기도 한다. 예를 들면, 1은 하이 로직 레벨을 말하며 0은 로우 로직 레벨을 말한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일의 논리값이나 여러 논리 값을 보유할 수 있다. 그러나 컴퓨터 시스템에서 값의 다른 표현이 사용되고 있다. 예를 들면, 십진수 10은 1010이라는 이진값 및 16진 문자 A로서 표현될 수도 있다. 그러므로 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.
더욱이, 상태는 값 또는 값의 부분으로 표현될 수 있다. 예로서, 논리 1과 같은 제 1 값은 디폴트 또는 초기 상태를 표현할 수 있고, 반면 논리 0과 같은 제 2 값은 비-디폴트 상태를 표현할 수 있다. 또한, 일 실시예에서, 리셋 또는 셋이라는 용어는 각기 디폴트 및 갱신된 값이나 상태를 말한다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉 리셋을 포함하며, 반면 갱신된 값은 잠재적으로 로우 논리 값, 즉 셋을 포함한다. 값들의 임의의 조합은 임의의 개수의 상태들을 표현하기 위해 활용될 수 있다.
전술한 방법, 하드웨어, 소프트웨어, 펌웨어 또는 코드 세트의 실시예들은 프로세싱 요소에 의해 실행 가능한 머신 액세스 가능한, 머신 판독가능한, 컴퓨터 액세스 가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된 명령어 또는 코드를 통해 구현될 수 있다. 비일시적 머신 액세스 가능한/판독 가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태의 정보를 제공(즉, 저장 및/또는 전송)하는 임의의 메커니즘을 포함한다. 예를 들면, 비일시적인 머신 액세스 가능한 매체는 스태틱 랜덤 액세스 메모리(static random-access memory, SRAM) 또는 다이나믹 RAM(dynamic random-access memory, DRAM)과 같은 랜덤 액세스 메모리(RAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적(전파된) 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 보유하기 위한 다른 형태의 저장 디바이스 등을 포함하며, 이들은 이들로부터 정보를 수신할 수 있는 비일시적 매체와 구별될 것이다.
본 발명의 실시예들을 수행하는 로직을 프로그래밍하는데 사용되는 명령어는 DRAM, 캐시, 플래시 메모리, 또는 여타 저장소와 같은 시스템 내 메모리 내에 저장될 수 있다. 그뿐만 아니라, 명령어는 네트워크를 통해 또는 다른 컴퓨터 판독가능한 매체에 의해 분산될 수 있다. 그래서 머신 판독가능한 매체는 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘, 다만 이것으로 제한되지 않지만, 플로피 디스켓, 광 디스크, 컴팩트 디스크 판독 전용 메모리(Compact Disc, Read-Only Memory, CD-ROM), 및 광자기 디스크, 판독 전용 메모리(Read-Only Memory, ROM), 랜덤 액세스 메모리(RAM), 소거가능한 프로그래머블 판독 전용 메모리(Erasable Programmable Read-Only Memory, EPROM), 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향이나 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐 정보의 전송에 사용되는 유형의 머신 판독가능한 저장소를 포함할 수 있다. 따라서, 컴퓨터 판독가능한 매체는 전자 명령어 또는 정보를 머신(예를 들면, 컴퓨터)에 의해 판독가능한 형태로 저장 또는 전송하기에 적합한 임의의 형태의 유형의 머신 판독가능한 매체를 포함한다.
다음의 예는 본 명세서에 따른 실시예들과 관련된다. 하나 이상의 실시예는 집적 회로 디바이스 내 하나 이상의 집적 블록의 구성 파라미터를 정의하는 데이터 구조에 액세스하고, 집적 블록 중 하나 이상의 집적 블록을 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 구성하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있고, 여기서 구성 파라미터는 런타임 이전에 설정되고 데이터 구조에 지속적으로 저장된다.
적어도 일 예에서, 구성 파라미터는 하나 이상의 집적 블록에 대해 유지되는 메타데이터를 기초로 한다.
적어도 일 예에서, 구성 파라미터 중 적어도 일부는 집적 회로의 구축 시간에 정의된다.
적어도 일 예에서, 데이터 구조에서 정의된 구성 파라미터의 적어도 일부분은 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect (PCI) Express, PCIe) 역량을 포함한다.
적어도 일 예에서, 구성 파라미터는 각각의 디바이스에 의해 지원되는 전송 모드를 포함하며, 전송 모드는 정의된 전송 계층에 속한 모드를 포함한다.
적어도 일 예에서, 데이터 구조는 각각의 하나 이상의 집적 블록마다, 집적 블록의 각각의 PCI 클래스, 서브클래스, 및 프로그래밍 인터페이스를 식별한다.
적어도 일 예에서, 집적 회로 디바이스 내 하나 이상의 레지스터는 런타임 시에 데이터 구조에서 정의된 구성 정보에 기초하여 채워진다.
적어도 일 예에서, 런타임 시에 하나 이상의 집적 블록과 연관된 레지스터의 쿼리로부터 생성되는 데이터가 액세스될 수 있다.
적어도 일 예에서, 하나 이상의 집적 블록 중 적어도 하나의 블록의 부가적인 구성 파라미터를 식별하는 데이터가 수신될 수 있으며, 부가적인 구성 파라미터는 런타임 시에 발견된다.
적어도 일 예에서, 구성은 오퍼레이팅 시스템에 의해 수행되며 데이터는 BIOS로부터 수신된다.
적어도 일 예에서, 시스템 내 하나 이상의 레지스터가 데이터 구조에 링크되고 데이터 구조에서 정의된 구성 파라미터로 채워지며, 데이터 구조에서 정의된 구성 파라미터 중 특정한 하나의 구성 파라미터가 변경될 수 있으며, 특정의 레지스터 값은 특정의 레지스터 값과 데이터 구조 사이의 링크에 기초하여 특정한 구성 파라미터에 대한 변경을 반영하도록 갱신된다.
적어도 일 예에서, 장치가 제공되며, 장치는 처리 요소 및 복수의 집적 블록을 포함하는 집적 회로와, 런타임 이전에 복수의 집적 블록 중 적어도 하나의 블록의 복수의 구성 파라미터를 보유하는 영구 저장소와, 복수의 구성 파라미터에 기초하여 복수의 집적 블록 중 적어도 하나의 블록을 구성하고 영구 저장소로부터 복수의 집적 블록 중 적어도 하나의 블록의 상태 레지스터에 액세스하는 것을 서비스하는 로직을 포함한다.
적어도 일 예에서, 시스템이 제공되며, 시스템은 적어도 하나의 프로세서와, 복수개의 디바이스와, 메모리에 저장되어 복수개의 디바이스 중 하나 이상의 디바이스의 구성 파라미터를 정의하는 데이터 구조 - 구성 파라미터는 지속적으로 정의됨 - 와, 데이터 구조에 액세스하고 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 디바이스 중 하나 이상의 디바이스를 구성하는 오퍼레이팅 시스템을 포함한다.
적어도 일 예에서, 복수개의 디바이스 중 적어도 일부는 IP 블록을 포함한다.
적어도 일 예에서, 시스템은 시스템 온 칩을 포함한다.
적어도 일 예에서, 장치가 제공되며 장치는 시스템 내 하나 이상의 디바이스의 구성 파라미터를 정의하는 데이터 구조를 저장하는 시스템 메모리와, 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 디바이스 중 하나 이상의 디바이스를 구성하는 구성 로직을 포함하며, 구성 파라미터는 시스템의 런타임 이전에 설정되고 데이터 구조에 지속적으로 저장된다. 데이터 구조는 수정 가능한 오퍼레이팅 시스템일 수 있다.
하나 이상의 실시예는 적어도 하나의 상위 프로토콜 계층 및 표준화된 전송 계층을 제공하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있고, 전송 계층은 적재/저장 아키텍처를 채용하고 복수의 정의된 전송 모드를 포함하며, 상위 프로토콜 계층은 모드 중 적어도 특정 모드를 통해 제공되는 서비스를 활용한다.
적어도 일 예에서, 전송 계층은 시스템 내 여러 디바이스 각각에 의해 사용하기 위해 이용 가능해진다.
적어도 일 예에서, 상위 프로토콜 계층 및 표준화된 전송 계층은 시스템 내 복수의 디바이스 중 특정 디바이스의 드라이버에 의해 사용된다.
적어도 일 예에서, 시스템은 시스템 온 칩을 포함한다.
적어도 일 예에서, 복수의 디바이스는 시스템 내에 통합된다.
적어도 일 예에서, 각각의 복수의 디바이스는 전송 계층을 활용하는 연관된 드라이버를 갖는다.
적어도 일 예에서, 전송 계층은 PCI-기반 전송 서비스를 포함한다.
적어도 일 예에서, 전송 계층은 PCIe-기반 전송 서비스를 포함한다.
적어도 일 예에서, 전송 계층은 제 1 전송 프로토콜에 기초하며 상위 프로토콜 계층은 상이한 제 2 프로토콜에 기초한다.
적어도 일 예에서, 복수의 모드는 적어도 다섯 개의 모드를 포함한다.
적어도 일 예에서, 복수의 모드 중 특정 모드는 다중 큐잉 및 분산/수집을 허용하는 모드를 포함한다.
적어도 일 예에서, 복수의 모드 중 다른 모드는 분산/수집 없이 간략화한 모드를 포함한다.
적어도 일 예에서, 복수의 모드 중 다른 모드는 시스템 메모리에서 고정 버퍼를 가진 간략화한 모드를 포함하며 간략화한 모드는 버스 마스터링을 포함한다.
적어도 일 예에서, 복수의 모드 중 제 3 모드는 버스 마스터링 없는 간략화한 모드를 포함한다.
적어도 일 예에서, 복수의 모드 중 다른 모드는 버스 마스터링 없이 데이터 이동에 대해 바이트 스트림 지원을 제공하는 간략화한 모드를 포함한다.
적어도 일 예에서, 상위 레벨 프로토콜은 전송 계층의 복수의 모드 중 둘 이상의 모드를 활용한다.
적어도 일 예에서, 상위 레벨 프로토콜은 전송 계층의 복수의 모드 전부보다 적게 활용한다.
하나 이상의 실시예에서, 시스템이 제공될 수 있고 시스템은 적어도 하나의 데이터 프로세서와, 인터커넥트 패브릭과, 표준화된 전송 계층에 액세스하고 활용하는 제 1 전송 로직을 포함하는 제 1 디바이스를 포함하며, 전송 계층은 적재/저장 아키텍처를 채용하고 복수의 정의된 전송 모드를 포함한다. 시스템은 표준화된 전송 계층에 액세스하고 활용하는 제 2 전송 로직을 포함하는 제 2 디바이스를 포함할 수 있다.
적어도 일 예에서, 적어도 제 1 및 제 2 디바이스마다, 복수의 모드 중 어느 모드가 각각의 디바이스에 의해 지원되는지를 정의하는 적어도 하나의 데이터 구조를 저장하는 적어도 하나의 메모리 요소가 제공될 수 있다.
적어도 일 예에서, 시스템은 데이터 구조에서 식별된 구성 속성에 기초하여 제 1 및 제 2 디바이스를 구성하기 위한 구성 로직을 포함할 수 있다.
적어도 일 예에서, 제 1 전송 로직은 복수의 모드의 제 1 서브세트를 활용하도록 정의되며 제 2 전송 로직은 복수의 모드의 상이한 제 2 서브세트를 활용하도록 정의된다.
적어도 일 예에서, 제 1 디바이스는 제 1 IP 블록을 포함하며 제 2 디바이스는 제 2 IP 블록을 포함한다.
적어도 일 예에서, 시스템은 시스템 온 칩(SoC)를 포함한다.
하나 이상의 실시예는 시스템 내 하나 이상의 디바이스의 구성 파라미터를 정의하는 데이터 구조에 액세스하고, 구성 파라미터로부터 디바이스 중 특정 디바이스의 로직이 표준화된 전송 계층에 소속되어 있는 것을 식별하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있고, 전송 계층은 적재/저장 아키텍처를 채용하고 복수의 정의된 전송 모드를 포함하며, 복수의 모드 중 어느 모드가 특정 디바이스에 적용할지를 결정한다.
적어도 일 예에서, 디바이스 중 하나 이상의 디바이스는 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 구성된다.
적어도 일 예에서, 구성 파라미터는 런타임 이전에 설정되고 데이터 구조에 지속적으로 저장된다.
적어도 일 예에서, 특정 디바이스의 로직이 복수의 모드 중 특정 모드를 사용한다는 조건이 결정된다.
적어도 일 예에서, 복수의 모드 중 특정 모드를 이용하여 특정 디바이스로부터 데이터의 전송이 용이해진다.
적어도 일 예에서, 데이터는 특정 디바이스로부터 디바이스 중 다른 디바이스로 직접 전송된다.
적어도 일 예에서, 디바이스 중 하나 이상의 디바이스는 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 구성된다.
하나 이상의 실시예는 디바이스-대-디바이스 데이터 전송을 위해 제 1 디바이스의 제 2 디바이스와의 호환성을 결정하고, 디바이스-대-디바이스 데이터 전송을 위해 제 1 디바이스를 구성하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있고, 호환성은 제 1 디바이스의 클래스, 서브클래스, 및 프로그래밍 인터페이스(PI)에 기초한 제 1 디바이스의 분류 및 제 2 디바이스의 클래스, 서브클래스, 및 프로그래밍 인터페이스(PI)에 기초한 제 2 디바이스의 분류에 기초한다.
적어도 일 예에서, 호환성은 각 디바이스의 구성 정보를 식별하는 데이터 구조로부터 결정된다.
적어도 일 예에서, 구성 파라미터는 시스템의 런타임 이전에 데이터 구조에서 지속적으로 설정되며 데이터 구조는 시스템 메모리에 지속적으로 저장된다.
적어도 일 예에서, 구성 로직은 또한 서비스 요청을 식별하고 서비스 요청에 필요한 디바이스-대-디바이스 데이터 전송을 구성한다.
적어도 일 예에서, 서비스 요청은 소프트웨어 애플리케이션의 서비스 요청을 포함한다.
적어도 일 예에서, 구성 로직은 서비스 요청에 기초하여 제 1 디바이스를 소스로서 식별하고, 서비스 요청에 기초하여 제 2 디바이스를 싱크로서 식별한다.
적어도 일 예에서, 구성 로직은 또한 서비스 종료 요청을 수신하고, 서비스 종료 요청에 기초하여 제 1 디바이스를 디바이스-대-디바이스 데이터 전송에서 디스에이블하고, 서비스 종료 요청에 기초하여 제 2 디바이스를 디바이스-대-디바이스 데이터 전송에서 디스에이블한다.
적어도 일 예에서, 서비스 종료 요청은 소프트웨어 애플리케이션으로부터 수신되며, 소프트웨어 애플리케이션은 또한 서비스 요청을 발생한다.
적어도 일 예에서, 구성 로직은 제 1 디바이스와 제 2 디바이스 사이의 디바이스-대-디바이스 데이터 전송이 시스템 내 디바이스에 대해 유지된 정적의 구성 데이터로부터의 적법한 트랜잭션인지를 결정한다.
적어도 일 예에서, 구성 로직은 구성 데이터로부터 제 1 디바이스와 제 2 디바이스 사이의 디바이스-대-디바이스 데이터 전송의 전송 유형을 결정한다.
적어도 일 예에서, 디바이스-대-디바이스 전송은 제 1 및 제 2디바이스에 의해 지원된 일반적인 PCI 기반 전송 계층을 이용한다.
적어도 일 예에서, 전송 계층은 복수개의 모드를 포함하고, 제 1 및 제 2 디바이스에 의해 지원된 모드의 각각의 서브세트는 구성 데이터로부터 결정되며, 전송 유형은 제 1 및 제 2 디바이스에 의해 지원된 모드의 서브세트에 기초하여 결정된다.
적어도 일 예에서, 호환성은 식별된 서비스 요청에 기초하여 결정될 수 있다.
적어도 일 예에서, 서비스 요청에 기초하여 제 1 및 제 2 디바이스를 식별하는 것은 각각의 제 1 및 제 2 디바이스의 역량을 식별하는 것과 서비스 요청에 대해 제 1 및 제 2 디바이스의 각각의 역량이 디바이스-대-디바이스 데이터 전송에서 제 1 및 제 2 디바이스의 사용을 가능하게 하는 것을 결정하는 것을 포함한다.
적어도 일 예에서, 메모리에 저장되어 디바이스-대-디바이스 데이터 전송을 위해 제 1 디바이스의 제 2 디바이스와의 호환성을 결정하는 정적의 구성 데이터가 액세스될 수 있다.
적어도 일 예에서, 서비스 요청은 소프트웨어 애플리케이션의 서비스 요청이다.
적어도 일 예에서, 디바이스-대-디바이스 데이터 전송은 PCI 기반 디바이스-대-디바이스 데이터 전송을 포함한다.
적어도 일 예에서, 디바이스-대-디바이스 데이터 전송은 PCIe 기반 디바이스-대-디바이스 데이터 전송을 포함한다.
적어도 일 예에서, 디바이스는 SoC 내 집적 블록일 수 있다.
하나 이상의 실시예는 정의된 인터커넥트를 이용하여 통신을 구현하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있고, 통신은 PCI 기반 프로토콜 스택의 트랜잭션 계층을 통해 구현되며 통신은 데이터 링크 계층 제어 데이터 및 물리 계층 제어 로직 제어 데이터를 중단시킨다.
적어도 일 예에서, 정의된 인터커넥트는 제어 신호들의 정의된 세트를 포함한다.
적어도 일 예에서, 제어 신호들의 세트는 다운스트림 디바이스의 전력 게이팅 제어를 가능하게 해준다.
적어도 일 예에서, 제어 신호들의 세트는 발송, 미발송, 및 완료 형태 패킷을 지원한다.
적어도 일 예에서, 각각의 패킷은 헤더 및 패이로드를 포함한다.
적어도 일 예에서, 제어 신호들의 세트는 핸드셰이크를 정의한다.
적어도 일 예에서, 핸드셰이크를 정의하는 제어 신호는 홀드 신호 및 유효 신호를 포함한다.
적어도 일 예에서, 제어 신호는 홀드 헤더 발송 신호, 홀드 헤더 미발송 신호, 홀드 헤더 완료 신호, 홀드 패이로드 발송 신호, 홀드 패이로드 미발송 신호, 홀드 패이로드 완료 신호를 포함한다.
적어도 일 예에서, 제어 신호는 헤더 발송 유효 신호, 헤더 미발송 유효 신호, 헤더 완료 유효 신호, 패이로드 발송 유효 신호, 패이로드 미발송 유효 신호, 패이로드 완료 신호를 포함한다.
적어도 일 예에서, 어써트될 때 홀드 신호는 특정의 대응하는 유형의 데이터가 신호를 어써트하는 디바이스로 전송되지 않다는 것을 표시한다.
적어도 일 예에서, 유효 신호는 신호를 어써트하는 디바이스에 의해 전송된 특정의 대응하는 유형의 데이터가 유효한 것을 표시한다.
적어도 일 예에서, 각각의 제 1 및 제 2 디바이스는 각자 통합된 IP 블록을 포함한다.
적어도 일 예에서, 시스템은 시스템 온 칩(SoC)을 포함한다.
하나 이상의 실시예는 시스템 온 칩(SoC)에 포함될 한 세트의 디바이스를 식별하는 데이터를 식별하고, 디바이스 세트 내 각 디바이스의 구성 메타데이터를 획득하고, 구성 메타데이터에 기초하여 SoC 내 디바이스의 구성을 결정하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 하드웨어 및/또는 소프트웨어 기반 로직, 및 방법을 제공할 수 있다.
적어도 일 예에서, 디바이스의 구성을 결정하는 것은 구성 메타데이터에 기초하여 SoC 상의 디바이스의 물리적인 레이아웃을 결정하는 것을 포함한다.
적어도 일 예에서, 디바이스의 구성을 결정하는 것은 구성 메타데이터에 기초하여 SoC 에 필요한 클록킹을 결정하는 것을 포함한다.
적어도 일 예에서, 디바이스의 구성을 결정하는 것은 디바이스 세트 내 각 디바이스들 간의 호환성을 결정하는 것을 포함한다.
적어도 일 예에서, 호환성은 디바이스 세트 내 각 디바이스들 사이에서 수행되는 호환성 검사로부터 결정되며 호환성 검사는 각 디바이스의 각자의 구성 메타데이터를 이용하여 수행된다.
적어도 일 예에서, 디바이스의 구성을 결정하는 것은 디바이스 세트 내 각 디바이스들의 역량을 결정하는 것을 포함한다.
적어도 일 예에서, 각 디바이스의 구성 메타데이터는 각 디바이스의 각자의 부차적 구조를 포함한다.
적어도 일 예에서, 디바이스 세트의 정적의 구성 정보는 결과로 초래되는 SoC의 구성 중에 액세스하기 위해 지속적으로 저장되는 것으로 결정된다.
적어도 일 예에서, 디바이스의 구성 메타데이터의 각자의 소스가 식별되고 구성 메타데이터의 각자의 소스에 질의한다.
적어도 일 예에서, 소스 중 적어도 하나의 소스는 각자의 디바이스의 공급자와 연관된 데이터 서버를 포함한다.
적어도 일 예에서, 소스 중 적어도 하나의 소스는 복수의 여러 디바이스의 구성 메타데이터를 저장하는 데이터베이스를 포함한다.
적어도 일 예에서, 구성 데이터 구조는 SoC 내 디바이스의 결정된 구성을 서술하기 위해 생성된다.
적어도 일 예에서, 구성 데이터 구조는 머신 판독 가능한 데이터 구조이다.
적어도 일 예에서, 구성 데이터 구조는 SoC의 오퍼레이팅 시스템의 구성을 결정할 때 사용하기 위해 적응된다.
적어도 일 예에서, 시스템 온 칩(SoC)에 포함될 디바이스 세트를 식별하는 데이터는 적어도 부분적으로 사용자-정의되며 SoC 내 디바이스의 구성은 추가적인 사용자 개입 없이 결정된다.
적어도 일 예에서, 구성 메타데이터는 정의된 템플릿에 따라서 구조화된다.
적어도 일 예에서, 오퍼레이팅 시스템의 구성은 SoC에 대하여 구성 메타데이터로부터 결정된 SoC 내 디바이스의 구성으로부터 결정된다.
적어도 일 예에서, 구성 메타데이터는 정의된 템플릿에 따른다.
적어도 일 예에서, 구성 메타데이터를 판독하여 디바이스 세트 내 각 디바이스의 구성 속성을 결정할 수 있는 스티처 툴이 제공된다. 스티처 툴은 복수의 소스에 질의하여 구성 메타데이터를 획득할 수 있다. 스티처 툴은 SoC에 필요한 인터커넥트 패브릭을 결정할 수 있다.
본 명세서 전체에서 "일 실시예" 또는 실시예"라고 언급하는 것은 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 그래서, 본 명세서의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구가 출현한다 하여 반드시 동일한 실시예를 말하는 것은 아니다. 뿐만 아니라, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
전술한 명세서에서, 상세한 설명은 특정의 예시적인 실시예를 참조하여 제공되었다. 그러나 첨부의 청구범위에서 진술되는 바와 같이 본 발명의 폭넓은 사상과 범위를 일탈하지 않고도 다양한 수정 및 변경이 이루어질 수 있다는 것이 분명할 것이다. 따라서, 명세서와 도면은 제한적인 의미라기보다 오히려 예시적인 의미로 간주된다. 뿐만 아니라, 실시예 및 다른 예시적인 언어의 전술한 사용은 필연적으로 동일한 실시예 또는 동일한 예를 말하는 것이 아니고, 상이하고 구별되는 실시예는 물론이고 잠재적으로 동일한 실시예를 말할 수 있다.

Claims (25)

  1. 장치로서,
    처리 요소 및 복수의 집적 블록(integrated block)을 포함하는 집적 회로(integrated circuit)와,
    런타임 이전에 상기 복수의 집적 블록 중 적어도 하나의 블록의 복수의 구성 파라미터를 보유하는 영구 저장소(persistent storage)와,
    상기 복수의 구성 파라미터에 기초하여 상기 복수의 집적 블록 중 상기 적어도 하나의 블록을 구성하고 상기 영구 저장소로부터 상기 복수의 집적 블록 중 상기 적어도 하나의 블록의 상태 레지스터에 액세스하는 것을 서비스하는 로직을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 구성 파라미터는 상기 하나 이상의 집적 블록에 대해 유지되는 메타데이터를 기초로 하는
    장치.
  3. 제 1 항에 있어서,
    상기 구성 파라미터 중 적어도 일부는 상기 집적 회로의 구축 시간에 정의되는
    장치.
  4. 제 1 항에 있어서,
    상기 로직은 또한,
    런타임 시에 상기 하나 이상의 집적 블록과 연관된 레지스터의 쿼리로부터 생성된 데이터에 액세스하는
    장치.
  5. 제 4 항에 있어서,
    상기 레지스터는 상태 레지스터 및 구성 레지스터 중 하나 이상을 포함하는
    장치.
  6. 제 1 항에 있어서,
    데이터 구조가 시스템 메모리에 저장되는
    장치.
  7. 제 1 항에 있어서,
    상기 집적 회로는 시스템 온 칩을 포함하는
    장치.
  8. 코드가 저장되는 적어도 하나의 머신 액세스 가능한 저장 매체로서,
    상기 코드는 머신에서 실행될 때, 상기 머신으로 하여금,
    집적 회로 디바이스 내 하나 이상의 집적 블록의 구성 파라미터를 정의하는 데이터 구조에 액세스하도록 하고,
    상기 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 상기 집적 블록 중 하나 이상의 블록을 구성하도록 하며,
    상기 구성 파라미터는 런타임 이전에 설정되고 상기 데이터 구조에 지속적으로 저장되는
    머신 액세스 가능한 저장 매체.
  9. 제 8 항에 있어서,
    상기 구성 파라미터는 하나 이상의 집적 블록에 대해 유지되는 메타데이터를 기초로 하는
    머신 액세스 가능한 저장 매체.
  10. 제 8 항에 있어서,
    상기 구성 파라미터 중 적어도 일부는 상기 집적 회로 디바이스의 구축 시간에 정의되는
    머신 액세스 가능한 저장 매체.
  11. 제 8 항에 있어서,
    상기 데이터 구조에서 정의된 상기 구성 파라미터의 적어도 일부분은 주변 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect (PCI) Express, PCIe) 기능(capabilities)을 포함하는
    머신 액세스 가능한 저장 매체.
  12. 제 8 항에 있어서,
    상기 구성 파라미터는 상기 각각의 디바이스에 의해 지원되는 전송 모드를 포함하며, 상기 전송 모드는 정의된 전송 계층에 속한 모드를 포함하는
    머신 액세스 가능한 저장 매체.
  13. 제 8 항에 있어서,
    상기 데이터 구조는 각각의 상기 하나 이상의 집적 블록마다, 상기 집적 블록의 각각의 PCI 클래스, 서브클래스, 및 프로그래밍 인터페이스를 식별하는
    머신 액세스 가능한 저장 매체.
  14. 제 8 항에 있어서,
    상기 집적 회로 디바이스 내 하나 이상의 레지스터는 런타임 시에 상기 데이터 구조에서 정의된 구성 정보에 기초하여 채워지는
    머신 액세스 가능한 저장 매체.
  15. 제 8 항에 있어서,
    상기 코드는 상기 머신에서 실행될 때, 상기 머신으로 하여금 또한
    런타임 시에 상기 하나 이상의 집적 블록과 연관된 레지스터의 쿼리로부터 생성된 데이터에 액세스하도록 하는
    머신 액세스 가능한 저장 매체.
  16. 방법으로서,
    시스템의 런타임 이전에 정의된 영구 데이터 구조에 액세스하는 단계 -상기 데이터 구조는 상기 시스템 내 하나 이상의 집적 블록의 구성 파라미터를 정의함 - 와,
    각각의 상기 하나 이상의 디바이스마다, 상기 데이터 구조로부터 상기 시스템의 구성 파라미터를 식별하는 단계와,
    상기 구성 파라미터에 기초하여 상기 하나 이상의 집적 블록 중 적어도 하나의 블록을 구성하는 단계를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 하나 이상의 집적 블록 중 적어도 하나의 블록의 부가적인 구성 파라미터를 식별하는 데이터를 수신하는 단계를 더 포함하며,
    상기 부가적인 구성 파라미터는 런타임 시에 발견되는
    방법.
  18. 제 17 항에 있어서,
    상기 구성은 오퍼레이팅 시스템에 의해 수행되며 상기 데이터는 BIOS로부터 수신되는
    방법.
  19. 제 16 항에 있어서,
    상기 시스템 내 하나 이상의 레지스터가 데이터 구조에 링크되고 상기 데이터 구조에서 정의된 구성 파라미터로 채워지며,
    상기 방법은 상기 데이터 구조에서 정의된 상기 구성 파라미터 중 특정한 하나의 구성 파라미터를 변경하는 단계를 더 포함하며,
    특정의 레지스터 값이 상기 특정의 레지스터 값과 상기 데이터 구조 사이의 링크에 기초하여 상기 특정한 구성 파라미터에 대한 변경을 반영하도록 갱신되는
    방법.
  20. 시스템으로서,
    상기 시스템의 런타임 이전에 정의된 영구 데이터 구조에 액세스하는 수단 - 상기 데이터 구조는 상기 시스템 내 하나 이상의 집적 블록의 구성 파라미터를 정의함 - 과,
    각각의 상기 하나 이상의 집적 블록마다, 상기 데이터 구조로부터 상기 집적 블록의 구성 파라미터를 식별하는 수단과,
    상기 구성 파라미터에 기초하여 상기 하나 이상의 집적 블록 중 적어도 하나의 블록을 구성하는 수단을 포함하는
    시스템.
  21. 시스템으로서,
    적어도 하나의 프로세서와,
    복수개의 디바이스와,
    메모리에 저장되어 상기 복수개의 디바이스 중 하나 이상의 디바이스의 구성 파라미터를 정의하는 데이터 구조 - 상기 구성 파라미터는 영구적으로(persistently) 정의됨 - 와,
    오퍼레이팅 시스템을 포함하며, 상기 오퍼레이팅 시스템은,
    상기 데이터 구조에 액세스하고,
    상기 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 상기 디바이스 중 하나 이상의 디바이스를 구성하는
    시스템.
  22. 제 21 항에 있어서,
    상기 복수개의 디바이스 중 적어도 일부는 IP 블록을 포함하는
    시스템.
  23. 제 21 항에 있어서,
    상기 시스템은 시스템 온 칩을 포함하는
    시스템.
  24. 장치로서,
    시스템 내 하나 이상의 디바이스의 구성 파라미터를 정의하는 데이터 구조를 저장하는 시스템 메모리와,
    상기 데이터 구조에서 정의된 대응하는 구성 파라미터에 기초하여 상기 디바이스 중 하나 이상의 디바이스를 구성하는 구성 로직을 포함하며,
    상기 구성 파라미터는 상기 시스템의 런타임 이전에 설정되고 상기 데이터 구조에 영구적으로 저장되는
    장치.
  25. 제 24 항에 있어서,
    상기 데이터 구조는 수정 가능한 오퍼레이팅 시스템인
    장치.
KR1020167013464A 2013-12-23 2013-12-23 통합된 컴포넌트 인터커넥트 KR101894230B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/077512 WO2015099660A1 (en) 2013-12-23 2013-12-23 Integrated component interconnect

Publications (2)

Publication Number Publication Date
KR20160074645A KR20160074645A (ko) 2016-06-28
KR101894230B1 true KR101894230B1 (ko) 2018-09-04

Family

ID=53479337

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167013464A KR101894230B1 (ko) 2013-12-23 2013-12-23 통합된 컴포넌트 인터커넥트

Country Status (6)

Country Link
US (2) US10423552B2 (ko)
EP (1) EP3087495A4 (ko)
JP (1) JP6311164B2 (ko)
KR (1) KR101894230B1 (ko)
CN (1) CN105793829B (ko)
WO (1) WO2015099660A1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013105967A1 (en) * 2012-01-13 2013-07-18 Intel Corporation Efficient peer-to-peer communication support in soc fabrics
US10423552B2 (en) 2013-12-23 2019-09-24 Intel Corporation Integrated component interconnect
JP2015176214A (ja) * 2014-03-13 2015-10-05 株式会社東芝 通信装置
US9830289B2 (en) 2014-09-16 2017-11-28 Apple Inc. Methods and apparatus for aggregating packet transfer over a virtual bus interface
US10078361B2 (en) 2014-10-08 2018-09-18 Apple Inc. Methods and apparatus for running and booting an inter-processor communication link between independently operable processors
JP6525555B2 (ja) * 2014-11-04 2019-06-05 キヤノン株式会社 情報処理装置、その制御方法及びプログラム
US9727679B2 (en) * 2014-12-20 2017-08-08 Intel Corporation System on chip configuration metadata
US10042794B2 (en) 2015-06-12 2018-08-07 Apple Inc. Methods and apparatus for synchronizing uplink and downlink transactions on an inter-device communication link
CN105718333A (zh) * 2016-01-26 2016-06-29 山东超越数控电子有限公司 双路服务器主板主从cpu切换装置及其切换控制方法
US10085214B2 (en) 2016-01-27 2018-09-25 Apple Inc. Apparatus and methods for wake-limiting with an inter-device communication link
US10572390B2 (en) 2016-02-29 2020-02-25 Apple Inc. Methods and apparatus for loading firmware on demand
US10198364B2 (en) 2016-03-31 2019-02-05 Apple Inc. Memory access protection apparatus and methods for memory mapped access between independently operable processors
US11270053B2 (en) * 2016-07-08 2022-03-08 efabless corporation Systems and methods for assembling and developing an SoC efficiently using templates and designer input data
US10591976B2 (en) 2016-11-10 2020-03-17 Apple Inc. Methods and apparatus for providing peripheral sub-system stability
US10775871B2 (en) 2016-11-10 2020-09-15 Apple Inc. Methods and apparatus for providing individualized power control for peripheral sub-systems
US10911292B1 (en) * 2017-03-30 2021-02-02 Amazon Technologies, Inc. Controlling peer-to-peer communication
CN106971007B (zh) * 2017-04-28 2021-05-28 成都优易数据有限公司 一种利用数据结构控制的数据处理与数据分析框架
US10346226B2 (en) 2017-08-07 2019-07-09 Time Warner Cable Enterprises Llc Methods and apparatus for transmitting time sensitive data over a tunneled bus interface
US20190095554A1 (en) * 2017-09-28 2019-03-28 Intel Corporation Root complex integrated endpoint emulation of a discreet pcie endpoint
US10331612B1 (en) * 2018-01-09 2019-06-25 Apple Inc. Methods and apparatus for reduced-latency data transmission with an inter-processor communication link between independently operable processors
US10896476B2 (en) * 2018-02-22 2021-01-19 Netspeed Systems, Inc. Repository of integration description of hardware intellectual property for NoC construction and SoC integration
US10642951B1 (en) * 2018-03-07 2020-05-05 Xilinx, Inc. Register pull-out for sequential circuit blocks in circuit designs
US11381514B2 (en) 2018-05-07 2022-07-05 Apple Inc. Methods and apparatus for early delivery of data link layer packets
US10430352B1 (en) 2018-05-18 2019-10-01 Apple Inc. Methods and apparatus for reduced overhead data transfer with a shared ring buffer
US10673648B1 (en) * 2018-07-06 2020-06-02 Netronome Systems, Inc. Network interface device that sets an ECN-CE bit in response to detecting congestion at an internal bus interface
US10585699B2 (en) 2018-07-30 2020-03-10 Apple Inc. Methods and apparatus for verifying completion of groups of data transactions between processors
US10719376B2 (en) 2018-08-24 2020-07-21 Apple Inc. Methods and apparatus for multiplexing data flows via a single data structure
US10838450B2 (en) 2018-09-28 2020-11-17 Apple Inc. Methods and apparatus for synchronization of time between independently operable processors
US10789110B2 (en) 2018-09-28 2020-09-29 Apple Inc. Methods and apparatus for correcting out-of-order data transactions between processors
JP6700564B1 (ja) * 2018-12-28 2020-05-27 富士通クライアントコンピューティング株式会社 情報処理システム
JP7419662B2 (ja) * 2019-03-19 2024-01-23 富士フイルムビジネスイノベーション株式会社 マルチプロセッサシステム
CN113498600B (zh) * 2020-01-22 2022-11-25 华为技术有限公司 一种基于PCIe的数据传输方法及装置
EP4084423A4 (en) * 2020-01-22 2023-01-11 Huawei Technologies Co., Ltd. METHOD AND DEVICE FOR DATA TRANSMISSION ON PCIE BASE
US11416431B2 (en) * 2020-04-06 2022-08-16 Samsung Electronics Co., Ltd. System with cache-coherent memory and server-linking switch
US20210013999A1 (en) * 2020-06-04 2021-01-14 Intel Corporation Latency-Optimized Mechanisms for Handling Errors or Mis-Routed Packets for Computer Buses
US11848980B2 (en) * 2020-07-09 2023-12-19 Boray Data Technology Co. Ltd. Distributed pipeline configuration in a distributed computing system
US20210224213A1 (en) * 2021-03-19 2021-07-22 Intel Corporation Techniques for near data acceleration for a multi-core architecture
US20230017643A1 (en) 2021-07-18 2023-01-19 Elastics.cloud, Inc. Composable infrastructure enabled by heterogeneous architecture, delivered by cxl based cached switch soc
TW202306365A (zh) 2021-07-29 2023-02-01 韓商愛思開海力士有限公司 用於互連協定的訊框接收的資料處理的方法以及儲存裝置
TW202324986A (zh) 2021-12-09 2023-06-16 韓商愛思開海力士有限公司 用於互連協定的錯誤處理的方法、控制器以及儲存裝置
CN117389693B (zh) * 2023-12-12 2024-04-05 麒麟软件有限公司 一种硬件虚拟化系统io层安全检测方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011527097A (ja) * 2008-05-22 2011-10-20 インターナショナル・ビジネス・マシーンズ・コーポレーション システム・オン・チップ（ｓｏｃ）、設計構造、および方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6321282B1 (en) * 1999-10-19 2001-11-20 Rambus Inc. Apparatus and method for topography dependent signaling
DE10042633C2 (de) * 2000-08-30 2002-06-20 Infineon Technologies Ag Erkennung eines Geräte-Anschlußzustands beim USB
GB2368669B (en) * 2000-10-31 2005-06-22 Advanced Risc Mach Ltd Integrated circuit configuration
US7107362B2 (en) * 2003-05-19 2006-09-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit with configuration based on parameter measurement
JP4052265B2 (ja) * 2004-03-05 2008-02-27 日本電気株式会社 情報処理装置とデバイスドライバのロード方法並びにプログラム
TW200801952A (en) * 2006-06-02 2008-01-01 Via Tech Inc Method for setting up a peripheral component interconnect express (PCIE)
US7457900B2 (en) * 2006-06-20 2008-11-25 Intel Corporation Method for discovering and partitioning PCI devices
GB2452571A (en) * 2007-09-10 2009-03-11 Advanced Risc Mach Ltd Interconnect component generation within an integrated circuit
CN101650670B (zh) * 2008-08-14 2013-01-09 鸿富锦精密工业（深圳）有限公司 可共享应用程序配置参数的电子系统及其方法
EP2451280A4 (en) * 2009-07-09 2012-12-26 Crescendo Therapeutics Llc METHOD FOR WOUND HEALING AND SCALING MODULATION
TWI399647B (zh) * 2009-10-15 2013-06-21 Wistron Corp 回復電腦系統之基本輸出入系統之方法及相關電腦系統
GB2496886A (en) * 2011-11-24 2013-05-29 Melexis Technologies Nv Determining network address of integrated circuit network node
US10423552B2 (en) 2013-12-23 2019-09-24 Intel Corporation Integrated component interconnect

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011527097A (ja) * 2008-05-22 2011-10-20 インターナショナル・ビジネス・マシーンズ・コーポレーション システム・オン・チップ（ｓｏｃ）、設計構造、および方法

Also Published As

Publication number Publication date
CN105793829A (zh) 2016-07-20
JP6311164B2 (ja) 2018-04-18
CN105793829B (zh) 2020-01-21
US20160299860A1 (en) 2016-10-13
EP3087495A1 (en) 2016-11-02
US10423552B2 (en) 2019-09-24
EP3087495A4 (en) 2017-08-23
KR20160074645A (ko) 2016-06-28
US20200019522A1 (en) 2020-01-16
JP2017503238A (ja) 2017-01-26
WO2015099660A1 (en) 2015-07-02

Similar Documents

Publication Publication Date Title
KR101894230B1 (ko) 통합된 컴포넌트 인터커넥트
CN107077521B (zh) 片上系统配置元数据
US11657015B2 (en) Multiple uplink port devices
JP6147840B2 (ja) ルートポート及びＲＰＩＥ（ＲｏｏｔＰｏｒｔＩｎｔｅｇｒａｔｅｄＥｎｄｐｏｉｎｔ）のレジューム時間を向上させるための方法、装置及びシステム
KR101895763B1 (ko) 노드들 사이의 i/o 서비스 및 메모리 공유
JP6461959B2 (ja) マルチチップパッケージリンク
JP6339198B2 (ja) インターコネクトリタイマのエンハンスメント
CN108614783B (zh) 一致性协议表
KR20210071817A (ko) 유연한 온-다이 패브릭 인터페이스
JP2017504089A5 (ko)
US11762802B2 (en) Streaming fabric interface
CN107003838B (zh) 解码信息库
JP6745289B2 (ja) マルチチップパッケージリンク

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant