CN101010901A - 多比特率串行通信方法和装置 - Google Patents
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Abstract
通过由发送比特序列中与码元的比特完全相同的多个连续比特的群集来表示该码元的每一比特，来准备用于发送的码元。发送比特序列以特定的比特率发送。所接收比特的接收比特序列以该特定比特率接收，且接收比特序列在没有差错的情况下与发送比特序列完全相同。通过标识所接收比特的群集在接收比特序列中的边界并选择所接收比特的群集的每一个中的中间比特作为重构码元的比特，来从所接收比特的接收比特序列中重构码元。边界标识涉及比较相邻的接收比特。对发送比特序列的发送以及对接收比特序列的接收可遵循外围部件互连(PCI)Express规范。
Description
发明背景
电信号不论是由有线还是无线介质承载均可彼此相互作用且均可能变形。这样的信号变形可引起使用该信号的系统中的临时故障状况或对信息的误解。具体地，由有线介质承载且涉及集成链路之间的高比特率通信的电信号可干扰由无线介质承载且涉及无线通信的电信号的接收和/或发送。
例如，遵循例如由PCI特殊利益集团(SIG)于2003年3月31日发布的外围部件互连(PCI)Express规范修订版1.0a，并以2.5GHz的比特率工作的有线通信可能干扰以基本上等于2.4GHz的载波频率工作的无线通信。
附图简述
本发明的实施例在附图中作为示例而非局限示出，附图中相同的参考标号指的是相应、相似或类似的元素，且附图中：
图1是根据本发明的某些实施例，包括能够经由导电介质通信的两个集成电路的装置以及可任选的附加装置的简化框图；
图2是根据本发明的某些实施例，以降低的有效比特率模式操作的发送单元和接收单元中的比特传播的示例性简化方案；
图3是根据本发明的某些实施例，用于控制经由导电介质的通信的比特率的示例性方法的流程图；以及
图4是根据本发明的某些实施例的示例性比特提取器的简化框图。
可以理解，为了说明简单明了起见，附图中所示的元素不必按比例绘制。例如，为明了起见，元素中的某一些的尺寸可能相对其它元素夸大。
本发明实施例的详细描述
在以下详细描述中，描述了众多具体细节以便提供对本发明的实施例的全面理解。然而，本领域的普通技术人员可以理解，本发明的实施例无需这些具体细节也可实现。在其它情况中，未详细描述公知的方法、过程、组件和电路以便不会模糊本发明的实施例。
图1是根据本发明的某些实施例，包括能够经由导电介质8通信的集成电路4和6的装置2以及可任选装置10的简化框图。
装置2的示例的非穷举列表包括台式个人计算机、工作站、服务器计算机、膝上型计算机、笔记本计算机、手持式计算机、个人数字助理(PDA)、移动电话、蜂窝无线电话、游戏控制台、数码相机、数码摄影机、电视机、膝上型计算机的扩展坞、个人计算机卡(PC卡)、通信交换机、通信路由器、通信服务器等。
集成电路4和集成电路6的示例的非穷举列表包括现场可编程门阵列(FPGA)、应用专用集成电路(ASIC)、应用专用标准产品(ASSP)、中央处理单元(CPU)、数字信号处理器(DSP)、精简指令集计算机(RISC)、复杂指令集计算机(CISC)、图形处理器、网络处理器、开关、帧调节器(framer)、存储器控制器集线器(MCH)、输入/输出控制器集线器(ICH)、桥、北桥、南桥、局域网(LAN)设备、无线局域网(WLAN)设备、外围设备等。
集成电路4可包括发送单元12，后者可包括驱动导电介质8上的电信号的线路驱动器14，而集成电路6可包括接收单元16，接收单元可包括从导电介质8接收电信号的线路接收器18。
例如，导电介质8可以是印刷电路板(PCB)迹线的差分对，线路驱动器14可以是差分驱动器，线路接收器18可以是差分接收器，电信号可以是低压差分信令(LVDS)信号。
尽管本发明在此方面不受限制，但是发送单元12、接收单元16以及线路驱动器14经由导电介质8发送的相应电信号可遵循PCI特殊利益集团(SIG)于2003年3月31日发布的外围部件互连(PCI)Express规范修订版1.0a和/或这些规范的后续规范，和/或与这些规范或其后续规范有关的其它标准。而且，发送单元12可以用基本上等于每秒2.5吉比特(Gbps)的比特率经由导电介质8发送电信号。
集成电路4能够经由附加的导电介质与集成电路6通信，集成电路4和/或集成电路6中可以存在一个以上发送单元，且集成电路4和/或集成电路6中可以存在一个以上接收单元。这样的附加导电介质、发送单元和接收单元未在图1中示出，以便不会模糊对本发明的实施例的描述。
装置2可包括天线20，且能够经由无线通信信道22与可任选装置10通信。装置2可任选地包括输出将由天线20经由无线通信信道22发送的射频(RF)信号的发送器24，且可任选地包括接收将由天线20从无线通信信道22接收的射频(RF)信号30的接收器28。
天线20的示例的非穷举列表包括偶极天线、环形天线、散粒天线(shotantenna)、双天线(dual antenna)、全向天线和任何其它合适的天线。
尽管本发明在这方面不受限制，但装置2和10可以是蜂窝通信系统的一部分，装置2、10之一作为基站而另一个作为移动站，或者装置2和10两者均可以是移动站或基站。
或者，尽管本发明在此方面不受限制，但装置2和10可以是无线局域网(WLAN)的一部分，装置2、10之一作为固定站而另一个作为移动站，或者装置2和10两者均可以是移动站或固定站。
旨在落入本发明的范围之内的WLAN的类型的示例的非穷举列表包括满足以下标准或其它现有或将来的相关标准的WLAN：
●无线LAN媒体访问控制(MAC)和物理层(PHY)规范的ANSI/IEEE标准802.11：
○1999年发布的5吉赫兹(GHz)频带中的更高速物理层扩展的修订版a，
○1999年发布的2.4GHz频带中的更高速物理层扩展的修订版b，
○2003年发布的2.4GHz频带中的更高数据率扩展的修订版g，
●由BLUETOOTHTM特殊利益集团(SIG)于2003年11月发布的BLUETOOTHTM核心规范v1.2；以及
●2003年5月发布的低数据率WLAN的IEEE标准草案802.15.4。
发送单元12能够以基本上等于2.5Gbps的三分之一，即每秒833.33兆比特(Mbps)的有效比特率经由导电介质8发送电信号，且接收单元16能够以基本上等于833.33Mbps的有效比特率从导电介质8接收电信号。
在某些情况中，由发送单元12以基本上等于833.33Mbps的比特率经由导电介质8发送的电信号相比由发送单元12以基本上等于2.5Gbps的比特率经由导电介质8发送的电信号，可引起对由天线20以基本上等于2.4GHz的载波频率经由无线通信信道22接收或发送的信号的较小干扰。
现在还参考图2，它是根据本发明的某些实施例，以降低的有效比特率模式(将在以下定义)操作的发送单元12和接收单元16的示例性简化比特传播方案。
发送单元12可包括编码器32、串行化器34、多路复用器(MUX)36、MUX38和有限状态机(FSM)40。编码器32可接收信息比特42，并可输出经编码的码元44。编码器32可使用例如如于1994年1月1日发布的标准ANSI X3.230-1994中所定义的“8b/10b”传输码将8信息比特42的多个字节编码成10比特的经编码码元44。例如，如图2中所示，编码器32可将信息比特42的字节100编码成10比特的经编码码元104，并将信息比特42的字节102编码成10比特的经编码码元106。
在以下描述中，10比特的经编码码元(ES)的单个比特被分别称为“ES/9”、“ES/8”、“ES/7”、“ES/6”、“ES/5”、“ES/4”、“ES/3”、“ES/2”、“ES/1”和“ES/0”。
装置2可具有至少两种通信模式，MUX 38的操作可至少部分地由通信模式来确定。
在第一通信模式中，编码器32可以按例如每秒250兆经编码码元的速率输出经编码码元44，MUX 38可将经编码码元44传递给串行化器34。串行化器34可接收经编码码元44，并可串行输出相应的串行比特流46的各比特，其中经编码码元34的单个比特可由相应的单个比特表示。其中串行化器34输出串行比特流46的有效比特率可以是2.5Gbps。
在第二通信模式中，编码器32可以按例如第一通信模式的速率的三分之一，例如每秒83.33兆经编码码元的速率输出经编码码元44。
10比特总线50可承载经编码码元44的以下比特串：ES/9-ES/9-ES/9-ES/8-ES/8-ES/8-ES/7-ES/7-ES/7-ES/6。
此外，10比特总线52可承载经编码码元44的以下比特串：ES/6-ES/6-ES/5-ES/5-ES/5-ES/4-ES/4-ES/4-ES/3-ES/3。
而且，10比特总线54可承载经编码码元44的以下比特串：ES/3-ES/2-ES/2-ES/2-ES/1-ES/1-ES/1-ES/0-ES/0-ES/0。
MUX 36能够将总线50、52和54之一传递给10比特总线48。在FSM 40的控制之下，响应于编码器32输出经编码码元44的经编码码元，MUX 36可向总线48传递由总线50承载的串，继之以由总线52所承载的串，继之以由总线54承载的串。FSM 40可控制MUX 36以可能等于编码器32在第一通信模式中输出经编码码元44的速率的频率，例如250MHz，来在总线50、52和54之间切换。
因此，以每秒83.33兆经编码码元的速率从编码器32输出的经编码码元44可由以每秒250兆串的速率从MUX 36示出的相应的三个10比特串在总线48上表示，且这三个串中三个相等比特的群集各自可表示经编码码元44的相应的单个比特。
串行化器34可从总线48接收串，并可串行地将从总线48接收的串的各比特输出给串行比特流46，其中三个连续的相等比特的每一群集表示经编码码元44的单个比特。例如，如图2中所示，10比特经编码码元104可在串行比特流46中由串行化器34分别从总线50、52和54接收的各自为10比特的组108、110和112来表示。10比特经编码码元106可在串行比特流46中由串行化器34分别从总线50、52和54接收的各自为10比特的组114、116和118来表示。在串行比特流46中，串的各比特可以按2.5Gbps的速率输出，这类似于第一通信模式中的比特率，因此，在串行比特流46中，群集可以按每秒833.33兆群集的速率输出。如由箭头120的方向所表示的，串行化器34可输出组108，然后是组110，然后是组112，然后是组114，然后是组116，然后是组118。
应注意到，由于在串行比特流46中，三个连续的相等比特的每一群集可表示经编码码元44的单个比特，因此串行比特流46可以按833.33Mbps的有效比特流承载经编码码元44的各比特。
串行比特流46在第一和第二通信模式中承载经编码码元44的各比特的有效比特率在以下可分别表示为“基本有效比特率”和“降低的有效比特率”。第一通信模式将在以下被表示为基本有效比特率模式，第二通信模式将在以下被表示为降低的有效比特率模式。
在这两种通信模式中，线路驱动器14可接收串行比特流46，并可驱动导电介质8上的相应的电信号。线路接收器18可从导电介质8接收电信号，并可输出串行比特序列58，这可以是串行比特流46的实质再现。可以理解，串行比特流46的比特在串行比特序列58中不正确再现的可能性可能相当低，可能是例如大约10-12到10-14。
接收单元16可包括反串行化器60、比特提取器62和MUX 64。MUX的操作可至少部分地由接收单元16的通信模式来确定。
反串行化器60可接收串行比特序列58，并可将串行比特序列58的各比特打包成字，并可输出这些字的字序列68。字的大小可以例如等于经编码码元大小，例如10比特。因此，反串行化器60可以按每秒250兆字的字速率输出字。
在基本有效比特率模式中，10比特的经编码码元可由字序列68中的一个或两个字中所包含的相应的10比特表示，MUX 64可被设置成以每秒250兆字的字速率将字序列68传递给信号70。即使字中的比特数可能等于经编码码元中的比特数，但经编码码元不必与字对准。数字电路78可被设置成以250MHz操作以便以每秒250兆字的字速率从信号70接收字序列68，且可通过确定经编码码元在字序列68内的边界来从字序列68中提取经编码码元。
在降低的有效比特率模式中，如上所述，经编码码元的单个比特可由字序列68中的比特群集来表示，例如三个比特，且因此，经编码码元可由字序列68的三个或四个字中所包含的相应的三个10比特串来表示。例如，如图2中所示，字序列68可包括字122，然后是字124，然后是字126，然后是字128，然后是字130，然后是字132，然后是字134，然后是字136，然后是字138。经编码码元104由字122、124、126和128中所包含的三个10比特串来表示。经编码码元106由字128、130、132和134中所包含的三个10比特串来表示。即使字中的比特数可能等于串中的比特数，但串不必与字对准。例如，字122可包括表示经编码码元104的比特，但也包括表示为“Y”的四个比特，表示串行比特流46中在经编码码元104之前的一不同的经编码码元。类似地，字134包括表示经编码码元106的比特，但也包括表示为“X”的六个比特，表示串行比特流46中在经编码码元106之后的一不同的经编码码元。
比特提取器62可接收字序列68，可从字序列68的相应群集中提取经编码码元的单个比特，并可将这些所提取的比特打包成提取字，且可以输出所提取的字序列74中这些所提取的字，其中经编码码元的单个比特由相应的单个比特表示。MUX 64可被设置成将所提取的字序列74传递给信号70，数字电路78可从信号70接收所提取的字序列74。例如，如图2中所示，比特提取器62从字122、124和126中选择粗线标记的比特，并输出包含所选比特的所提取的字140。类似地，比特提取器62在输出所提取的字140之后，从字128、130和132中选择以粗线标记的比特，并输出包含所选比特的所提取的字142。类似地，比特提取器62在输出所提取的字142之后，从字134、136和138中选择以粗线标记的比特，并输出包含所选比特的所提取的字144。
根据本发明的某些实施例，在降低的有效比特率模式中，所提取的字的速率可能等于字速率除以群集大小，例如每秒83.33兆所提取的字，且特定的所提取的字可在信号70上呈现大约12纳秒的时间段。数字电路78可至少根据通信模式来控制。在基本有效比特率模式中，数字电路78可被设置成以250MHz操作，以便以每秒250兆字的字速率接收字序列68，而在降低的有效比特率模式中，数字电路78可被设置成以83.33MHz操作，以便以每秒83.33兆所提取的字的速率接收所提取的字序列74，且可通过确定经编码码元在所提取的字序列74内的边界来从所提取的字序列74中提取经编码码元。
根据本发明的其它实施例，在降低的有效比特率模式中，所提取的字的速率可能等于字速率除以群集大小，例如每秒83.33兆所提取的字，且特定的所提取的字可在信号70上呈现等于对应于所提取的字的速率除以群集中的比特数的一段时间，例如基本上4纳秒。比特提取器62可通过在所提取的字被呈现在信号70上的4纳秒期间为逻辑值“1”，否则为逻辑值“0”来输出信号76，以便限定(qualify)所提取的字。接收单元16可包括接收信号76且当处于降低的有效比特率模式中时将信号76传递给信号72的MUX 66。在降低的有效比特率模式中，数字电路78可被设置成以与基本有效比特率模式中基本相同的频率操作，例如250MHz，且可以按每秒83.33兆所提取的字的速率接收所提取的字序列74。数字电路78可接收信号72，并通过使用信号72确定经编码码元在所提取的字序列内的边界来从所提取的字序列74中提取经编码码元。
在基本有效比特率模式中，MUX 66可被设置成将基本上恒定的逻辑值“1”传递给信号72。
图3是根据本发明的某些实施例用于控制经由导电介质的通信的比特率的示例性方法的流程图。
在初始阶段，无线通信还未使用，有线通信被设置成以其基本有效比特率，例如2.5GHz工作(160)。只要不需要经由无线介质的通信，有线通信都保持被配置成以其基本有效比特率工作(162)。然而，如果经由无线介质的通信应发生，则有线通信被设置成以其降低的有效比特率例，如833.33Hz工作(164)，且无线通信会话然后可以开始(166)。当无线通信会话完成(168)之后，有线通信被设置成以其基本有效比特率工作(170)，该方法可从框162重新开始。
图4是根据本发明的某些实施例的示例性比特提取器200的简化框图。比特提取器200可接收字序列68，其中在降低的有效比特率模式中，10比特经编码码元的各比特由相应的三个连续的相等比特的群集来表示。比特提取器200可生成并输出所提取的字序列74，其中在降低的有效比特率模式中，经编码码元的各比特由相应的单个比特来表示。此外，比特提取器200可生成并输出信号76。
比特提取器200可包括存储器元件202、204和206，它们可以是例如寄存器或锁存器，其各自可包括10个比特。一般而言，存储器元件的数目可以等于群集中的比特数，且每一存储器元件中的比特数可以等于经编码码元中的比特数。
为解释明了起见，存储器元件202、204和206在以下被分别称为“寄存器A”、“寄存器B”和“寄存器C”。而且，寄存器A、B和C中的各比特使用数字0，1，2，3，4，5，6，7，8和9来指代。例如，寄存器B中的比特号7被称为比特B/7。
寄存器A能够捕捉并存储字序列68的十个连续比特。寄存器B能够捕捉并存储寄存器A的值，而寄存器C能够捕捉并存储寄存器B的值。
10比特总线208可包括比特A/9、A/6、A/3、A/0、B/7、B/4、B/1、C/8、C/5和C/2，10比特总线210可包括比特A/8、A/5、A/2、B/9、B/6、B/3、B/0、C/7、C/4和C/1，10比特总线212可包括比特A/7、A/4、A/1、B/8、B/5、B/2、C/9、C/6、C/3和C/0。
MUX 214可接收信号216和总线208、210和212作为输入，且可根据信号216上的值将总线208、210和212之一传递给10比特总线218。
比特提取器200可包括比较器220、221、222、223、224、225、226、227和228，它们可以是例如具有两个输入和一个输出的XOR(异或)门。如果比较器220、221、222、223、224、225、226、227和228之一的两个输入的逻辑值不相等，则其输出的逻辑值可以是例如逻辑“1”，如果其两个输入的逻辑值相等，则输出的逻辑值可以是逻辑“0”。
比较器220可将比特A/9与比特A/8进行比较，比较器221可将比特A/8与比特A/7进行比较，比较器222可将比特A/7与比特A/6进行比较，比较器223可将比特A/6与A/5进行比较，比较器224可将比特A/5与比特A/4进行比较，比较器225可将比特A/4与比特A/3进行比较，比较器226可将比特A/3与比特A/2进行比较，比较器227可将比特A/2与比特A/1进行比较，比较器228可将比特A/1与比特A/0进行比较。
比较器220、221、222、223、224、225、226、227和228可形成各自具有三个比较器的三个组。第一组可包括比较器220、223和226，第二组可包括比较器221、224和227，第三组可包括比较器222、225和228。
比特提取器200可包括加法器230、232和234。加法器230可接收比较器220、223和226的输出，并输出等于比较器220、223和226中具有不相等输入的比较器的个数的数字。类似地，加法器232可接收比较器221、224和227的输出，并输出等于比较器221、224和227中具有不相等输入的比较器的个数的数字。此外，加法器234可接收比较器222、225和228的输出，并输出等于比较器222、225和228中具有不相等输入的比较器的个数的数字。
比特提取器200可包括MUX 236、238和240，且可包括计数器242、244和246。MUX 236、238和240可分别接收信号248、250和252作为输入，并可接收加法器230、232和234的输出作为输入。MUX 236可根据信号248上接收的值将加法器230、232和234之一的输出输出到计数器242。类似地，MUX 238可根据信号250上接收的值将加法器230、232和234之一的输出输出到计数器244，而MUX 240可根据信号252上接收的值将加法器230、232和234之一的输出输出到计数器244。
计数器242、244和246能够包含不小于可以是例如数字0的下阈值且不大于可以是例如阈值寄存器254中所存储的值的上阈值的多个值。计数器242、244和246能够响应于信号256上接收到的命令并分别针对MUX 236、238和240的输出改变其值。
例如，如果MUX 236的输出等于0，则计数器242可使其所包含的值递增1。类似地，如果MUX 238的输出大于0，则计数器244可使其所包含的值递增1，且如果MUX 238的输出等于0，则计数器244可使其所包含的值递减1。而且，例如，如果MUX 240的输出大于0，则计数器246可使其所包含的值递增1，且如果MUX 240的输出等于0，则计数器246可使其所包含的值递减1。
一般，比较器组的个数、加法器的个数、MUX的个数以及计数器的个数均等于群集中的比特数。
逻辑块258可接收存储在计数器242、244和246中的值，且可接收阈值寄存器254的值，并可将信号216输出给多路复用器214。如果计数器242的值高于计数器244和246的值，则逻辑块258可控制MUX 214将总线212传递给总线218。如果计数器244的值高于计数器242和246的值，则逻辑块258可控制MXU 214将总线208传递给总线218。如果计数器246的值高于计数器242、244的值，则逻辑258可控制MUX 214将总线210传递给总线218。
比特提取器200可包括有限状态机(FSM)260，以生成并输出信号76、248、250、252和256。从而，作为一组的信号76、248、250、252和256可处于三种状态之一，此处任意编号为状态#0、#1和#2。一般而言，由FSM 260为其输出信号产生的状态的个数可以等于群集中的比特数。
在状态#0处，FSM 260可置位信号248、250和252，使得MUX 236、238和240分别输出加法器232、234和230的输出，FSM 260可命令计数器242、244和246来计数，且FSM 260可在信号76上输出逻辑值“0”。
在状态#1处，FSM 260可置位信号248、250和252，使得MUX 236、238和240分别输出加法器234、230和232的输出，FSM 260可命令计数器242、244和246来计数，且FSM 260可在信号76上输出逻辑值“0”。
在状态#2处，FSM 260可置位信号248、250和252，使得MUX 236、238和240分别输出加法器230、232和234的输出，FSM 260可命令计数器242、244和246来计数，且FSM 260可在信号76上输出逻辑值“1”。
FSM 260一旦响应于接收至比特提取器200的字序列68的字之后，即可切换信号76、248、250、252和256的状态。而且，FSM 260可按照预定义的顺序，可以是例如状态#0到状态#1、状态#1到状态#2以及状态#2到状态#0来切换信号76、248、250、252和256的状态。
由于比特提取器200的结构以及生成信号76、248、250、252和256的方法，接收到寄存器A内的字序列68的字由比较器220、221、222、223、224、225、226、227和228检查连续比特的相等与否。加法器230、232和234对来自各组比较器的结果求和，计数器242、244、246相应地递增或递减。MUX 214可被设置成根据计数器242、244和246的值传递总线208、210和212之一，且每三个字一次，信号76可具有逻辑“1”值，以向数字电路78发出信号来从总线218接收所提取的字。
信号216对242、244和246的值的改变的敏感度可能与阈值寄存器254中的值有关。该值与下阈值越接近，则信号216对寄存器中经编码码元的对准程度越敏感。
此处示出并描述了本发明的某些特征，而现在本领域的普通技术人员将可以想到众多修改、替代、改变和等效方式。从而，可以理解，只要修改和改变落入本发明的精神内，所附权利要求书就旨在覆盖所有这样的修改和改变。
Claims (27)
1.一种方法，包括：
通过在发送比特序列中用N个连续的比特的群集来表示码元的每一比特，来准备用于发送的所述码元，所述N个连续的比特与所述每一比特完全相同；
以特定的比特率发送所述发送比特序列；
以所述特定比特率接收接收比特的接收比特序列，所述接收比特序列在没有差错的情况下与所述发送比特序列完全相同；以及
按照以下步骤从所述接收比特的接收比特序列中重构所述码元：
a)通过比较相邻的接收比特来标识N个接收比特的群集在所述接收比特序列中的边界；以及
b)选择所述N个接收比特的群集的每一个中的中间比特作为重构的码元的比特。
2.如权利要求1所述的方法，其特征在于，所述标识N个接收比特的群集在所述接收比特序列中的边界包括：
对连续的接收比特之间的差进行计数；
生成在所述接收比特序列中的N个可能群集边界对准的概率；以及
根据所述N个可能群集边界对准中具有最高概率的一个来标识所述边界。
3.如权利要求2所述的方法，其特征在于，生成所述概率包括确保所述概率不超过一可编程阈值，所述可编程阈值确定边界标识对边界对准的改变的敏感度。
4.如权利要求1所述的方法，其特征在于，对所述发送比特序列的发送以及对所述接收比特序列的接收遵循PCI特殊利益集团(SIG)于2003年3月31日发布的外围部件互连(PCI)Express规范修订版1.0a。
5.一种集成电路，包括：
线路接收器，用于经由导电介质以特定比特率接收所接收比特的接收比特序列，其中所述接收比特序列在没有差错的情况下与经由所述导电介质以所述特定比特率发送的发送比特序列完全相同，对于要发送的码元的每一比特，所述发送比特序列包括N个连续的完全相同的比特的群集；
反串行化器，用于将所述接收比特序列的连续的接收比特打包成字，并输出所述字的字序列；
比特提取器，用于接收所述字序列，以所述特定比特率的分数从所述字序列中提取提取的比特，将所述提取的比特打包成提取的字，并输出所述提取的字的提取的字序列。
6.如权利要求5所述的集成电路，其特征在于，所述码元是由信息比特的字节编码的10比特码元。
7.如权利要求5所述的集成电路，其特征在于，还包括数字电路，用于接收所述提取的字序列，并标识所述码元在所述提取的字序列中的边界。
8.如权利要求5所述的集成电路，其特征在于，所述码元的单个比特将由单个比特在所述提取的字序列中表示。
9.如权利要求5所述的集成电路，其特征在于，所述群集中的比特数N为3。
10.如权利要求8所述的集成电路，其特征在于，所述比特提取器包括N个存储器元件，而所述存储器元件之一中的比特数等于所述码元之一中的比特数。
11.如权利要求10所述的集成电路，其特征在于，所述比特提取器还包括具有N条输入总线和一输出总线的多路复用器，所述输入总线之一和所述输出总线中的比特数等于所述码元之一中的比特数，且由N个比特分开的所述存储器元件之一中的比特由所述输入总线之一接收。
12.如权利要求11所述的集成电路，其特征在于，所述比特提取器还包括相等个数的比较器的N个组，所述比较器比较所述存储器元件中的特定存储器元件的连续比特的不同对。
13.如权利要求12所述的集成电路，其特征在于，所述比较器是XOR门。
14.如权利要求12所述的集成电路，其特征在于，所述比特提取器还包括：
N个计数器，用于包括不小于下阈值且不大于一可编程阈值的多个值，
其中所述计数器中的一个计数器能够根据所述比较器的输出值来递增和递减，且
其中所述多路复用器的所述输出总线接收所述输入总线中的一特定输入总线的值，所述特定输入总线由所述多路复用器根据所述计数器的所述值来选择。
15.一种装置，包括：
导电介质；
第一集成电路，用于对于要发送的码元的每一比特生成具有N个连续的完全相同的比特的群集的发送比特序列，并经由所述导电介质以特定比特率发送所述发送比特序列；以及
第二集成电路，用于经由所述导电介质以所述特定比特率接收接收比特的接收比特序列，其中所述接收比特序列在没有差错的情况下与所述发送比特序列完全相同，所述第二集成电路包括：
反串行化器，用于将所述接收比特序列的连续的接收比特打包成字，并输出所述字的字序列；
比特提取器，用于接收所述字序列，以所述特定比特率的分数从所述字序列中提取提取的比特，将所述提取的比特打包成提取的字，并输出所述提取的字的提取的字序列。
16.如权利要求15所述的装置，其特征在于，所述码元是由所述信息比特的字节编码的10比特码元。
17.如权利要求15所述的装置，其特征在于，还包括数字电路，用于接收所述提取的字序列，并标识所述码元在所述提取的字序列中的边界。
18.如权利要求15所述的装置，其特征在于，所述码元的单个比特将由N个连续的相等比特的群集在所述串行表示中表示，并由单个比特在所述提取的字序列中表示，其中N是所述群集中的比特数。
19.如权利要求18所述的装置，其特征在于，所述群集中的比特数N为3。
20.如权利要求18所述的装置，其特征在于，所述比特提取器包括N个存储器元件，所述存储器元件之一中的比特数等于所述码元之一中的比特数。
21.如权利要求20所述的装置，其特征在于，所述比特提取器还包括具有N条输入总线和一输出总线的多路复用器，所述输入总线之一和所述输出总线中的比特数等于所述码元之一中的比特数，其中由N个比特分开的所述存储器元件之一中的比特由所述输入总线之一接收。
22.如权利要求21所述的装置，其特征在于，所述比特提取器还包括相等个数的比较器的N个组，所述比较器比较所述存储器元件中的一特定存储器元件的连续比特的不同对。
23.如权利要求22所述的装置，其特征在于，所述比较器为XOR门。
24.如权利要求22所述的装置，其特征在于，所述比特提取器还包括：
N个计数器，用于包括不小于下阈值且不大于可编程阈值的多个值，
其中所述计数器中的一个计数器能够根据所述比较器的输出值来递增和递减，且
其中所述多路复用器的所述输出总线接收所述输入总线中的一特定输入总线的值，所述特定输入总线由所述多路复用器根据所述计数器的所述值来选择。
25.如权利要求22所述的装置，其特征在于，还包括：
天线。
26.如权利要求15所述的装置，其特征在于，经由所述导电介质的通信遵循PCI特殊利益集团(SIG)于2003年3月31日发布的外围部件互连(PCI)Express规范修订版1.0a。
27.如权利要求15所述的装置，其特征在于，所述装置是计算机。
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