DE112005002176B4

DE112005002176B4 - Verfahren und Vorrichtung für serielle Kommunikation mit mehreren Bitübertragungsgeschwindigkeiten

Info

Publication number: DE112005002176B4
Application number: DE112005002176T
Authority: DE
Inventors: Eli Sterin
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2004-09-09
Filing date: 2005-09-06
Publication date: 2010-12-23
Anticipated expiration: 2025-09-07
Also published as: JP4663727B2; US7395363B2; JP2008512781A; US20060050707A1; TW200627853A; CN101010901B; TWI298229B; WO2006031482A1; CN101010901A; DE112005002176T5

Abstract

Verfahren, umfassend:
Vorbereiten von Zeichen für eine Übertragung durch Darstellen jedes Bits der Zeichen durch ein Cluster von N aufeinander folgenden, mit dem Bit identischen Bits in einer Sendebitsequenz;
Übertragen der Sendebitsequenz mit einer bestimmten Bitübertragungsgeschwindigkeit,
Empfangen einer Empfangsbitsequenz von empfangenen Bits mit der bestimmten Bitübertragungsgeschwindigkeit, wobei bei der Abwesenheit von Fehlern die Empfangsbitsequenz mit der Sendebitsequenz identisch ist, und
Rekonstruieren der Zeichen aus der Empfangsbitsequenz von empfangenen Bits durch:
a) Identifizieren von Grenzen von Clustern von N empfangenen Bits in der Empfangsbitsequenz durch Vergleichen benachbarter empfangener Bits und
b) Auswählen eines inneren Bits aus jedem der Cluster von N empfangenen Bits als ein Bit eines rekonstruierten Zeichens.

Description

HINTERGRUND DER ERFINDUNG
Elektrische Signale, gleich ob sie durch ein drahtgebundenes oder drahtloses Medium übertragen werden, können einander beeinflussen und verzerren. Solche Verzerrungen eines Signals können einen kurzzeitigen fehlerhaften Zustand oder eine Fehlinterpretation von Informationen in einem System verursachen, das dieses Signal verwendet. Insbesondere elektrische Signale, die durch ein drahtgebundenes Medium übertragen werden und mit Datenübertragung mit hoher Übertragungsgeschwindigkeit zwischen integrierten Schaltungen verbunden sind, können den Empfang und/oder die Übertragung von elektrischen Signalen beeinflussen, die durch ein drahtloses Medium übertragen werden und mit drahtloser Datenübertragung verbunden sind.
Zum Beispiel können drahtgebundene Datenübertragungen, die beispielsweise den Spezifikationen des Standards Peripheral Components Interconnect(PCI)-Express, Auflage 1.0a entsprechen, die von der PCI Special Interest Group (SIG) am 31. März 2003 veröffentlicht wurde, und die bei einer Bitübertragungsgeschwindigkeit von 2,5 GHz arbeiten, drahtlose Datenübertragung beeinflussen, die bei einer Trägerfrequenz arbeitet, die im Wesentlichen 2,4 GHz entspricht.
US 6,215,762 B1 offenbart ein Kommunikationssystem sowie ein Verfahren mit orthogonaler Blockkodierung.
US 5,566,206 A offenbart ein Verfahren und eine Vorrichtung zur Bestimmung der Datenrate von übertragenen Daten mit variabler Rate in einem Kommunikationsreceiver.
US 6,898,743 B2 offenbart ein Datenratenabgleichsverfahren in einem 3GPP2-System.
Die Erfindung ist im Hauptanspruch 1 sowie in den nebengeordneten Ansprüchen 5 und 15 definiert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Erfindungsgemäße Ausführungsformen werden in den Figuren der beigefügten Zeichnungen, in denen gleiche Bezugszeichen entsprechende, analoge oder ähnliche Elemente kennzeichnen, als Beispiel und nicht als Einschränkung dargestellt. Es zeigt:
1 ein vereinfachtes Blockdiagramm einer Vorrichtung, die zwei integrierte Schaltungen umfasst, die in der Lage sind, über ein leitendes Medium Daten auszutauschen, und eine optionale zusätzliche Vorrichtung gemäß einiger Ausführungsformen der vorliegenden Erfindung;
2 eine beispielhafte, vereinfachte Skizze der Bitübertragung in einer Sendeeinheit und in einer Empfangseinheit, die in einer Betriebsart mit reduzierter effektiver Bitrate arbeiten, gemäß einigen Ausführungsformen der vorliegenden Erfindung;
3 ein Flußdiagramm eines beispielhaften Verfahrens zur Steuerung der Bitübertragungsgeschwindigkeit der Datenübertragung über ein leitendes Medium gemäß einigen erfindungsgemäßen Ausführungsformen, und
4 ein vereinfachtes Blockdiagramm eines beispielhaften Bit-Extrahierers gemäß einigen erfindungsgemäßen Ausführungsformen.
Es wird anerkannt, dass in den Figuren dargestellte Elemente zugunsten der Einfachheit und Klarheit der Darstellung nicht notwendigerweise maßstabsgerecht gezeichnet sind. Die Größenordnungen mancher Elemente im Verhältnis zu anderen Elementen können zum Beispiel zugunsten der Deutlichkeit übertrieben sein.
AUSFÜHRLICHE BESCHREIBUNG ERFINDUNGSGEMÄSSER AUSFÜHRUNGSFORMEN
In der folgenden ausführlichen Beschreibung wird eine Vielzahl besonderer Einzelheiten aufgeführt, um ein gründliches Verständnis der erfindungsgemäßen Ausführungsformen bereitzustellen. Fachleute werden jedoch erkennen, dass die erfindungsgemäßen Ausführungsformen ohne diese besonderen Einzelheiten umgesetzt werden können. In anderen Fällen wurden bekannte Methoden, Verfahren und Schaltungen nicht ausführlich beschrieben, um die erfindungsgemäßen Ausführungsformen nicht undeutlich zu machen.
1 ist ein vereinfachtes Blockdiagramm einer Vorrichtung 2, die integrierte Schaltungen 4 und 6 umfasst und in der Lage ist, über ein leitendes Medium 8 Daten auszutauschen, und eine optionale Vorrichtung 10 gemäß einigen Ausführungsformen der vorliegenden Erfindung.
Eine nicht erschöpfende Liste von Beispielen für Vorrichtung 2 umfasst einen Desktop-PC, eine Workstation, einen Serverrechner, einen Laptoprechner, einen Notebookrechner, einen Handheldrechner, einen PDA, ein Mobiltelefon, ein Funktelefon, eine Spielekonsole, eine Digitalkamera, eine digitale Videokamera, ein TV-Gerät, eine Docking-Station für einen Laptoprechner, eine PC-Card, einen Datenübertragungsswitch, einen Datenübertragungsrouter, einen Datenübertragungsserver und Ähnliches.
Eine nicht erschöpfende Liste von Beispielen für integrierte Schaltung 4 und für integrierte Schaltung 6 umfasst einen feldprogrammierbaren Gate-Array (FPGA), eine anwendungsspezifische integrierte Schaltung (ASIC), ein anwendungsspezifisches Standardprodukt (ASSP), einen Hauptprozessor (CPU), einen digitalen Signalprozessor (DSP), einen Rechner mit reduziertem Befehlssatz (RISC), einen Rechner mit komplexem Befehlssatz (CISC), einen Graphikprozessor, einen Netzprozessor, einen Switch, einen Gestalter (Framer), einen Memory Controller Hub (MCH), einen Input/Output Controller Hub (ICH), eine Bridge, eine Northbridge, eine Southbridge, eine Vorrichtung für ein lokales Netz (LAN), eine Vorrichtung für ein weites Netz (WLAN), eine periphere Vorrichtung und Ähnliches.
Die integrierte Schaltung 4 kann eine Sendeeinheit 12 umfassen, die einen Leitungstreiber 14 zum Senden elektrischer Signale über das leitende Medium 8 umfasst, und die integrierte Schaltung 6 kann eine Empfangseinheit 16 umfassen, die einen Leitungsempfänger 18 zum Empfangen elektrischer Signale vom leitenden Medium 8 umfasst.
Das leitende Medium 8 kann zum Beispiel ein differentielles Leiterpaar der Leiterbahnen einer Leiterplatte (PCB) sein, der Leitungstreiber 14 kann ein differentieller Treiber sein, der Leitungsempfänger 18 kann ein differentieller Empfänger sein und die elektrischen Signale können Low Voltage Differential Signaling-(LVDS-)Signale sein.
Obwohl die Erfindung in dieser Hinsicht nicht eingeschränkt ist, können die Sendeeinheit 12, Empfangseinheit 16 und die entsprechenden vom Leitungstreiber 14 über das leitende Medium 8 gesendeten elektrischen Signale den Spezifikationen des Standards Peripheral Components Interconnect (PCI)-Express, Auflage 1.0a entsprechen, die von der PCI Special Interest Group (SIG) am 31. März 2003 veröffentlicht wurde, und/oder Nachfolgern dieser Spezifikationen und/oder anderen Standards, die mit diesen Spezifikationen und deren Nachfolgern verwandt sind. Außerdem kann die Sendeeinheit 12 in der Lage sein, elektrische Signale mit einer Bitübertragungsgeschwindigkeit zu übertragen, die im Wesentlichen 2,5 Gigabits in der Sekunde (Gbps) entspricht.
Die integrierte Schaltung 4 kann in der Lage sein, mit der integrierten Schaltung 6 über zusätzliche leitende Medien zu kommunizieren. Es kann mehr als eine Sendeeinheit in der integrierten Schaltung 4 und/oder integrierten Schaltung 6 vorhanden sein und es kann mehr als eine Empfangseinheit in der integrierten Schaltung 4 und/oder integrierten Schaltung 6 vorhanden sein. Solche zusätzlichen leitenden Medien, Sendeeinheiten und Empfangseinheiten sind in 1 nicht dargestellt, um die Beschreibung der erfindungsgemäßen Ausführungsformen nicht undeutlich zu machen.
Die Vorrichtung 2 kann eine Antenne 20 umfassen und kann in der Lage sein, mit der optionalen Vorrichtung 10 über einen drahtlosen Kommunikationskanal 22 zu kommunizieren. Die Vorrichtung 2 kann wahlweise einen Sender 24 umfassen, um ein Hochfrequenz-(HF-)Signal 26 auszugeben, das von der Antenne 20 über den drahtlosen Kommunikationskanal 22 übertragen wird, und kann wahlweise einen Empfänger 28 umfassen, um ein Hochfrequenz-(HF-)Signal 30 zu empfangen, das von der Antenne 20 vom drahtlosen Kommunikationskanal 22 empfangen wird.
Eine nicht erschöpfende Liste von Beispielen für die Antenne 20 umfasst eine Dipolantenne, eine Rahmenantenne, eine Kurzantenne, eine Doppelantenne, eine Rundstrahlantenne und jede andere geeignete Antenne.
Obwohl die Erfindung in dieser Hinsicht nicht eingeschränkt ist, können die Vorrichtungen 2 und 10 Teil eines mobilen Kommunikationsystems sein, wobei eine der Vorrichtungen 2, 10 eine Basisstation und die andere eine Mobilstation ist oder beide Vorrichtungen 2 und 10 Mobilstationen oder Basisstationen sind.
Alternativ und obwohl die Erfindung in dieser Hinsicht nicht eingeschränkt ist können die Vorrichtungen 2 und 10 Teile eines drahtlosen lokalen Netzes (WLAN) sein, wobei eine der Vorrichtungen 2, 10 eine ortsfeste Station und die andere eine Mobilstation ist, oder wobei beide Vorrichtungen 2 und 10 Mobilstationen oder ortsfeste Stationen sind.
Eine nicht erschöpfende Liste von Beispielen für Arten von WLAN, die dafür gedacht sind, in den Geltungsbereich der Erfindung zu fallen, umfasst WLANs, die den folgenden Standards oder anderen bestehenden oder zukünftigen ähnlichen Standards entsprechen:

– ANSI/IEEE Standard 802.11 für Spezifikationen der Mediumzugriffsschicht (MAC) und physikalischen Schicht (PHY) für drahtlose lokale Netze (WLAN):
– Version a für Erweiterung der physikalischen Schicht für höhere Geschwindigkeit im Frequenzband 5 Gigahertz (GHz), veröffentlicht 1999,
– Version b für Erweiterung der physikalischen Schicht für höhere Geschwindigkeit im Frequenzband 2,4 Gigahertz (GHz), veröffentlicht 1999,
– Version g für Erweiterung auf höhere Datenübertragungsgeschwindigkeit im Frequenzband 2,4 GHz, veröffentlicht 2003,
– BLUETOOTH^TM-Kernspezifikationen, Version 1.2, veröffentlicht im November 2003 durch die BLUETOOTH^TM Special Interest Group (SIG), und
– Entwurf zum IEEE Standard 802.15.4 für WLAN mit geringer Datenübertragungsgeschwindigkeit, veröffentlicht im Mai 2003.

Die Sendeeinheit 12 kann in der Lage sein, elektrische Signale über das leitende Medium 8 mit einer effektiven Bitübertragungsgeschwindigkeit, die im Wesentlichen einem Drittel von 2,5 Gbps, d. h. 833,33 Megabits in der Sekunde (Mbps), entspricht, zu übertragen, und die Empfangseinheit 16 kann in der Lage sein, elektrische Signale von leitendem Medium 8 mit einer effektiven Bitübertragungsgeschwindigkeit, die im Wesentlichen 833,33 Mbps entspricht, zu empfangen.
In manchen Situationen können elektrische Signale, die durch die Sendeeinheit 12 über das leitende Medium 8 übertragen werden mit einer Bitübertragungsgeschwindigkeit, die im Wesentlichen 833,33 Mbps entspricht, bei Signalen, die durch die Antenne 20 über den drahtlosen Kommunikationskanal 22 bei einer Trägerfrequenz, die im Wesentlichen 2,4 GHz entspricht, empfangen oder gesendet werden, weniger Störungen verursachen als elektrische Signale, die durch die Sendeeinheit 12 über das leitende Medium 8 mit einer Bitübertragungsrate übertragen werden, die im Wesentlichen 2,5 Gbps entspricht.
Nun wird zusätzlich auf 2 Bezug genommen, die eine beispielhafte vereinfachte Skizze der Bitübertragung in der Sendeeinheit 12 und der Empfangseinheit 16 ist, die in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit arbeiten (die im Folgenden beschrieben wird), gemäß einiger Ausführungsformen der vorliegenden Erfindung.
Die Sendeeinheit 12 kann einen Kodierer 32, einen Serialisierer 34, einen Multiplexer (MUX) 36, einen MUX 38 und einen endlichen Automat (EA) 40 umfassen. Der Kodierer 32 kann Informationsbits 42 empfangen und verschlüsselte Zeichen 44 ausgeben. Der Kodierer 32 kann Bytes aus acht Informationsbits 42 in verschlüsselte Zeichen 44 aus zehn Bits verschlüsseln unter Verwendung von z. B. einem „8b/10b”-Übertragungscode, wie er im am 1. Januar 1994 veröffentlichten Standard ANSI X3.230-1994 definiert ist. Wie in 2 gezeigt, kann zum Beispiel der Kodierer 32 Byte 100 aus Informationsbits 42 in ein 10-Bit-verschlüsseltes Zeichen 104 und Byte 102 aus Informationsbits 42 in ein 10-Bit-verschlüsseltes Zeichen 106 verschlüsseln.
In der hier folgenden Beschreibung werden einzelne Bits eines mit 10 Bits verschlüsselten Zeichens (ES) jeweils als „ES/9”, „ES/8”, „ES/7”, „ES/6”, „ES/5”, „ES/4”, „ES/3”, „ES/2”, „ES/1” bzw. „ES/0” bezeichnet.
Die Vorrichtung 2 kann mindestens zwei Datenübertragungsbetriebsarten haben und der Betrieb von MUX 38 kann zumindest teilweise durch die Datenübertragungsbetriebsart bestimmt werden.
In einer ersten Datenübertragungsbetriebsart kann der Kodierer 32 verschlüsselte Zeichen 44 mit einer Geschwindigkeit von zum Beispiel 250 Millionen verschlüsselten Zeichen in der Sekunde ausgeben und MUX 38 kann verschlüsselte Zeichen 44 an den Serialisierer 34 weiterleiten. Der Serialisierer 34 kann verschlüsselte Zeichen 44 empfangen und kann seriell Bits eines jeweiligen seriellen Bitstroms 46 ausgeben, in dem einzelne Bits der verschlüsselten Zeichen 34 durch entsprechende einzelne Bits dargestellt werden können. Die effektive Bitübertragungsgeschwindigkeit, in der der Serialisierer 34 den seriellen Bitstrom 46 ausgibt, kann 2,5 Gbps sein.
In einer zweiten Datenübertragungsbetriebsart kann der Kodierer 32 verschlüsselte Zeichen 44 mit einer Geschwindigkeit von zum Beispiel einem Drittel der Geschwindigkeit der ersten Datenübertragungsbetriebsart ausgeben, z. B. 83,33 Millionen verschlüsselte Zeichen in der Sekunde.
Ein 10-Bit-Bus 50 kann den folgenden String von Bits von verschlüsselten Zeichen 44 übertragen: ES/9-ES/9-ES/9-ES/8-ES/8-ES/8-ES/7-ES/7-ES/7-ES/6.
Zusätzlich kann ein 10-Bit-Bus 52 den folgenden String von Bits von verschlüsselten Zeichen 44 übertragen: ES/6-ES/6-ES/5-ES/5-ES/5-ES/4-ES/4-ES/4-ES/3-ES/3.
Außerdem kann ein 10-Bit-Bus 54 den folgenden String von Bits von verschlüsselten Zeichen 44 übertragen: ES/3-ES/2-ES/2-ES/2-ES/1-ES/1-ES/1-ES/0-ES/0-ES/0.
Der MUX 36 kann in der Lage sein, einen der Busse 50, 52 und 54 an einen 10-Bit-Bus 48 weiterzuleiten. Unter Steuerung des EA 40 kann der MUX 36 in Reaktion auf den Kodierer 32, der ein verschlüsseltes Zeichen von verschlüsselten Zeichen 44 ausgibt, den durch den Bus 50 übertragenen String an den Bus 48 weiterleiten, gefolgt von dem durch den Bus 52 übertragenen String, gefolgt von dem durch den Bus 54 übertragenen String. Der EA 40 kann den MUX 36 so steuern, dass dieser zwischen den Bussen 50, 52 und 54 mit einer Frequenz umschaltet, die der Geschwindigkeit entspricht, mit der der Kodierer 32 verschlüsselte Zeichen 44 in der ersten Datenübertragungsbetriebsart ausgibt, z. B. 250 MHz.
Somit können verschlüsselte Zeichen 44, die vom Kodierer 32 mit einer Geschwindigkeit von 83,33 Millionen verschlüsselten Zeichen in der Sekunde ausgegeben werden, auf dem Bus 48 durch drei entsprechende Folgen aus 10 Bits dargestellt werden, die vom MUX 36 mit einer Geschwindigkeit von 250 Millionen Strings in der Sekunde ausgegeben werden, und Cluster von drei gleichen Bits in diesen drei Strings können jedes entsprechende einzelne Bits der verschlüsselten Zeichen 44 darstellen.
Der Serialisierer 34 kann vom Bus 48 Strings empfangen und Bits der vom Bus 48 empfangenen Strings seriell an einen seriellen Bitstrom 46 ausgeben, in dem jedes Cluster von drei aufeinander folgenden gleichen Bits ein einzelnes Bit eines verschlüsselten Zeichens 44 darstellt. Wie in 2 gezeigt, kann zum Beispiel ein verschlüsseltes Zeichen 104 aus 10 Bits im seriellen Bitstrom 46 durch Gruppen 108, 110 und 112 von jeweils 10 Bits dargestellt werden, die durch den Serialisierer 34 vom Bus 50, 52 bzw. 54 empfangen werden. Im seriellen Bitstrom 46 kann das 10-Bit-kodierte Zeichen 106 durch Gruppen 108, 110 und 112 von jeweils 10 Bit dargestellt werden, die durch den Serialisierer 34 vom Bus 50, 52 bzw. 54 empfangen werden. Im seriellem Bitstrom 46 können Bits von Strings mit einer Geschwindigkeit von 2,5 Gbps ausgegeben werden, ähnlich der Bitübertragungsgeschwindigkeit in der ersten Datenübertragungsbetriebsart, und folglich können im seriellem Bitstrom 46 Cluster mit einer Geschwindigkeit von 833,33 Millionen Mega-Clustern in der Sekunde ausgegeben werden. Der Serialisierer 34 kann die Gruppe 108 ausgeben, dann die Gruppe 110, dann die Gruppe 112, dann die Gruppe 114, dann die Gruppe 116, dann die Gruppe 118, wie durch die Richtung eines Pfeils 120 dargestellt ist.
Es ist zu beachten, dass der serielle Bitstrom 46 Bits verschlüsselter Zeichen 44 mit einer effektiven Bitübertragungsgeschwindigkeit von 833,33 Mbps übertragen kann, da jeder Cluster von drei aufeinander folgenden gleichen Bits im seriellen Bitstrom 46 ein einzelnes Bit eines verschlüsselten Zeichens 44 darstellen kann.
Die effektiven Bitübertragungsgeschwindigkeiten, mit denen Bits der verschlüsselten Zeichen 44 durch den seriellen Bitstrom 46 in der ersten und der zweiten Datenübertragungsbetriebsart übertragen werden, werden im Folgenden als die „einfache effektive Bitübertragungsgeschwindigkeit” bzw. die „reduzierte effektive Bitübertragungsgeschwindigkeit” bezeichnet. Die erste Datenübertragungsbetriebsart wird im Folgenden als die Betriebsart mit einfacher effektiver Bitübertragungsgeschwindigkeit bezeichnet und die zweite Datenübertragungsbetriebsart wird im Folgenden als die Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit bezeichnet.
In beiden Datenübertragungsbetriebsarten kann der Leitungstreiber 14 den seriellen Bitstrom 46 empfangen und entsprechende elektrische Signale über das leitende Medium 8 leiten. Der Leitungsempfänger 18 kann elektrische Signale vom leitenden Medium 8 empfangen und eine serielle Bitsequenz 58 ausgeben, die im Wesentlichen eine Nachbildung des seriellen Bitstroms 46 sein kann. Es wird anerkannt, dass die Wahrscheinlichkeit, dass ein Bit des seriellen Bitstroms 46 in der seriellen Bitsequenz 58 fehlerhaft nachgebildet wird, sehr gering ist und zum Beispiel ungefähr 10^–12 oder 10^–14 sein kann.
Die Empfangseinheit 16 kann einen Deserialisierer 60, einen Bit-Extrahierer 62 und einen MUX 64 umfassen. Der Betrieb von MUX 64 kann zumindest teilweise durch die Datenübertragungsbetriebsart der Empfangseinheit 16 bestimmt werden.
Der Deserialisierer 60 kann die serielle Bitsequenz 58 empfangen, Bits der seriellen Bitfrequenz 58 in Wörter verpacken und eine Wortsequenz 68 dieser Wörter ausgeben. Die Wortgröße kann zum Beispiel gleich der Größe der verschlüsselten Zeichen, z. B. 10 Bit, sein. Folglich kann der Deserialisierer 60 Wörter mit einer Wortübertragungsgeschwindigkeit von 250 Millionen Wörtern in der Sekunde ausgeben.
In der Betriebsart mit einfacher effektiver Bitübertragungsgeschwindigkeit kann ein 10-Bit-verschlüsseltes Zeichen durch entsprechende zehn Bits dargestellt werden, die in einem oder zwei Wörtern der Wortsequenz 68 enthalten sind, und MUX 64 kann so eingestellt sein, dass er die Wortsequenz 68 mit einer Wortübertragungsgeschwindigkeit von 250 Millionen Wörtern in der Sekunde an Signale 70 weiterleitet. Obwohl die Anzahl der Bits in einem Wort der Anzahl der Bits in einem verschlüsselten Zeichen entsprechen kann, müssen verschlüsselte Zeichen nicht notwendigerweise mit Wörtern ausgerichtet sein. Die digitale Schaltungsanordnung 78 kann so eingestellt sein, dass sie bei 250 MHz arbeitet, um die Wortsequenz 68 mit einer Wortübertragungsgeschwindigkeit von 250 Millionen Wörtern in der Sekunde von Signalen 70 zu empfangen, und kann durch Bestimmen der Grenzen der verschlüsselten Zeichen innerhalb der Wortsequenz 68 verschlüsselte Zeichen aus der Wortsequenz 68 extrahieren.
In der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit, wie sie oben erklärt wurde, kann ein einzelnes Bit eines verschlüsselten Zeichens durch ein Cluster von Bits in der Wortsequenz 68 dargstellt werden, z. B. drei Bits, und folglich kann ein verschlüsseltes Zeichen durch drei entsprechende Strings aus 10 Bits dargestellt werden, die in drei oder vier Wörtern der Wortsequenz 68 enthalten sind. Wie in 2 gezeigt, kann zum Beispiel die Wortsequenz 68 das Wort 122 umfassen, dann Wort 124, dann Wort 126, dann Wort 128, dann Wort 130, dann Wort 132, dann Wort 134, dann Wort 136, dann Wort 138. Das verschlüsselte Zeichen 104 wird durch drei Strings aus 10 Bits dargestellt, die in Wörtern 122, 124, 126 und 128 enthalten sind. Das verschlüsselte Zeichen 106 wird durch drei Strings aus 10 Bits dargestellt, die in Wörtern 128, 130, 132 und 134 enthalten sind. Obwohl die Anzahl der Bits in einem Wort der Anzahl der Bits in einem String entsprechen kann, müssen Strings nicht notwendigerweise mit Wörtern ausgerichtet sein. Zum Beispiel enthält Wort 122 Bits, die das verschlüsselte Zeichen 104 darstellen, aber auch vier mit „Y” gekennzeichnete Bits, die ein anderes verschlüsseltes Zeichen darstellen, das dem verschlüsselten Zeichen 104 im seriellen Bitstrom 46 vorangeht. In ähnlicher Weise enthält Wort 134 Bits, die das verschlüsselte Zeichen 106 darstellen, aber auch sechs mit „X” gekennzeichnete Bits, die ein anderes verschlüsseltes Zeichen darstellen, das dem verschlüsselten Zeichen 106 im seriellen Bitstrom 46 folgt.
Der Bit-Extrahierer 62 kann Wortsequenzen 68 empfangen, einzelne Bits verschlüsselter Zeichen aus den jeweiligen Clustern der Wortsequenz 68 extrahieren, diese extrahierten Bits in extrahierte Wörter verpacken und diese extrahierten Wörter in einer Sequenz aus extrahierten Wörtern 74 ausgeben, in der einzelne Bits eines verschlüsselten Zeichens durch ein entsprechendes einzelnes Bit dargestellt werden. Der MUX 64 kann so eingestellt werden, dass er die Sequenz aus extrahierten Wörtern 74 an Signale 70 weiterleitet und die digitale Schaltungsanordnung 78 kann die Sequenz aus extrahierten Wörtern 74 aus Signalen 70 empfangen. Wie in 2 gezeigt, wählt zum Beispiel der Bit-Extrahierer 62 die in Fettschrift markierten Bits aus Wörtern 122, 124 und 126 aus und gibt ein extrahiertes Wort 140 aus, das die ausgewählten Bits enthält. In ähnlicher Weise wählt der Bit-Extrahierer 62 die in Fettschrift markierten Bits aus Wörtern 128, 130 und 132 aus und gibt nach der Ausgabe des extrahierten Worts 140 ein extrahiertes Wort 142 aus, das die ausgewählten Bits enthält. In ähnlicher Weise wählt Bit-Extrahierer 62 die in Fettschrift markierten Bits aus Wörtern 134, 136 und 138 aus und gibt nach der Ausgabe des extrahierten Worts 142 ein extrahiertes Wort 144 aus, das die ausgewählten Bits enthält.
Nach einigen erfindungsgemäßen Ausführungsformen kann in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit die Übertragungsgeschwindigkeit der extrahierten Wörter der Wortübertragungsgeschwindigkeit geteilt durch die Clustergröße entsprechen, z. B. 83,33 Millionen extrahierter Wörter in der Sekunde, und ein bestimmtes extrahiertes Wort kann für eine Dauer von im Wesentlichen 12 Nanosekunden in Signalen 70 dargestellt werden. Die digitale Schaltungsanordnung 78 kann zumindest gemäß der Kommunikationsbetriebsart gesteuert werden. In der Betriebsart mit einfacher effektiver Bitübertragungsgeschwindigkeit kann die digitale Schaltungsanordnung 78 so eingestellt werden, dass sie bei 250 MHz arbeitet, um die Wortsequenz 68 mit einer Wortübertragungsgeschwindigkeit von 250 Millionen Wörtern in der Sekunde zu empfangen, und in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit kann die digitale Schaltungsanordnung 78 so eingestellt werden, dass sie bei 83,33 MHz arbeitet, um die extrahierte Wortsequenz 74 mit einer Geschwindigkeit von 83,33 Millionen extrahierten Wörtern in der Sekunde zu empfangen, und kann durch Bestimmen der Grenzen der verschlüsselten Zeichen innerhalb der extrahierten Wortsequenz 74 verschlüsselte Zeichen aus der extrahierten Wortsequenz 74 extrahieren.
Nach anderen erfindungsgemäßen Ausführungsformen kann die Übertragungsgeschwindigkeit für extrahierte Wörter in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit der Wortübertragungsgeschwindigkeit geteilt durch die Clustergröße entsprechen, z. B. 83,33 Millionen extrahierte Wörter in der Sekunde, und ein bestimmtes extrahiertes Wort kann in Signalen 70 dargestellt werden für eine Dauer, die der Dauer gleicht, die der Übertragungsgeschwindigkeit für extrahierte Wörter geteilt durch die Anzahl von Bits in einem Cluster entspricht, z. B. von im Wesentlichen 4 Nanosekunden. Der Bit-Extrahierer 62 kann ein Signal 76 ausgeben, um extrahierte Wörter dadurch zu kennzeichnen, dass diese zum Beispiel während der 4 Nanosekunden, in denen ein extrahiertes Wort in Signalen 70 dargestellt wird, einen Logikwert von „1” haben, und dass sie andernfalls einen Logikwert von „0” haben. Die Empfangseinheit 16 kann einen MUX 66 umfassen, um das Signal 76 zu empfangen, und um in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit Signal 76 an ein Signal 72 weiterzuleiten. In der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit kann die digitale Schaltungsanordnung 78 so eingestellt sein, dass sie bei im Wesentlichen der gleichen Frequenz arbeitet wie in der Betriebsart mit einfacher effektiver Bitübertragungsgeschwindigkeit, z. B. 250 MHz, und kann die extrahierte Wortsequenz 74 mit einer Geschwindigkeit von 83,33 Millionen extrahierten Wörtern in der Sekunde empfangen. Die digitale Schaltungsanordnung 78 kann das Signal 72 empfangen und kann unter Verwendung von Signal 72 durch Bestimmen der Grenzen der verschlüsselten Zeichen innerhalb der extrahierten Wortsequenz 74 verschlüsselte Zeichen aus der extrahierten Wortsequenz 74 extrahieren.
In der Betriebsart mit einfacher effektiver Bitübertragungsgeschwindigkeit kann MUX 66 so eingestellt werden, dass er einen im Wesentlichen konstanten Logikwert von „1” an das Signal 72 weiterleitet.
3 ist ein Flußdiagramm eines beispielhaften Verfahrens zur Steuerung der Bitübertragungsgeschwindigkeit der Kommunikation über ein leitendes Medium gemäß einigen erfindungsgemäßen Ausführungsformen.
In einem Anfangsstadium ist die drahtlose Kommunikation noch nicht in Betrieb und die drahtgebundene Kommunikation ist für einen Betrieb mit einfacher effektiver Bitübertragungsge schwindigkeit eingestellt, z. B. 2,5 GHz (160). So lange eine Kommunikation über das drahtlose Medium nicht erforderlich ist, kann die drahtgebundene Kommunikation für den Betrieb mit einfacher effektiver Bitübertragungsgeschwindigkeit konfiguriert bleiben (162). Wenn jedoch eine Kommunikation über das drahtlose Medium erfolgen soll, wird die drahtgebundene Kommunikation für einen Betrieb mit reduzierter effektiver Bitübertragungsgeschwindigkeit eingestellt, z. B. 833,33 Hz (164), und dann kann eine Sitzung mit drahtloser Kommunikation beginnen (166). Nachdem die Sitzung drahtloser Kommunikation beendet ist (168), wird die drahtgebundene Kommunikation für einen Betrieb mit einfacher effektiver Bitübertragungsgeschwindigkeit eingestellt (170) und das Verfahren kann mit Feld 162 neu anfangen.
4 ist ein vereinfachtes Blockdiagramm eines beispielhaften Bit-Extrahierers 200 gemäß einigen erfindungsgemäßen Ausführungsformen. Der Bit-Extrahierer 200 kann die Wortsequenz 68 empfangen, in der, in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit, Bits von 10-Bit-verschlüsselten Zeichen durch entsprechende Cluster von drei aufeinander folgenden gleichen Bits dargestellt werden. Der Bit-Extrahierer 200 kann die extrahierte Wortsequenz 74 erzeugen und ausgeben, in der, in der Betriebsart mit reduzierter effektiver Bitübertragungsgeschwindigkeit, Bits der verschlüsselten Zeichen durch entsprechende einzelne Bits dargestellt werden. Zusätzlich kann der Bit-Extrahierer 200 das Signal 76 erzeugen und ausgeben.
Der Bit-Extrahierer 200 kann Speicherelemente 202, 204 und 206 umfassen, die zum Beispiel Register oder Latches sein und jeweils zehn Bits umfassen können. Im Allgemeinen kann die Anzahl von Speicherelementen gleich der Anzahl von Bits in einem Cluster und die Anzahl von Bits in jedem Speicherelement gleich der Anzahl von Bits in einem verschlüsselten Zeichen sein.
Für die Deutlichkeit der Erklärung werden die Speicherelemente 202, 204 und 206 im Folgenden jeweils als „Register A”, „Register B” bzw. „Register C” bezeichnet. Außerdem werden Bits in Registern A, B, und C unter Verwendung der Ziffern 0, 1, 2, 3, 4, 5, 6, 7, 8 und 9 bezeichnet. Zum Beispiel wird Bit Nummer 7 in Register B als Bit B/7 bezeichnet.
Register A kann in der Lage sein, zehn aufeinander folgende Bits der Wortsequenz 68 zu erfassen und zu speichern. Register B kann in der Lage sein, den Wert von Register A zu erfassen und zu speichern und Register C kann in der Lage sein, den Wert von Register B zu erfassen und zu speichern.
Ein 10-Bit-Bus 208 kann Bits A/9, A/6, A/3, A/0, B/7, B/4, B/1, C/8, C/5 und C/2 umfassen und ein 10-Bit-Bus 210 kann Bits A/8, A/5, A/2, B/9, B/6, B/3, B/0, C/7, C/4 und C/1 umfassen und ein 10-Bit-Bus 212 kann Bits A/7, A/4, A/1, B/8, B/5, B/2, C/9, C/6, C/3 und C/0 umfassen.
Ein MUX 214 kann Signale 216 und Busse 208, 210 und 212 als Eingänge empfangen und kann einen der Busse 208, 210 und 212 an einen 10-Bit-Bus 218 gemäß einem Wert auf den Signalen 216 weiterleiten.
Der Bit-Extrahierer 200 kann Komparatoren 220, 221, 222, 223, 224, 225, 226, 227 und 228 umfassen, die zum Beispiel XOR-Gatter mit zwei Eingängen und einem Ausgang sein können. Der Logikwert des Ausgangs eines der Komparatoren 220, 221, 222, 223, 224, 225, 226, 227 und 228 kann zum Beispiel logisch „1” sein, wenn der Logikwert seiner beiden Eingänge nicht gleich ist und logisch „0”, wenn der Logikwert seiner beiden Eingänge gleich ist.
Der Komparator 220 kann Bit A/9 mit Bit A/8 vergleichen, der Komparator 221 kann Bit A/8 mit Bit A/7 vergleichen, der Komparator 222 kann Bit A/7 mit Bit A/6 vergleichen, der Komparator 223 kann Bit A/6 mit Bit A/5 vergleichen, der Komparator 224 kann Bit A/5 mit Bit A/4 vergleichen, der Komparator 225 kann Bit A/4 mit Bit A/3 vergleichen, der Komparator 226 kann Bit A/3 mit Bit A/2 vergleichen, der Komparator 227 kann Bit A/2 mit Bit A/1 vergleichen und der Komparator 228 kann Bit A/1 mit Bit A/0 vergleichen.
Die Komparatoren 220, 221, 222, 223, 224, 225, 226, 227 und 228 können drei Gruppen von je drei Komparatoren bilden. Die erste Gruppe kann Komparatoren 220, 223 und 226 umfassen, die zweite Gruppe kann Komparatoren 221, 224 und 227 umfassen und die dritte Gruppe kann Komparatoren 222, 225 und 228 umfassen.
Der Bit-Extrahierer 200 kann Addierer 230, 232 und 234 umfassen. Der Addierer 230 kann die Ausgänge der Komparatoren 220, 223 und 226 empfangen und eine Zahl ausgeben, die der Anzahl der Komparatoren 220, 223 und 226 mit nicht gleichen Eingängen entspricht. In ähnlicher Weise kann der Addierer 232 die Ausgänge der Komparatoren 221, 224 und 227 empfangen und eine Zahl ausgeben, die der Anzahl der Komparatoren 221, 224 und 227 mit nicht gleichen Eingängen entspricht. Zusätzlich kann der Addierer 234 die Ausgänge der Komparatoren 222, 225 und 228 empfangen und eine Zahl ausgeben, die der Anzahl der Komparatoren 222, 225 und 228 mit nicht gleichen Eingängen entspricht.
Der Bit-Extrahierer 200 kann die MUXer 236, 238 und 240 umfassen und kann Zähler 242, 244 und 246 umfassen. Die MUXer 236, 238 und 240 können als Eingänge Signale 248, 250 bzw. 252 empfangen und können als Eingänge die Ausgänge der Addierer 230, 232 und 234 empfangen. Der MUX 236 kann den Ausgang eines der Addierer 230, 232 und 234 gemäß einem auf dem Signal 248 empfangenen Wert an den Zähler 242 ausgeben. In ähnlicher Weise kann der MUX 238 den Ausgang eines der Addierer 230, 232 und 234 gemäß einem auf dem Signal 250 empfangenen Wert an den Zähler 244 ausgeben und der MUX 240 kann den Ausgang eines der Addierer 230, 232 und 234 gemäß einem auf dem Signal 252 empfangenen Wert an den Zähler 246 ausgeben.
Die Zähler 242, 244 und 246 können in der Lage sein, Werte zu enthalten, die nicht niedriger als ein unterer Schwellenwert sind, der zum Beispiel die Zahl Null sein kann, und nicht höher als ein oberer Schwellenwert sind, der zum Beispiel ein in einem Schwellenwertregister 254 gespeicherter Werte sein kann. Die Zähler 242, 244 und 246 können in der Lage sein, ihre Werte als Reaktion auf einen Befehl, der auf einem Signal 256 empfangen wird, und hinsichtlich der Ausgänge der MUXer 236, 238 bzw. 240, zu ändern.
Der Zähler 242 kann den Wert, den er enthält, inkrementieren, wenn zum Beispiel die Ausgabe von MUX 236 gleich Null ist. In ähnlicher Weise kann der Zähler 244 den Wert, den er enthält, inkrementieren, wenn zum Beispiel der Ausgang von MUX 238 mehr als Null ist, und kann den Wert, den er enthält, dekrementieren, wenn der Ausgang von MUX 238 gleich Null ist.
Außerdem kann der Zähler 246 den Wert, den er enthält, inkrementieren, wenn zum Beispiel der Ausgang von MUX 240 mehr als Null ist, und kann den Wert, den er enthält, dekrementieren, wenn der Ausgang von MUX 240 gleich Null ist.
Im Allgemeinen können die Anzahl von Gruppen von Komparatoren, die Anzahl von Addierern, die Anzahl von MUXern und die Anzahl von Zählern alle der Anzahl von Bits in einem Cluster gleich sein.
Ein Logikblock 258 kann die in den Zählern 242, 244 und 246 gespeicherten Werte empfangen und kann die Werte des Schwellenwertregisters 254 empfangen und kann Signale 216 an den Multiplexer 214 ausgeben. Wenn der Zähler 242 einen Wert hat, der höher ist als die Werte der Zähler 244 und 246, kann der Logikblock 258 den MUX 214 so steuern, dass dieser den Bus 212 an den Bus 218 weiterleitet. Wenn der Zähler 244 einen Wert hat, der höher ist als die Werte der Zähler 242 und 246, kann der Logikblock 258 den MUX 214 so steuern, dass dieser den Bus 208 an den Bus 218 weiterleitet. Wenn der Zähler 246 einen Wert hat, der höher ist als die Werte der Zähler 242 und 244, kann der Logikblock 258 den MUX 214 so steuern, dass dieser den Bus 210 an den Bus 218 weiterleitet.
Der Bit-Extrahierer 200 kann einen endlichen Automaten (EA) 260 umfassen, um Signale 76, 248, 250, 252 und 256 zu erzeugen und auszugeben. Entsprechend können Signale 76, 248, 250, 252 und 256 als eine Gruppe in einem von drei Zuständen sein, die hier willkürlich als Zustände Nr. 0, Nr. 1 und Nr. 2 numeriert sind. Im Allgemeinen kann die Anzahl von Zuständen, die durch EA 260 für seine Ausgangssignale erzeugt werden, der Anzahl von Bits in einem Cluster gleich sein.
In Zustand Nr. 0 kann EA 260 Signale 248, 250 und 252 so einstellen, dass die MUXer 236, 238 und 240 den Ausgang der Addierer 232, 234 bzw. 230 ausgeben, kann EA 260 den Zählern 242, 244 und 246 den Befehl zum Zählen geben und kann EA 260 einen Logikwert „0” auf Signal 76 ausgeben.
In Zustand Nr. 1 kann EA 260 Signale 248, 250 und 252 so einstellen, dass die MUXer 236, 238 und 240 den Ausgang der Addierer 234, 230 bzw. 232 ausgeben, kann EA 260 den Zählern 242, 244 und 246 den Befehl zum Zählen geben und kann EA 260 einen Logikwert „0” auf Signal 76 ausgeben.
In Zustand Nr. 2 kann EA 260 Signale 248, 250 und 252 so einstellen, dass die MUXer 236, 238 und 240 den Ausgang der Addierer 230, 232 bzw. 234 ausgeben, kann EA 260 den Zählern 242, 244 und 246 den Befehl zum Zählen geben und kann EA 260 einen Logikwert „1” auf Signal 76 ausgeben.
EA 260 kann den Zustand der Signale 76, 248, 250, 252 und 256 einmal umschalten in Reaktion auf ein Wort der beim Bit-Extrahierer 200 empfangenen Wortsequenz 68. Außerdem kann EA 260 den Zustand der Signale 76, 248, 250, 252 und 256 in einer vorab festgelegten Reihenfolge umschalten, zum Beispiel Zustand Nr. 0 in Zustand Nr. 1, Zustand Nr. 1 in Zustand Nr. 2 und Zustand Nr. 2 in Zustand Nr. 0.
Wegen der Struktur von Bit-Extrahierer 200 und des Verfahrens, in dem Signale 76, 248, 250, 252 und 256 erzeugt werden, werden Wörter der Wortsequenz 68, die in Register A empfangen werden, durch Komparatoren 220, 221, 222, 223, 224, 225, 226, 227 und 228 auf die Gleichheit aufeinander folgender Bits geprüft. Addierer 230, 232 und 234 summieren die Ergebnisse aus den jeweiligen Gruppen von Komparatoren und Zählern 242, 244 und 246 werden entsprechend inkrementiert oder dekrementiert. MUX 214 kann so eingestellt werden, dass er einen der Busse 208, 210 und 212 entsprechend der Werte der Zähler 242, 244 und 246 weiterleitet, und einmal alle drei Wörter kann das Signal 76 einen Logikwert „1” haben, um der digitalen Schaltungsanordnung 78 zu signalisieren, ein extrahiertes Wort vom Bus 218 zu empfangen.
Die Empfindlichkeit der Signale 216 für Veränderungen der Werte von 242, 244 und 246 kann mit dem Wert im Schwellenregister 254 in Verbindung stehen. Je näher dieser Wert an dem unteren Schwellenwert ist, desto empfindlicher können Signale 216 für Veränderungen in der Ausrichtung der verschlüsselten Zeichen in Register A sein.
Während bestimmte Merkmale der Erfindung hier dargestellt und beschrieben wurden, werden Fachleuten nun viele Abwandlungen, Ersetzungen, Änderungen und Entsprechungen einfallen. Daher wird davon ausgegangen, dass die beigefügten Ansprüche alle derartigen Abwandlungen und Änderungen abdecken, die innerhalb der Idee der Erfindung liegen.

Claims

Verfahren, umfassend: Vorbereiten von Zeichen für eine Übertragung durch Darstellen jedes Bits der Zeichen durch ein Cluster von N aufeinander folgenden, mit dem Bit identischen Bits in einer Sendebitsequenz; Übertragen der Sendebitsequenz mit einer bestimmten Bitübertragungsgeschwindigkeit, Empfangen einer Empfangsbitsequenz von empfangenen Bits mit der bestimmten Bitübertragungsgeschwindigkeit, wobei bei der Abwesenheit von Fehlern die Empfangsbitsequenz mit der Sendebitsequenz identisch ist, und Rekonstruieren der Zeichen aus der Empfangsbitsequenz von empfangenen Bits durch: a) Identifizieren von Grenzen von Clustern von N empfangenen Bits in der Empfangsbitsequenz durch Vergleichen benachbarter empfangener Bits und b) Auswählen eines inneren Bits aus jedem der Cluster von N empfangenen Bits als ein Bit eines rekonstruierten Zeichens.
Verfahren nach Anspruch 1, wobei ein Identifizieren von Grenzen der Cluster von N empfangenen Bits in der Empfangsbitsequenz umfasst: Zählen von Unterschieden zwischen nacheinander empfangenen Bits, Erzeugen von Wahrscheinlichkeiten für N mögliche Ausrichtungen von Clustergrenzen in der Empfangsbitsequenz und Erkennen der Grenzen gemäß der einen der N möglichen Ausrichtungen von Clustergrenzen mit der höchsten Wahrscheinlichkeit.
Verfahren nach Anspruch 2, wobei ein Erzeugen der Wahrscheinlichkeiten das Sicherstellen umfasst, dass die Wahrscheinlichkeiten einen programmierbaren Schwellenwert nicht übersteigen, wobei der programmierbare Schwellenwert eine Grenzidentifizierungsempfindlichkeit für Änderungen der Ausrichtung der Grenze bestimmt.
Verfahren nach Anspruch 1, wobei ein Senden einer Sendebitsequenz und Empfang einer Empfangsbitsequenz den Spezifikationen des Peripheral Components Interconnect(PCI)-Express, Auflage 1.0a entsprechen, die von der PCI Special Interest Group (SIG) am 31. März 2003 veröffentlicht wurde.
Integrierte Schaltung (6), umfassend: einen Leitungsempfänger (18), um eine Empfangsbitsequenz von empfangenen Bits mit einer bestimmten Bitübertragungsgeschwindigkeit über ein leitendes Medium zu empfangen, wobei die Empfangsbitsequenz bei der Abwesenheit von Fehlern mit einer Sendebitsequenz identisch ist, die über das leitende Medium mit der bestimmten Bitübertragungsgeschwindigkeit übertragen wird, und wobei die Sendebitsequenz für jedes Bit eines zu übertragenden Zeichens ein Cluster von N aufeinander folgenden identischen Bits umfasst, einen Deserialisierer (60), um aufeinander folgend empfangene Bits der Empfangsbitsequenz in Wörter zu verpacken und eine Wortsequenz der Wörter auszugeben und einen Bit-Extrahierer (62), um die Wortsequenz zu empfangen, extrahierte Bits mit einem Bruchteil der bestimmten Bitübertragungsgeschwindigkeit aus der Wortsequenz zu extrahieren, die extrahierten Bits in extrahierte Wörter zu verpacken und eine extrahierte Wortsequenz der extrahierten Wörter auszugeben.
Integrierte Schaltung nach Anspruch 5, wobei die Zeichen Zehn-Bit-Zeichen sind, die aus Bytes von Informationsbits verschlüsselt sind.
Integrierte Schaltung nach Anspruch 5, ferner umfassend eine digitale Schaltungsanordnung (78), um die extrahierte Wortsequenz zu empfangen und Grenzen der Zeichen in der extrahierten Wortsequenz zu erkennen.
Integrierte Schaltung nach Anspruch 5, wobei ein einzelnes Bit der Zeichen durch ein einzelnes Bit in der extrahierten Wortsequenz dargestellt wird.
Integrierte Schaltung nach Anspruch 5, wobei die Anzahl N von Bits in dem Cluster drei ist.
Integrierte Schaltung nach Anspruch 8, wobei der Bit-Extrahierer (62) N Speicherelemente umfaßt und die Anzahl von Bits in einem der Speicherelemente einer Anzahl von Bits in einem der Zeichen gleich ist.
Integrierte Schaltung nach Anspruch 10, wobei der Bit-Extrahierer (62) ferner einen Multiplexer mit N Eingangsbussen und einem Ausgangsbus umfasst, wobei die Anzahl von Bits in einein der Eingangsbusse und im Ausgangsbus der Anzahl von Bits in einem der Zeichen gleich ist, und wobei Bits in einem der Speicherelemente, die durch N Bits getrennt sind, durch einen der Eingangsbusse empfangen werden.
Integrierte Schaltung nach Anspruch 11, wobei der Bit-Extrahierer (62) ferner N Gruppen gleicher Zahlen von Komparatoren umfasst, wobei die Komparatoren verschiedene Paare aufeinander folgender Bits eines bestimmten Speicherelements der Speicherelemente vergleichen sollen.
Integrierte Schaltung nach Anspruch 12, wobei die Komparatoren XOR-Gatter sind.
Integrierte Schaltung nach Anspruch 12, wobei der Bit-Extrahierer (62) ferner umfasst: N Zähler, um Werte zu enthalten, die nicht niedriger als ein unterer Schwellenwert und nicht höher als ein programmierbarer Schwellenwert sind, wobei ein Zähler der Zähler geeignet ist, inkrementiert zu werden, und geeignet ist, dekrementiert zu werden, entsprechend den Ausgangswerten der Komparatoren, und wobei der Ausgangsbus des Multiplexers Werte eines bestimmten Eingangsbusses der Eingangsbusse empfangen soll, wobei der bestimmte Eingangsbus durch den Multiplexer entsprechend den Werten der Zähler ausgewählt ist.
Vorrichtung umfassend: ein leitendes Medium (8), eine erste integrierte Schaltung (4), um eine Sendebitsequenz mit einem Cluster aus N aufeinander folgenden identischen Bits für jedes Bit eines zu übermittelnden Zeichens zu erzeugen und um die Sendebitsequenz über das leitende Medium (8) mit einer bestimmten Bitübertragungsgeschwindigkeit zu übertragen, und eine zweite integrierte Schaltung (6), um eine Empfangsbitsequenz von zu empfangenden Bits über das leitende Medium (8) mit der bestimmten Bitübertragungsgeschwindigkeit zu empfangen, wobei die Empfangsbitsequenz bei der Abwesenheit von Fehlern mit der Sendebitsequenz identisch ist, wobei die zweite integrierte Schaltung umfasst: einen Deserialisierer (60), um aufeinander folgend empfangene Bits der Empfangsbitsequenz in Wörter zu verpacken und um eine Wortsequenz der Wörter auszugeben, und einen Bit-Extrahierer (62), um die Wortsequenz zu empfangen, extrahierte Bits aus der Wortsequenz mit einem Bruchteil der bestimmten Bitübertragungsgeschwindigkeit zu extrahieren, die extrahierten Bits in extrahierte Wörter zu verpacken und um eine extrahierte Wortsequenz der extrahierten Wörter auszugeben.
Vorrichtung nach Anspruch 15, wobei die Zeichen Zeichen aus zehn Bits sind, die aus Bytes der Informationsbits verschlüsselt sind.
Vorrichtung nach Anspruch 15, ferner umfassend eine digitale Schaltungsanordnung (78), um die extrahierte Wörtersequenz zu empfangen und Grenzen der Zeichen in der extrahierten Wortsequenz zu identifizieren.
Vorrichtung nach Anspruch 15, wobei ein einzelnes Bit der Zeichen in der seriellen Darstellung durch ein Cluster von N aufeinander folgenden gleichen Bits und in der extrahierten Wortsequenz durch ein einzelnes Bit dargestellt wird, wobei N die Anzahl von Bits im Cluster ist..
Vorrichtung nach Anspruch 18, wobei die Anzahl N von Bits im Cluster drei ist.
Vorrichtung nach Anspruch 18, wobei der Bit-Extrahierer (62) N Speicherelemente umfaßt und die Anzahl von Bits in einem der Speicherelemente einer Anzahl von Bits in einem der Zeichen gleich ist.
Vorrichtung nach Anspruch 20, wobei der Bit-Extrahierer (62) ferner einen Multiplexer mit N Eingangsbussen und einem Ausgangsbus umfasst, wobei die Anzahl von Bits in einem der Eingangsbusse und im Ausgangsbus der Anzahl von Bits in einem der Zeichen gleich ist und wobei Bits ein einem der Speicherelemente, die durch N Bits getrennt sind, durch einen der Eingangsbusse empfangen werden.
Vorrichtung nach Anspruch 21, wobei der Bit-Extrahierer (62) ferner N Gruppen von gleichen Anzahlen von Komparatoren umfasst, wobei die Komparatoren verschiedene Paare von aufeinander folgenden Bits eines bestimmten Speicherelements der Speicherelemente vergleichen.
Vorrichtung nach Anspruch 22, wobei die Komparatoren XOR-Gatter sind.
Vorrichtung nach Anspruch 22, wobei der Bit-Extrahierer (62) ferner umfasst: N Zähler, um Werte zu enthalten, die nicht niedriger sind als ein unterer Schwellenwert und nicht höher als ein programmierbarer Schwellenwert, wobei ein Zähler der Zähler geeignet ist, inkrementiert zu werden, und geeignet ist, dekrementiert zu werden, entsprechend den Ausgangswerten der Komparatoren, und wobei der Ausgangsbus des Multiplexers Werte eines bestimmten Eingangsbusses der Eingangsbusse empfängt, wobei der bestimmte Eingangsbus durch den Multiplexer entsprechend den Werten der Zähler ausgewählt ist.
Vorrichtung nach Anspruch 15, ferner umfassend: eine Antenne (20).
Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, dass eine Kommunikation über das leitende Medium den Spezifikationen des Peripheral Components Interconnect(PCI)-Express, Auflage 1.0a entspricht, die von der PCI Special Interest Group (SIG) am 31. März 2003 veröffentlicht wurde.
Vorrichtung nach Anspruch 15, wobei die Vorrichtung ein Rechner ist.