JP4663727B2 - 複数ビットレートのシリアル通信用の方法及び装置 - Google Patents

複数ビットレートのシリアル通信用の方法及び装置 Download PDF

Info

Publication number
JP4663727B2
JP4663727B2 JP2007531246A JP2007531246A JP4663727B2 JP 4663727 B2 JP4663727 B2 JP 4663727B2 JP 2007531246 A JP2007531246 A JP 2007531246A JP 2007531246 A JP2007531246 A JP 2007531246A JP 4663727 B2 JP4663727 B2 JP 4663727B2
Authority
JP
Japan
Prior art keywords
bit
bits
integrated circuit
sequence
received
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007531246A
Other languages
English (en)
Other versions
JP2008512781A (ja
Inventor
ステリン，エリ
Original Assignee
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2008512781A publication Critical patent/JP2008512781A/ja
Application granted granted Critical
Publication of JP4663727B2 publication Critical patent/JP4663727B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Information Transfer Systems (AREA)
  • Dc Digital Transmission (AREA)
  • Bus Control (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Error Detection And Correction (AREA)

Description

有線媒体で運ばれようと無線媒体で運ばれようと、電気信号は相互作用することがあり、相互に変形することがある。このような信号の変形は、その信号を使用するシステムで一時的な故障状態又は情報の誤解を引き起こすことがある。特に、有線媒体で運ばれて集積回路間の高ビットレートに関する電気信号は、無線媒体で運ばれて無線通信に関する電気信号の受信及び／又は送信と干渉することがある。
例えば、PCI Special Interest Group（SIG）により2003年3月31日に公開されたPeripheral Components Interconnect （PCI） Express specifications Revision 1.0aに準拠して2.5GHzのビットレートで動作する有線通信は、実質的に2.4GHzに等しい搬送周波数で動作する無線通信と干渉することがある。
添付図面で本発明の実施例について限定ではなく一例として示す。添付図面では、同様の参照符号は、対応する要素、同様の要素又は類似の要素を示す。
説明を簡略にして明瞭にするため、図面に示す要素は必ずしも縮尺通りに図示されているとは限らないことがわかる。例えば、いくつかの要素の大きさは、明瞭性のため、他の要素に比べて誇張されることがある。
以下の詳細な説明では、本発明の実施例の完全な理解を提供するために、複数の特定の詳細が示されている。しかし、本発明の実施例は、これらの特定の詳細なしに実施され得ることが、当業者にわかる。その他に、周知の方法、手順、構成要素及び回路は、本発明の実施例をあいまいにしないように詳細に記載されていない。
図１は、本発明の或る実施例に従って導電性媒体8で通信可能な集積回路4及び6を有する装置2と、任意選択の装置10との簡略化ブロック図である。
装置2の例の非網羅的なリストは、デスクトップパーソナルコンピュータ、ワークステーション、サーバコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、ハンドヘルドコンピュータ、携帯情報端末（PDA）、移動電話、セルラ無線電話、ゲームコンソール、デジタルカメラ、デジタルビデオカメラ、テレビセット、ラップトップコンピュータ用のドッキングステーション、パーソナルコンピュータカード（PCカード）、通信スイッチ、通信ルータ、通信サーバ等を有する。
集積回路4及び集積回路6の例の非網羅的なリストは、フィールド・プログラマブル・ゲート・アレイ（FPGA：field programmable gate array）、特定用途向け集積回路（ASIC：application specific integrated circuit）、特定用途向け標準製品（ASSP：application specific standard product）、中央処理装置（CPU）、デジタルシグナルプロセッサ（DSP：digital signal processor）、縮小命令セットコンピュータ（RISC：reduced instruction set computer）、複雑命令セットコンピュータ（CISC：complex instruction set computer）、グラフィックプロセッサ、ネットワークプロセッサ、スイッチ、フレーマー（framer）、メモリコントローラハブ（MCH：memory controller hub）、入出力コントローラハブ（ICH：input/output controller hub）、ブリッジ、ノースブリッジ、サウスブリッジ、ローカルエリアネットワーク（LAN）装置、無線ローカルエリアネットワーク（WLAN）装置、周辺装置等を有する。
集積回路4は、導電性媒体8で電気信号を駆動するラインドライバ14を有してもよい送信ユニット12を有してもよく、集積回路6は、導電性媒体8から電気信号を受信するラインレシーバ18を有してもよい。
例えば、導電性媒体8は差動対のプリント基板（PCB：printed circuit board）トレースでもよく、ラインドライバ14は差動ドライバでもよく、ラインレシーバ18は差動レシーバでもよく、電気信号は低電圧差動信号（LVDS：low voltage differential signaling）信号でもよい。
本発明はこの点に限定されないが、送信ユニット12、受信ユニット16及び導電性媒体8でラインドライバ14により送信される対応の電気信号は、PCI Special Interest Group（SIG）により2003年3月31日に公開されたPeripheral Components Interconnect （PCI） Express specifications Revision 1.0a及び／又はこの仕様の後継及び／又はこれらの仕様若しくはその後継に関する他の標準に準拠してもよい。更に、送信ユニット12は、実質的に毎秒2.5ギガビット（Gbps）に等しいビットレートで、導電性媒体8で電気信号を送信することができてもよい。
集積回路4は、更なる導電性媒体で集積回路6と通信することができてもよく、１つより多くの送信ユニットが集積回路4及び／又は集積回路6に存在してもよく、１つより多くの受信ユニットが集積回路4及び／又は集積回路6に存在してもよい。このような更なる導電性媒体、送信ユニット及び受信ユニットは、本発明の実施例の説明をあいまいにしないように、図１に図示されていない。
装置2はアンテナ20を有してもよく、無線通信チャネル22で任意選択の装置10と通信することができてもよい。装置2は、無線通信チャネル22でアンテナ20により送信される無線周波数（RF）信号26を出力する送信機24を任意選択で有してもよく、無線通信チャネル22からアンテナ20により受信される無線周波数（RF）信号30を受信する受信機28を任意選択で有してもよい。
アンテナ20の例の非網羅的なリストは、ダイポールアンテナ、ループアンテナ、ショットアンテナ、デュアルアンテナ、無指向性アンテナ、及び他の適切なアンテナを有する。
本発明はこの点に限定されないが、装置2及び10は、セルラ通信システムの一部でもよく、装置2、10の一方が基地局であり他方が移動局でもよく、装置2及び10の双方が移動局又は基地局でもよい。
代替として、本発明はこの点に限定されないが、装置2及び10は、無線ローカルエリアネットワーク（WLAN）の一部でもよく、装置2、10の一方が固定局であり他方が移動局でもよく、装置2及び10の双方が移動局又は固定局でもよい。
本発明の範囲内にあることを意図するWLANの種類の例の非網羅的なリストは、以下の標準又は他の既存若しくは将来の関係する標準を満たすWLANを有する。
●無線LAN媒体アクセス制御（MAC）及び物理レイヤ（PHY）仕様のANSI/IEEE標準802.11
○1999年に公開された5ギガヘルツ（GHz）帯での高速物理レイヤの拡張のRev.a
○1999年に公開された2.4GHz帯での高速物理レイヤの拡張のRev.b
○2003年に公開された2.4GHz帯での高データレートの拡張のRev.g
●BLUETOOTHTM special interest group （SIG）により2003年11月に公開されたBLUETOOTHTMコア仕様v1.2
●2003年5月に公開された低データレートWLANのIEEE標準ドラフト802.15.4
送信ユニット12は、実質的に2.5Gbpsの３分の１に等しい有効ビットレート（すなわち、毎秒833.33メガビット（Mbps））で、導電性媒体8で電気信号を送信することができてもよく、受信ユニット16は、実質的に833.33Mbpsに等しい有効ビットレートで、導電性媒体8から電気信号を受信することができてもよい。
或る状態では、実質的に833.33Mbpsに等しいビットレートで導電性媒体8で送信ユニット12により送信される電気信号は、実質的に2.5Gbpsに等しいビットレートで導電性媒体8で送信ユニット12により送信される電気信号に比べて、実質的に2.4GHzに等しい搬送周波数で無線通信チャネル22でアンテナ20により受信又は送信される信号と小さい干渉を引き起こすことがある。
更に図２を参照する。図２は、本発明の或る実施例に従って縮小有効ビットレートモード（以下に規定する）で動作する送信ユニット12及び受信ユニット16の例示的な簡略化したビット伝搬方式である。
送信ユニット12は、エンコーダ32と、シリアライザ34と、マルチプレクサ（MUX）36と、MUX38と、有限状態機械（FSM：Finite State Machine）40とを有してもよい。エンコーダ32は、情報ビット42を受信してもよく、符号化シンボル44を出力してもよい。エンコーダ32は、例えば1994年1月1日に公開された標準ANSI X3.230-1994に規定された“8b/10b”送信コードを使用して、8情報ビット42のバイトを10ビットの符号化シンボル44に符号化してもよい。例えば図２に示すように、エンコーダ32は、情報ビット42のバイト100を10ビットの符号化シンボル104に符号化してもよく、情報ビット42のバイト102を10ビットの符号化シンボル106に符号化してもよい。
以下の説明では、10ビット符号化シンボル（ES：Encoded Symbol）の単一のビットは、それぞれ“ES/9”、“ES/8”、“ES/7”、“ES/6”、“ES/5”、“ES/4”、“ES/3”、“ES/2”、“ES/1”、及び“ES/0”と呼ばれる。
装置2は少なくとも２つの通信モードを有してもよく、MUX38の動作は通信モードにより少なくとも部分的に決定されてもよい。
第１の通信モードでは、エンコーダ32は、例えば毎秒250メガ符号化シンボルのレートで符号化シンボル44を出力してもよく、MUX38は、符号化シンボル44をシリアライザ34に渡してもよい。シリアライザ34は、符号化シンボル44を受信し、各シリアルビットストリーム46のビットをシリアル出力してもよい。各シリアルビットストリーム46で、符号化シンボル34の単一のビットは、それぞれ単一のビットにより表されてもよい。シリアライザ34がシリアルビットストリーム46を出力する有効ビットレートは2.5Gbpsでもよい。
第２の通信モードでは、エンコーダ32は、例えば第１の通信モードのレートの３分の１のレート（例えば毎秒83.33メガ符号化シンボル）で符号化シンボル44を出力してもよい。
10ビットバス50は、符号化シンボル44の以下のビット系列：ES/9-ES/9-ES/9-ES/8-ES/8-ES/8-ES/7-ES/7-ES/7-ES/6.を運んでもよい。
更に、10ビットバス52は、符号化ビットシンボル44の以下のビット系列：ES/6-ES/6-ES/5-ES/5-ES/5-ES/4-ES/4-ES/4-ES/3-ES/3を運んでもよい。
更に、10ビットバス54は、符号化ビットシンボル44の以下のビット系列：ES/3-ES/2-ES/2-ES/2-ES/1-ES/1-ES/1-ES/0-ES/0-ES/0を運んでもよい。
MUX36は、バス50、52及び54のうち１つを10ビットバス48に渡すことができてもよい。FSM40の制御で、エンコーダ32が符号化シンボル44の符号化シンボルを出力したことに応じて、MUX36は、バス50により運ばれる系列に続いて、バス52により運ばれる系列に続いて、バス54により運ばれる系列をバス48に渡してもよい。FSM40は、エンコーダ32が第１の通信モード（例えば250MHz）で符号化シンボル44を出力するレートに等しくてもよい周波数で、バス50、52及び54の間を切り替えるようにMUX36を制御してもよい。
従って、毎秒83.33メガ符号化シンボルのレートでエンコーダ32から出力される符号化シンボル44は、毎秒250メガ系列のレートでMUX36から出力される対応する３つの10ビット系列によりバス48で表されてもよく、これらの３つの系列の３つの等しいビットのクラスタは、符号化シンボル44の対応する単一のビットをそれぞれ表してもよい。
シリアライザ34は、バス48から系列を受信してもよく、バス48から受信した系列のビットをシリアルビットストリーム46にシリアル出力してもよい。シリアルビットストリーム48では、３つの連続する等しいビットの各クラスタは符号化シンボル44の単一のビットを表す。例えば図２に示すように、10ビットの符号化シンボル104は、それぞれバス50、52及び54からシリアライザ34によりそれぞれ受信された10ビットの
グループ108、110及び112によりシリアルビットストリーム46で表されてもよい。10ビットの符号化シンボル106は、グループ114、116及び118（しばしば、それぞれバス50、52及び54からシリアライザ34によりそれぞれ受信されたビット）によりシリアルビットストリーム46で表されてもよい。シリアルビットストリーム46では、第１の通信モードでのビットレートと同様に、系列のビットが2.5Gbpsのレートで出力されてもよく、これにより、シリアルビットストリーム46でクラスタが毎秒833.33メガクラスタのレートで出力されてもよい。矢印120の方向で示すように、シリアライザ34は、グループ108、次にグループ110、次のグループ112、次にグループ114、次にグループ116、次にグループ118を出力してもよい。
シリアルビットストリーム46で、３つの連続する等しいビットの各クラスタは符号化シンボル44の単一のビットを表してもよいため、シリアルビットストリーム46は833.33Mbpsの有効ビットレートで符号化シンボル44のビットを運んでもよい点に留意すべきである。
以下では、符号化シンボル44のビットが第１及び第２の通信モードでシリアルビットストリーム46により運ばれる有効ビットレートは、それぞれ“基本有効ビットレート（basic effective bit rate）”及び“縮小有効ビットレート（reduced effective bit rate）”で示される。以下では、第１の通信モードは基本有効ビットレートモードとして示され、第２の通信モードは縮小有効ビットレートモードとして示される。
双方の通信モードで、ラインドライバ14はシリアルビットストリーム46を受信してもよく、導電性媒体8で対応の電気信号を駆動してもよい。ラインレシーバ18は、導電性媒体8から電気信号を受信してもよく、シリアルビットシーケンス58を出力してもよい。シリアルビットシーケンス58は、シリアルビットストリーム46の実質的な複製でもよい。シリアルビットストリーム46のビットがシリアルビットシーケンス58で不正確に複製される確率は実質的に低く、例えば約10-12又は10-14でもよい。
受信ユニット16は、デシリアライザ60と、ビット抽出器62と、MUX64とを有してもよい。MUX64の動作は、受信ユニット16の通信モードにより少なくとも部分的に決定されてもよい。
デシリアライザ60は、シリアルビットシーケンス58を受信してもよく、シリアルビットシーケンス58のビットをワードにパックしてもよく、これらのワードのワードシーケンス68を出力してもよい。例えば、ワードのサイズは符号化シンボルのサイズ（例えば10ビット）に等しくてもよい。従って、デシリアライザ60は、毎秒250メガワードのワードレートでワードを出力してもよい。
基本有効ビットレートモードでは、10ビットの符号化シンボルは、ワードシーケンス68の１つ又は２つのワードに含まれる対応の10ビットで表されてもよく、MUX64は、毎秒250メガワードのワードレートでワードシーケンス68を信号70に渡すように設定されてもよい。ワードのビット数が符号化シンボルのビット数と等しい場合であっても、符号化シンボルは必ずしもワードと一致しなくてもよい。デジタル回路78は、250MHzで動作し、毎秒250メガワードのワードレートで信号70からワードシーケンス68を受信するように設定されてもよく、ワードシーケンス68内の符号化シンボルの境界を決定することにより、ワードシーケンス68から符号化シンボルを抽出してもよい。
前述のように、縮小有効ビットレートモードでは、符号化シンボルの単一のビットは、ワードシーケンス68のビットのクラスタ（例えば3ビット）で表されてもよく、従って、符号化シンボルは、ワードシーケンス68の３つ又は４つのワードに含まれる対応の３つの10ビットの系列で表されてもよい。例えば図２に示すように、ワードシーケンス68は、ワード122、次にワード124、次にワード126、次にワード128、次にワード130、次にワード132、次にワード134、次にワード136、次にワード138を有してもよい。符号化シンボル104は、ワード122、124、126及び128に含まれる３つの10ビットの系列で表される。符号化シンボル106は、ワード128、130、132及び134に含まれる３つの10ビットの系列で表される。ワードのビット数が系列のビット数と等しい場合であっても、系列は必ずしもワードと一致しなくてもよい。例えば、ワード122は符号化シンボル104を表すビットを有するが、シリアルビットストリーム46で符号化シンボル104に先行する異なる符号化シンボルを表す4ビット（“Y”で示す）をも有する。同様に、ワード134は符号化シンボル106を表すビットを有するが、シリアルビットストリーム46で符号化シンボル106に続く異なる符号化シンボルを表す6ビット（“X”で示す）をも有する。
ビット抽出器62はワードシーケンス68を受信してもよく、ワードシーケンス68の各クラスタから符号化シンボルの単一のビットを抽出してもよく、これらの抽出ビットを抽出ワードにパックしてもよく、これらの抽出ワードを抽出ワードシーケンス74で出力してもよい。抽出ワードシーケンス74では、符号化シンボルの単一のビットは対応の単一のビットにより表される。MUX64は、抽出ワードシーケンス74を信号70に渡すように設定されてもよく、デジタル回路78は、信号70から抽出ワードシーケンス74を受信してもよい。例えば図２に示すように、ビット抽出器62は、ワード122、124及び126から太線で示すビットを選択し、選択されたビットを有する抽出ワード140を出力する。同様に、ビット抽出器62は、抽出ワード140を出力した後に、ワード128、130及び132から太線で示すビットを選択し、選択されたビットを有する抽出ワード142を出力する。同様に、ビット抽出器62は、抽出ワード142を出力した後に、ワード134、136及び138から太線で示すビットを選択し、選択されたビットを有する抽出ワード144を出力する。
本発明の或る実施例によれば、縮小有効ビットレートモードで、抽出ワードレートは、クラスタサイズにより分割されたワードレート（例えば毎秒83.33メガ抽出ワード）に等しくてもよく、特定の抽出ワードは実質的に12ナノ秒の期間に信号70で表されてもよい。デジタル回路78は、少なくとも通信モードに従って制御されてもよい。基本有効ビットレートモードでは、デジタル回路78は、250MHzで動作し、毎秒250メガワードのワードレートでワードシーケンス68を受信するように設定されてもよく、縮小有効ビットレートモードでは、デジタル回路78は、83.33MHzで動作し、毎秒83.33メガ抽出ワードのレートで抽出ワードシーケンス74を受信するように設定されてもよく、抽出ワードシーケンス74内の符号化シンボルの境界を決定することにより、抽出ワードシーケンス74から符号化シンボルを抽出してもよい。
本発明の他の実施例によれば、縮小有効ビットレートモードで、抽出ワードレートは、クラスタサイズにより分割されたワードレート（例えば毎秒83.33メガ抽出ワード）に等しくてもよく、特定の抽出ワードはクラスタのビット数により分割された抽出ワードレートに対応する期間（例えば実質的に4ナノ秒）に等しい期間に信号70で表されてもよい。ビット抽出器62は、例えば4ナノ秒の間に論理値“1”を有することにより、抽出ワードが信号70で表されるという条件で信号76を出力してもよく、論理値“0”を有することにより、別のように信号76を出力してもよい。受信ユニット16は、信号76を受信するために、また、縮小有効ビットレートモードでは信号76を信号72に渡すために、MUX66を有してもよい。縮小有効ビットレートモードでは、デジタル回路78は、基本有効ビットレートモードと実質的に同じ周波数（例えば250MHz）で動作するように設定されてもよく、毎秒83.33メガ抽出ワードのレートで抽出ワードシーケンス74を受信してもよい。デジタル回路78は信号72を受信してもよく、信号72を使用して抽出ワードシーケンス74内の符号化シンボルの境界を決定することにより、抽出ワードシーケンス74から符号化シンボルを抽出してもよい。
基本有効ビットレートモードでは、MUX66は、実質的に一定の論理値“1”を信号72に渡すように設定されてもよい。
図３は、本発明の或る実施例に従って導電性媒体で通信のビットレートを制御する例示的な方法のフローチャートである。
初期段階で、無線通信はまだ使用されておらず、有線通信が基本有効ビットレート（例えば2.5GHz）で動作するように設定される（160）。無線媒体での通信が必要ない限り、有線通信はその基本有効ビットレートで動作するように構成されたままになってもよい（162）。しかし、無線媒体での通信が生じる場合、有線通信はその縮小有効ビットレート（例えば833.33Hz）で動作するように設定され（164）、無線通信セッションが始まってもよい（166）。無線通信セッションが完了した後に（168）、有線通信がその基本有効ビットレートで動作するように設定され（170）、この方法はブロック162から再開してもよい。
図４は、本発明の或る実施例による例示的なビット抽出器200の簡略化ブロック図である。ビット抽出器200はワードシーケンス68を受信してもよい。ワードシーケンス68では、縮小有効ビットレートモードで、10ビットの符号化シンボルのビットが３つの連続する等しいビットの対応のクラスタで表される。ビット抽出器200はワードシーケンス74を生成して出力してもよい。ワードシーケンス74では、縮小有効ビットレートモードで、符号化シンボルのビットが対応の単一のビットで表される。更に、ビット抽出器200は信号76を生成して出力してもよい。
ビット抽出器200は、例えばレジスタ又はラッチでもよいメモリ要素202、204及び206を有してもよく、それぞれ10ビットを有してもよい。一般的に、メモリ要素の数はクラスタのビット数と等しくてもよく、各メモリ要素のビット数は符号化シンボルのビット数と等しくてもよい。
説明を明瞭にするために、以下では、メモリ要素202、204及び206は、それぞれ“レジスタA”、“レジスタB”及び“レジスタC”として示される。更に、レジスタA、B及びCのビットは、番号0、1、2、3、4、5、6、7、8及び9を使用して示される。例えば、レジスタBのビット番号7はビットB/7として示される。
レジスタAは、ワードシーケンス68の10の連続ビットを取得して格納することができてもよい。レジスタBは、レジスタAの値を取得して格納することができてもよく、レジスタCは、レジスタBの値を取得して格納することができてもよい。
10ビットのバス208は、ビットA/9、A/6、A/3、A/0、B/7、B/4、B/1、C/8、C/5及びC/2を有してもよく、10ビットのバス210は、ビットA/8、A/5、A/2、B/9、B/6、B/3、B/0、C/7、C/4及びC/1を有してもよく、10ビットのバス212は、ビットA/7、A/4、A/1、B/8、B/5、B/2、C/9、C/6、C/3及びC/0を有してもよい。
MUX214は入力として信号216とバス208、210及び212を受信してもよく、信号216の値に従ってバス208、210及び212の１つを10ビットのバス218に渡してもよい。
ビット抽出器200は、例えば２つの入力と１つの出力とを有するXORゲートでもよい比較器220、221、222、223、224、225、226、227及び228を有してもよい。比較器220、221、222、223、224、225、226、227及び228の１つの出力の論理値は、例えばその２つの入力の論理値が等しくない場合に論理“1”でもよく、その２つの入力の論理値が等しい場合に論理“0”でもよい。
比較器220はビットA/9とビットA/8とを比較してもよく、比較器221はビットA/8とビットA/7とを比較してもよく、比較器222はビットA/7とビットA/6とを比較してもよく、比較器223はビットA/6とビットA/5とを比較してもよく、比較器224はビットA/5とビットA/4とを比較してもよく、比較器225はビットA/4とビットA/3とを比較してもよく、比較器226はビットA/3とビットA/2とを比較してもよく、比較器227はビットA/2とビットA/1とを比較してもよく、比較器228はビットA/1とビットA/0とを比較してもよい。
比較器220、221、222、223、224、225、226、227及び228は、それぞれ３つの比較器の３つのグループを形成してもよい。第１のグループは比較器220、223及び226を有してもよく、第２のグループは比較器221、224及び227を有してもよく、第３のグループは比較器222、225及び228を有してもよい。
ビット抽出器200は、加算器230、232及び234を有してもよい。加算器230は比較器220、223及び226の出力を受信してもよく、等しくない入力を有する比較器220、223及び226の数に等しい番号を出力してもよい。同様に、加算器232は比較器221、224及び227の出力を受信してもよく、等しくない入力を有する比較器221、224及び227の数に等しい番号を出力してもよい。更に、加算器234は比較器222、225及び228の出力を受信してもよく、等しくない入力を有する比較器222、225及び228の数に等しい番号を出力してもよい。
ビット抽出器200は、MUX236、238及び240を有してもよく、カウンタ242、244及び246を有してもよい。MUX236、238及び240は、入力としてそれぞれ信号248、250及び252を受信してもよく、入力として加算器230、232及び234の出力を受信してもよい。MUX236は、信号248で受信した値に従って、加算器230、232及び234の１つの出力をカウンタ242に出力してもよい。同様に、MUX238は、信号250で受信した値に従って、加算器230、232及び234の１つの出力をカウンタ244に出力してもよく、MUX240は、信号252で受信した値に従って、加算器230、232及び234の１つの出力をカウンタ246に出力してもよい。
カウンタ242、244及び246は、例えば数字の0でもよい下方の閾値を下回らない値を有することができてもよく、例えば閾値レジスタ254に格納された値でもよい上方の閾値を上回らない値を有することができてもよい。カウンタ242、244及び246は、信号256で受信したコマンドに応じて、及びそれぞれMUX236、238及び340の出力に関してその値を変更することができてもよい。
カウンタ242は、例えばMUX236の出力が0である場合に、それが有する値を１だけインクリメントしてもよい。同様に、カウンタ244は、例えばMUX238の出力が0より大きい場合に、それが有する値を１だけインクリメントしてもよく、MUX238の出力が0である場合に、それが有する値をデクリメントしてもよい。更に、カウンタ246は、例えばMUX240の出力が0より大きい場合に、それが有する値を１だけインクリメントしてもよく、MUX240の出力が0である場合に、それが有する値をデクリメントしてもよい。
一般的に、比較器のグループ数と加算器の数とMUXの数とカウンタの数とは、全てクラスタのビット数に等しくてもよい。
論理ブロック258は、カウンタ242、244及び246に格納された値を受信してもよく、閾値レジスタ254の値を受信してもよく、信号216をマルチプレクサ214に出力してもよい。カウンタ242がカウンタ244及び246の値より大きい値を有する場合、論理ブロック258は、バス212をバス218に渡すようにMUX214を制御してもよい。カウンタ244がカウンタ242及び246の値より大きい値を有する場合、論理ブロック258は、バス208をバス218に渡すようにMUX214を制御してもよい。カウンタ246がカウンタ242及び244の値より大きい値を有する場合、論理ブロック258は、バス210をバス218に渡すようにMUX214を制御してもよい。
ビット抽出器200は、信号76、248、250、252及び256を生成して出力する最終状態機械（FSM：final state machine）260を有してもよい。従って、信号76、248、250、252及び256は、グループとして、３つの状態（ここでは適宜状態#0、#1及び#2と番号が付けられる）のうち１つになってもよい。一般的に、その出力信号についてFSM260により生成される状態の数はクラスタのビット数と等しくてもよい。
状態#0において、FSM260は、MUX236、238及び240がそれぞれ加算器232、234及び230の出力を出力するように、信号248、250及び252を設定してもよく、FSM260は、カウンタ242、244及び246にカウントするように命令してもよく、FSM260は、信号76で論理値“0”を出力してもよい。
状態#1において、FSM260は、MUX236、238及び240がそれぞれ加算器234、230及び232の出力を出力するように、信号248、250及び252を設定してもよく、FSM260は、カウンタ242、244及び246にカウントするように命令してもよく、FSM260は、信号76で論理値“0”を出力してもよい。
状態#2において、FSM260は、MUX236、238及び240がそれぞれ加算器230、232及び234の出力を出力するように、信号248、250及び252を設定してもよく、FSM260は、カウンタ242、244及び246にカウントするように命令してもよく、FSM260は、信号76で論理値“1”を出力してもよい。
FSM260は、ビット抽出器200に受信されたワードシーケンス68のワードに応じて、信号76、248、250、252及び256の状態を切り替えてもよい。更に、FSM260は、所定の順序（例えば、状態#0を状態#1に、状態#1を状態#2に、状態#2を状態#0にしてもよい）で信号76、248、250、252及び256の状態を切り替えてもよい。
ビット抽出器200の構造と、信号76、248、250、252及び256が生成される方法とのため、レジスタAに受信されるワードシーケンス68のワードは、連続するビットが同等であることについて、比較器220、221、222、223、224、225、226、227及び228により検査される。加算器230、232及び234は比較器の各グループからの結果を合計し、カウンタ242、244及び246はそれに従ってインクリメント又はデクリメントする。MUX214は、カウンタ242、244及び246の値に従ってバス208、210及び212の１つを渡すように設定されてもよく、３つのワード毎に、バス218からの抽出ワードを受信するようにデジタル回路78に伝えるために、信号76が論理“1”の値を有してもよい。
242、244及び246の値の変化に対する信号216の感度は、閾値レジスタ254の値に関係してもよい。この値が下方の閾値に近いほど、レジスタAの符号化シンボルの一致における変化に信号216の感度が高くなる。
本発明の特定の特徴について図示及び説明したが、多数の変更、代替、変形及び均等物が当業者に思い付く。従って、特許請求の範囲は、本発明の要旨内にある全てのこのような変更及び変形をカバーすることを意図することがわかる。
本発明の或る実施例に従って導電性媒体で通信可能な２つの集積回路を有する装置及び任意選択の更なる装置の簡略化ブロック図 本発明の或る実施例に従って縮小有効ビットレートモードで動作する送信ユニット及び受信ユニットのビット伝搬の例示的な簡略化方式 本発明の或る実施例に従って導電性媒体での通信のビットレートを制御する例示的な方法のフローチャート 本発明の或る実施例に従って例示的なビット抽出器の簡略化ブロック図

Claims (27)

  1. 送信ビットシーケンスで、Nの連続する等しいビットのクラスタがシンボルの各ビットを表し、各クラスタのビットがシンボルの１ビットに等しくなるように、送信用のシンボルを準備し、
    前記送信ビットシーケンスを特定のビットレートで送信し、
    前記特定のビットレートで受信ビットの受信ビットシーケンスを受信し、前記受信ビットシーケンスは、誤りがない場合に、前記送信ビットシーケンスと同一であり、
    a)連続するビットが等しいことについて比較器で検査することにより、前記Nの連続するクラスタから単一のビットを抽出し、
    b)再構成されるシンボルのビットとしてNの受信ビットの前記クラスタのそれぞれの内部ビットを選択することにより、
    受信ビットの前記受信ビットシーケンスから前記シンボルを再構成することを有する方法。
  2. 請求項１に記載の方法であって、
    連続するビットが等しいことについて比較器で検査することにより、前記Nの連続するクラスタから単一のビットを抽出することは、
    比較器の一式のグループのそれぞれの比較器の出力を合計し、各グループは、クラスタのビット数Nに基づいてグループ化され、各グループの合計は、等しくない入力を有するグループの比較器の数に等しい数であり、
    複数のマルチプレクサでそれぞれの合計を受信し、マルチプレクサの数は、クラスタのビット数Nと等しく、
    有限状態機械の信号に従って各マルチプレクサから値を出力し、前記信号は、Nが前記クラスタのビット数である場合に、Nの状態のうち１つであり、
    各マルチプレクサに対応するカウンタで各マルチプレクサにより出力された値を受信し、各カウンタは、所定の閾値より大きくない値を有することができ、
    各マルチプレクサにより出力された値をカウントし、
    各カウンタの値に基づいて前記Nの連続するビットのクラスタから単一のビットを抽出することを有する方法。
  3. 請求項２に記載の方法であって、
    単一のビットを抽出する感度は、前記所定の閾値に関係する方法。
  4. 請求項１に記載の方法であって、
    前記送信ビットシーケンスの送信と前記受信ビットシーケンスの受信とは、PCI Special Interest Group (SIG)により2003年3月31に公開されたPeripheral Components Interconnect (PCI) Express Specifications Revision 1.0aに準拠する方法。
  5. 特定のビットレートで受信ビットの受信ビットシーケンスを導電性媒体で受信するラインレシーバであり、前記受信ビットシーケンスは、誤りがない場合に、前記特定のビットレートで前記導電性媒体で送信される送信ビットシーケンスと同一であり、前記送信ビットシーケンスは、Nの連続する同一のビットのクラスタを有し、前記Nの連続するビットのクラスタは、送信されるシンボルの１ビットを表すラインレシーバと、
    前記受信ビットシーケンスの連続する受信ビットをワードにパックし、前記ワードのワードシーケンスを出力するデシリアライザと、
    前記ワードシーケンスを受信し、前記特定のビットレートの一部で前記ワードシーケンスから抽出ビットを抽出し、前記抽出ビットを抽出ワードにパックし、前記抽出ワードの抽出ワードシーケンスを出力するビット抽出器と
    を有する集積回路。
  6. 請求項５に記載の集積回路であって、
    前記シンボルは、情報ビットのバイトから符号化された10ビットのシンボルである集積回路。
  7. 請求項５に記載の集積回路であって、
    前記抽出ワードシーケンスを受信し、前記抽出ワードシーケンス内で前記シンボルの境界を特定するデジタル回路を更に有する集積回路。
  8. 請求項５に記載の集積回路であって、
    前記送信されるシンボルの単一のビットは、単一のビットにより前記抽出ワードシーケンスで表される集積回路。
  9. 請求項５に記載の集積回路であって、
    前記クラスタのビット数Nは３である集積回路。
  10. 請求項８に記載の集積回路であって、
    前記ビット抽出器は、Nのメモリ要素を有し、
    前記メモリ要素のうち１つのビット数は、前記シンボルのうち１つのビット数と等しい集積回路。
  11. 請求項１０に記載の集積回路であって、
    前記ビット抽出器は、Nの入力バスと出力バスとを有するマルチプレクサを更に有し、
    前記入力バスのうち１つ及び前記出力バスのビット数は、前記シンボルのうち１つのビット数と等しく、
    Nビットで分離される前記メモリ要素のうち１つのビットは、前記入力バスのうち１つで受信される集積回路。
  12. 請求項１１に記載の集積回路であって、
    前記ビット抽出器は、等しい数の比較器のNのグループを更に有し、
    前記比較器は、前記メモリ要素のうち特定のメモリ要素の連続するビットの異なる対を比較する集積回路。
  13. 請求項１２に記載の集積回路であって、
    前記比較器は、XORゲートである集積回路。
  14. 請求項１２に記載の集積回路であって、
    前記ビット抽出器は、下方の閾値を下回らずプログラム可能な閾値を上回らない値を有するNのカウンタを更に有し、
    前記カウンタのうち１つのカウンタは、前記比較器の出力値に従ってインクリメント及びデクリメント可能であり、
    前記マルチプレクサの前記出力バスは、前記入力バスのうち特定の入力バスの値を受信し、前記特定の入力バスは、前記カウンタの前記値に従って前記マルチプレクサにより選択される集積回路。
  15. 導電性媒体と、
    Nの連続する同一のビットのクラスタを有し、前記Nの連続するビットのクラスタは、送信されるシンボルの１ビットを表す送信ビットシーケンスを生成し、特定のビットレートで前記導電性媒体で前記送信ビットシーケンスを送信する第１の集積回路と、
    前記特定のビットレートで前記導電性媒体で受信ビットの受信ビットシーケンスを受信し、前記受信ビットシーケンスは、誤りのない場合に、前記送信ビットシーケンスと同一である第２の集積回路であり、前記受信ビットシーケンスの連続する受信ビットをワードにパックし、前記ワードのワードシーケンスを出力するデシリアライザと、前記ワードシーケンスを受信し、前記特定のビットレートの一部で前記ワードシーケンスから抽出ビットを抽出し、前記抽出ビットを抽出ワードにパックし、前記抽出ワードの抽出ワードシーケンスを出力するビット抽出器とを有する第２の集積回路と、
    を有する装置。
  16. 請求項１５に記載の装置であって、
    前記シンボルは、情報ビットのバイトから符号化された10ビットのシンボルである装置。
  17. 請求項１５に記載の装置であって、
    前記抽出ワードシーケンスを受信し、前記抽出ワードシーケンス内で前記シンボルの境界を特定するデジタル回路を更に有する装置。
  18. 請求項１５に記載の装置であって、
    前記送信されるシンボルの単一のビットは、Nの連続する等しいビットのクラスタによりシリアル表示で表され、単一のビットにより前記抽出ワードシーケンスで表され、
    Nは前記クラスタのビット数である装置。
  19. 請求項１８に記載の装置であって、
    前記クラスタのビット数は３である装置。
  20. 請求項１８に記載の装置であって、
    前記ビット抽出器は、Nのメモリ要素を有し、
    前記メモリ要素のうち１つのビット数は、前記シンボルのうち１つのビット数と等しい装置。
  21. 請求項２０に記載の装置であって、
    前記ビット抽出器は、Nの入力バスと出力バスとを有するマルチプレクサを更に有し、
    前記入力バスのうち１つ及び前記出力バスのビット数は、前記シンボルのうち１つのビット数と等しく、
    Nビットで分離される前記メモリ要素のうち１つのビットは、前記入力バスのうち１つで受信される装置。
  22. 請求項２１に記載の装置であって、
    前記ビット抽出器は、等しい数の比較器のNのグループを更に有し、
    前記比較器は、前記メモリ要素のうち特定のメモリ要素の連続するビットの異なる対を比較する装置。
  23. 請求項２２に記載の装置であって、
    前記比較器は、XORゲートである装置。
  24. 請求項２２に記載の装置であって、
    前記ビット抽出器は、下方の閾値を下回らずプログラム可能な閾値を上回らない値を有するNのカウンタを更に有し、
    前記カウンタのうち１つのカウンタは、前記比較器の出力値に従ってインクリメント及びデクリメント可能であり、
    前記マルチプレクサの前記出力バスは、前記入力バスのうち特定の入力バスの値を受信し、前記特定の入力バスは、前記カウンタの前記値に従って前記マルチプレクサにより選択される装置。
  25. 請求項１５に記載の装置であって、
    アンテナを更に有する装置。
  26. 請求項１５に記載の装置であって、
    前記導電性媒体での通信は、PCI Special Interest Group （SIG）により2003年3月31日に公開されたPeripheral Components Interconnect （PCI） Express Specifications Revision 1.0aに従う装置。
  27. 請求項１５に記載の装置であって、
    前記装置は、コンピュータである装置。
JP2007531246A 2004-09-09 2005-09-06 複数ビットレートのシリアル通信用の方法及び装置 Expired - Fee Related JP4663727B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/936,556 US7395363B2 (en) 2004-09-09 2004-09-09 Methods and apparatus for multiple bit rate serial communication
PCT/US2005/031560 WO2006031482A1 (en) 2004-09-09 2005-09-06 Method and apparatus for multiple bit rate serial communication

Publications (2)

Publication Number Publication Date
JP2008512781A JP2008512781A (ja) 2008-04-24
JP4663727B2 true JP4663727B2 (ja) 2011-04-06

Family

ID=35447487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007531246A Expired - Fee Related JP4663727B2 (ja) 2004-09-09 2005-09-06 複数ビットレートのシリアル通信用の方法及び装置

Country Status (6)

Country Link
US (1) US7395363B2 (ja)
JP (1) JP4663727B2 (ja)
CN (1) CN101010901B (ja)
DE (1) DE112005002176B4 (ja)
TW (1) TWI298229B (ja)
WO (1) WO2006031482A1 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8041844B2 (en) * 2004-12-29 2011-10-18 Intel Corporation Autodetection of a PCI express device operating at a wireless RF mitigation frequency
US8189603B2 (en) 2005-10-04 2012-05-29 Mammen Thomas PCI express to PCI express based low latency interconnect scheme for clustering systems
US8050290B2 (en) * 2007-05-16 2011-11-01 Wilocity, Ltd. Wireless peripheral interconnect bus
US9075926B2 (en) 2007-07-19 2015-07-07 Qualcomm Incorporated Distributed interconnect bus apparatus
US20090238376A1 (en) * 2008-03-19 2009-09-24 Boyer Bradley E Location based audio reception zone system for use with vehicular entertainment systems
TWI387305B (zh) * 2008-09-26 2013-02-21 Legend Beijing Ltd User terminal communication method and device
US7890688B2 (en) * 2008-12-08 2011-02-15 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Method and apparatus for providing a high-speed communications link between a portable device and a docking station
US9244872B2 (en) * 2012-12-21 2016-01-26 Ati Technologies Ulc Configurable communications controller
KR102108380B1 (ko) 2014-02-04 2020-05-08 삼성전자주식회사 송신 데이터 오류를 복구하도록 작동하는 인터페이스 회로
US9846228B2 (en) 2016-04-07 2017-12-19 Uhnder, Inc. Software defined automotive radar systems
US10261179B2 (en) 2016-04-07 2019-04-16 Uhnder, Inc. Software defined automotive radar
WO2017175190A1 (en) 2016-04-07 2017-10-12 Uhnder, Inc. Adaptive transmission and interference cancellation for mimo radar
WO2017187278A1 (en) 2016-04-25 2017-11-02 Uhnder, Inc. Pmcw – pmcw interference mitigation
WO2017187306A1 (en) 2016-04-25 2017-11-02 Uhnder, Inc. Adaptive filtering for fmcw interference mitigation in pmcw radar systems
WO2017187304A2 (en) 2016-04-25 2017-11-02 Uhnder, Inc. Digital frequency modulated continuous wave radar using handcrafted constant envelope modulation
US10573959B2 (en) 2016-04-25 2020-02-25 Uhnder, Inc. Vehicle radar system using shaped antenna patterns
US9791551B1 (en) 2016-04-25 2017-10-17 Uhnder, Inc. Vehicular radar system with self-interference cancellation
US9806914B1 (en) 2016-04-25 2017-10-31 Uhnder, Inc. Successive signal interference mitigation
WO2017187331A1 (en) 2016-04-25 2017-11-02 Uhnder, Inc. Vehicle radar system with a shared radar and communication system
US9753121B1 (en) 2016-06-20 2017-09-05 Uhnder, Inc. Power control for improved near-far performance of radar systems
WO2018051288A1 (en) 2016-09-16 2018-03-22 Uhnder, Inc. Virtual radar configuration for 2d array
US11454697B2 (en) 2017-02-10 2022-09-27 Uhnder, Inc. Increasing performance of a receive pipeline of a radar with memory optimization
US9971020B1 (en) 2017-02-10 2018-05-15 Uhnder, Inc. Radar data buffering
US10908272B2 (en) 2017-02-10 2021-02-02 Uhnder, Inc. Reduced complexity FFT-based correlation for automotive radar
US11105890B2 (en) 2017-12-14 2021-08-31 Uhnder, Inc. Frequency modulated signal cancellation in variable power mode for radar applications
US11190335B2 (en) * 2018-01-23 2021-11-30 Intel Corporation Method and apparatus for performing non-unique data pattern detection and alignment in a receiver implemented on a field programmable gate array
US11474225B2 (en) 2018-11-09 2022-10-18 Uhnder, Inc. Pulse digital mimo radar system
US11681017B2 (en) 2019-03-12 2023-06-20 Uhnder, Inc. Method and apparatus for mitigation of low frequency noise in radar systems
WO2021144711A2 (en) 2020-01-13 2021-07-22 Uhnder, Inc. Method and system for intefrence management for digital radars

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312627A (ja) * 1994-05-19 1995-11-28 Nippondenso Co Ltd ２ｃｐｕ間のシリアル通信によるデータ転送方法
JP2002051034A (ja) * 2000-08-02 2002-02-15 Sony Corp シリアル通信装置及びこれを用いた信号処理装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566206A (en) * 1993-06-18 1996-10-15 Qualcomm Incorporated Method and apparatus for determining data rate of transmitted variable rate data in a communications receiver
GB2319934B (en) * 1996-11-27 2001-06-06 Sony Uk Ltd Digital signal processing
US6215762B1 (en) * 1997-07-22 2001-04-10 Ericsson Inc. Communication system and method with orthogonal block encoding
US6184714B1 (en) 1998-02-25 2001-02-06 Vanguard International Semiconductor Corporation Multiple-bit, current mode data bus
TW436704B (en) 1998-06-23 2001-05-28 Vanguard Int Semiconduct Corp Multi-bit current-mode communication system
US6421357B1 (en) * 1998-06-24 2002-07-16 Ericsson Inc. High-penetration radiocommunication system using a compact character set
TW377412B (en) 1998-09-15 1999-12-21 Wistron Corp Method of performing serial communication
TW501018B (en) 1998-12-11 2002-09-01 Inventec Corp Serial communication method
US6625236B1 (en) * 2000-02-08 2003-09-23 Ericsson Inc. Methods and systems for decoding symbols by combining matched-filtered samples with hard symbol decisions
GB0003707D0 (en) 2000-02-17 2000-04-05 Univ Nottingham Trent Serial communication system
US6690757B1 (en) * 2000-06-20 2004-02-10 Hewlett-Packard Development Company, L.P. High-speed interconnection adapter having automated lane de-skew
US6898743B2 (en) * 2000-07-03 2005-05-24 Lg Electronics Inc. Data rate matching method in 3GPP2 system
US6934318B2 (en) 2000-12-22 2005-08-23 Qualcomm, Incorporated Method and system for energy based frame rate determination
JP2002204280A (ja) 2000-12-28 2002-07-19 Ricoh Co Ltd 情報処理装置およびシリアル通信利用可能な装置ならびに情報処理方法
JP2003204291A (ja) 2002-01-07 2003-07-18 Nec Corp 通信システム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312627A (ja) * 1994-05-19 1995-11-28 Nippondenso Co Ltd ２ｃｐｕ間のシリアル通信によるデータ転送方法
JP2002051034A (ja) * 2000-08-02 2002-02-15 Sony Corp シリアル通信装置及びこれを用いた信号処理装置

Also Published As

Publication number Publication date
JP2008512781A (ja) 2008-04-24
DE112005002176T5 (de) 2007-08-02
DE112005002176B4 (de) 2010-12-23
US7395363B2 (en) 2008-07-01
WO2006031482A1 (en) 2006-03-23
TWI298229B (en) 2008-06-21
US20060050707A1 (en) 2006-03-09
CN101010901A (zh) 2007-08-01
TW200627853A (en) 2006-08-01
CN101010901B (zh) 2010-11-17

Similar Documents

Publication Publication Date Title
JP4663727B2 (ja) 複数ビットレートのシリアル通信用の方法及び装置
US8462708B2 (en) Base station, wireless control apparatus, and wireless apparatus
US7930623B2 (en) Method and system for generating parallel codes
US10419161B2 (en) Method and communications device for transmitting information
US8924611B2 (en) Providing a serial protocol for a bidirectional serial interconnect
US6539051B1 (en) Parallel framer and transport protocol with distributed framing and continuous data
US7184708B1 (en) Interference mitigation by adjustment of interconnect transmission characteristics
CN108599891B (zh) 编码方法、编码装置和通信装置
US10826536B1 (en) Inter-chip data transmission system using single-ended transceivers
EP3158696B1 (en) Transmitter and communication system
CN108811071B (zh) 传输信号的方法和装置
US7609575B2 (en) Method, apparatus and system for N-dimensional sparse memory using serial optical memory
JP6293924B2 (ja) 重ね合わせによるバス上での周波数制御のためのシステムおよび方法
CN114499813A (zh) 在全双工收发器中消除发射信号回波的系统及方法
CN115136667A (zh) 用于bb-rf接口的电力节省技术
WO2019190533A1 (en) Techniques for serial communication
CN103004113A (zh) 用于在射频电路和基带电路之间发送信号的方法和设备
TW201924296A (zh) 簡化的三相映射及寫碼
Meghana et al. Low Power and Long Range Dual-Mode Bluetooth Controller
CN107483133A (zh) 减少定时不确定性
CN114510447B (zh) 用于为fpga提供促进高速数据传输的serdes块的方法和装置
CN116133162B (zh) 多链路通信的建立方法及相关装置
US20220110016A1 (en) Modified interface circuit with enhanced communication performance
WO2023000941A1 (zh) 无线帧发送方法及装置、无线帧接收方法及装置
US10846085B2 (en) Multi-lane data processing circuit and system

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110105

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees