JP4208175B2 - 半導体集積回路装置、アクセスタイム測定装置およびアクセスタイム測定方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、論理回路および記憶装置のように、異なるチップ上に作製された半導体集積回路を同一チップ上に搭載し、それぞれが配線により接続されているシステムLSIのような半導体集積回路装置、半導体集積回路装置内の記憶装置のアクセスタイムを測定する測定回路およびその測定方法に関する。
【0002】
【従来の技術】
近年、論理回路および記憶装置のように異なる機能を有する半導体集積回路を同一チップ上に搭載するとともに、論理回路および記憶装置が配線により接続されているシステムLSI(大規模半導体集積回路装置)が開発されている。
【0003】
従来、論理回路および記憶装置は、異なる手法によって設計が行われている。そのため、論理回路および記憶装置を集積したシステムLSIの設計は、通常、論理回路と記憶装置とをそれぞれ設計した後に、論理回路および記憶装置における相互の接続が多数のバス配線によって行われている。
【0004】
このように設計されたシステムLSIにおいて、システムLSI内の記憶装置を動作させる場合、通常の動作時には、システムLSI以外の外部信号によりシステムLSI内の論理回路を動作させて、論理回路から出力される信号により記憶装置の動作が制御されている。しかし、記憶装置の動作テスト時には、記憶装置に対して論理回路の動作の影響を受けずに記憶装置単体として、動作テストを行う必要があるため、上記外部信号を直接記憶装置に入力するテストモードが存在する。このため、システムLSI内の記憶装置は、記憶装置単体として用いられる汎用半導体記憶装置に入力される信号と同等の信号を、外部から直接入力されることによって汎用半導体記憶装置と同一の動作テストが行えるように設定されている。
【0005】
システムLSIに搭載された記憶装置では、記憶装置の動作テストを利用して、記憶装置のデータの書き込みおよび読み出し処理の命令を与えてから、その命令に従った処理が完了するまでの時間であるアクセスタイムの測定が行われている。
【0006】
このようなシステムLSIに搭載された記憶装置のアクセスタイムの測定方法の一例が特開2000−173295号公報に開示されている。図4は、その公報に開示されている記憶装置のアクセスタイムを測定するためのシステムLSI301の構成を示すブロック図である。
【0007】
図4に示すシステムLSI301は、外部入力端子304、外部出力端子、論理回路303および記憶装置302を有している。
【0008】
記憶装置302は、記憶装置302の動作状態に基づいて入力信号を選択する入力選択回路、入力選択回路からの入力信号を受取りロウデコーダおよびカラムデコーダに入力信号を伝達するバッファ回路、ロウデコーダに接続されている複数のワード線とカラムデコーダの接続されている複数のビット線との交差部にメモリセルがマトリクス状に配置されているメモリセルアレイ、メモリセルアレイの記憶データ信号をカラムデコーダを介して受け取り外部に出力するデータ出力回路、データ出力回路からの記憶データ信号を論理回路303または外部出力端子に選択的に出力する出力選択回路等が設けられている。
【0009】
システムLSI301において、外部回路等から信号が入力される端子が外部入力端子304であり、記憶装置302からの記憶データ信号を出力する端子が外部出力端子305である。通常、外部入力端子および外部出力端子は、複数配置されているが、ここでは説明の便宜上それそれ1個づつ配置されているものとする。
【0010】
次に、システムLSI301の動作を信号の伝達方法とともに説明する。システムLSI301が動作する場合には、まず外部入力端子304に信号が入力される。外部入力端子304に入力された入力信号は、論理回路303に直接入力される信号IN1と、論理回路部303をバイパスする信号IN2に分けられる。システムLSI301の通常の動作時においては、論理回路303が動作している。信号IN1が入力された論理回路303は、入力信号IN1に対応する動作を行った後に、記憶装置302に入力される信号IN3を出力する。このため、記憶装置302には、信号IN2および信号IN3の2種類の信号が入力される。記憶装置302は、信号IN2、信号IN3のどちらの信号を有効にするかを記憶装置302内に設けられた入力選択回路によって行う。入力選択回路は、システムLSI301以外のテスト回路、外部回路等から出力された選択信号が入力され、信号IN2、信号IN3のどちらかを選択し、バッファ回路に出力する。
【0011】
記憶装置302に対して有効となる入力信号は、通常の動作時には、論理回路303から出力される信号IN3であり、記憶装置302の動作テストを行う際には、外部入力端子304から記憶装置302に直接入力される信号IN2である。
【0012】
また、記憶装置302から出力される信号も、入力側と同様に記憶装置302内の各メモリセルからの記憶データである出力信号が2個存在する。一方の出力信号は、論理回路303をバイパスし、外部出力端子305に直接出力される信号OUT2であり、他方の出力信号は、論理回路303に入力される信号OUT3である。
【0013】
システムLSI301の通常の動作時には、記憶装置302から信号OUT3が論理回路303に出力され、論理回路303は信号OUT3に基づいて動作し、信号OUT1を外部出力端子305に出力する。記憶装置302の動作テストを行う場合には、記憶装置302から信号OUT2が外部出力端子305に直接出力される。記憶装置302から出力する信号OUT2および信号OUT3の切り換えは、記憶装置302内に設けられた出力選択回路によって行う。出力選択回路は、入力選択回路に入力される選択信号と同一の選択信号によって、信号OUT2、信号OUT3のどちらかを選択し、論理回路303または外部出力端子305に出力する。
【0014】
出力選択回路は、システムLSI301の通常の動作時には、信号OUT3を論理回路303に出力し、その時、信号OUT2はフローティング状態になる。この結果、論理回路303は、信号OUT3に基づいて動作し、外部出力端子305に信号OUT1を出力する。
【0015】
また、記憶装置302の動作テストを行う際には、出力選択回路は、信号OUT2を出力する。この場合、信号OUT3については、特に制限はないが、論理回路303から出力される信号OUT1がフローティング状態になるように論理回路303を動作させ、信号OUT1と信号OUT2とが衝突しないように設定されている。
【0016】
このように、システムLSI301の記憶装置302内に入力選択回路および出力選択回路を設け、記憶装置302に入力される信号IN2および信号IN3に対する外部入力端子304を共通にし、記憶装置302から出力される信号OUT2および信号OUT3に対する外部出力端子305を共通にすることによって、外部端子の増加よるチップ面積の増大を防止できる。
【0017】
次に、図4に示すシステムLSI301内の記憶装置302単体のアクセスタイムの測定について説明する。記憶装置302のアクセスタイムの測定は、論理回路303を用いずに、記憶装置302に外部入力端子304から直接信号IN2が入力されるとともに、記憶装置302から信号OUT2が直接外部出力端子305に出力される。この場合、外部回路等から選択信号が入力選択回路および出力選択回路に入力され、入力選択回路および出力選択回路において信号IN2および信号OUT2がそれぞれ選択されるように設定され、その後、外部入力端子304にアクセスタイム測定用信号が入力される。
【0018】
信号IN2は、外部入力端子304の負荷容量、外部入力端子304から記憶装置302までの配線による負荷、入力選択回路内のゲート容量等による負荷、外部入力端子304から論理装置303までの配線による負荷、信号IN1が入力される論理回路303内のゲート容量による負荷等によって、外部入力端子304に入力されてから記憶装置302に入力されるまでに遅延時間が生じる。この遅延時間をTinとする。
【0019】
記憶装置302に信号IN2が入力されると、信号IN2は、バッファ回路およびロウデコーダ、バッファ回路およびカラムデコーダを介してメモリセルアレイの各メモリセルに伝達され、それぞれのメモリセルにて信号IN2に応じた処理が行われた後、記憶データ信号がカラムデコーダおよびデータ出力回路を介して信号OUT2として記憶装置302から出力される。記憶装置302に信号IN2が入力され、信号OUT2として出力されるまでに要する動作時間をTopとする。
【0020】
その後、信号OUT2は、外部出力端子305に出力されるが、外部出力端子305の負荷容量、記憶装置302から外部出力端子305までの配線による負荷、出力選択回路内のゲート容量等による負荷、外部出力端子305から論理装置303までの配線による負荷、信号OUT1が出力される論理回路303内のゲート容量による負荷等によって、記憶装置302から出力されて外部出力端子305に到達するまでに遅延時間が生じる。この遅延時間をToutとする。
【0021】
上記のように、システムLSI301内に設けられた記憶装置302のアクセスタイムの測定は、外部入力端子304に信号IN2が入力されてから外部出力端子305に信号OUT2が到達すまでの時間を測定することである。
【0022】
図5は、システムLSI301内の記憶装置302のアクセスタイムの測定における各信号のタイミングチャートである。図5の(A)は、外部入力端子304に入力される信号の信号レベルの時間的変化を示す。図5の(B)は、記憶装置302に入力される信号IN2の信号レベルの時間的変化を示す。図5の(C)は、記憶装置302から出力される信号OUT2の信号レベルの時間的変化を示す。図5の(D)は、外部出力端子305に到達する信号の信号レベルの時間的変化を示す。尚、図5には、外部入力端子304に入力される信号がHIGHレベルからLOWレベルに遷移した例を示すが、LOWレベルからHIGHレベルに遷移させても同様の時間的変化を示す。
【0023】
図5に示すように、システムLSI301において、外部入力端子304に信号が入力され、外部入力端子304から半導体記憶装置302までの配線等による遅延時間Tin後に、信号IN2は、HIGHレベルからLOWレベルに遷移する。この遷移した信号IN2に基づいて記憶装置302は、所定の動作を行い動作時間Top後に、記憶装置302内の記憶データを読み出した有効データとして信号OUT2が出力され、記憶装置302から外部出力端子305までの配線等による遅延時間Tout後に外部回路等に出力される。
【0024】
記憶装置302のアクセスタイムは、このような測定方式により、外部入力端子304に外部から信号を入力し、外部出力端子305から信号が出力されるまでの時間T1として測定される。この時間T1は、以下の(1)式で表される。
【0025】
T1=Tin+Top+Tout‥‥‥‥(1)
しかし、この測定方法では、システムLSI301自体を用いてアクセスタイムを測定するため、特別の測定回路は不要であるが、外部入力端子304と記憶装置302との間の配線等による遅延時間Tin、および、記憶装置302と外部出力端子305との間の配線等による遅延時間Toutもアクセスタイムの一部として加算されてしまうために、論理回路に対する記憶装置302の正確なアクセスタイムが得られないおそれがある。
【0026】
この問題点を改善するために、システムLSI301内に記憶装置302とは別に配線遅延時間のみを測定するためのテスト回路を追加する方法がある。
【0027】
図6は、そのテスト回路が設けられたシステムLSI401の構成を示すブロック図である。
【0028】
図6に示すシステムLSI401は、外部入力端子404、外部出力端子405、論理回路403および記憶装置402を有し、さらに配線等の負荷による信号の遅延時間を測定するためのテスト回路408と、テスト回路408にテスト用の信号IN4を入力するためのテスト用外部入力端子406、テスト回路408から出力される信号OUT4を外部回路等に出力するためのテスト用外部出力端子407が設けられている。ここで、外部入力端子404、外部出力端子405、論理回路403および記憶装置402は、システムLSI301の外部入力端子304、外部出力端子305、論理回路303および記憶装置302と同様の構成である。
【0029】
テスト回路408は、複数のインバータで構成されるバッファ回路である。図6のテスト回路408では、2個のインバータで構成されるバッファ回路を一例として示す。テスト用外部入力端子406およびテスト用外部出力端子407は、それぞれテスト用回路408と所定の配線でそれぞれ所定の端子の接続されており、テスト用外部入力端子406およびテスト用外部出力端子407の負荷容量は、外部入力端子404および外部出力端子405の負荷容量と同等になるように設定されている。
【0030】
テスト用外部入力端子406とテスト回路408との間の配線は、外部入力端子404と記憶装置402との間の配線と同じ線幅および長さにする必要があるともに、記憶装置402内の入力選択回路のゲート容量等による負荷、外部入力端子404から記憶装置402までの配線による負荷、信号IN1が入力される半導体論理回路303内のゲート容量による負荷等による負荷406aが信号IN2に対する負荷と等しくなるように設定され接続されている。
【0031】
同様に、テスト用外部出力端子407とテスト回路408との間の配線も、外部出力端子405と半導体記憶装置402との間の配線と同じ線幅および長さにする必要があるとともに、記憶装置402内の出力選択回路のゲート容量等による負荷、記憶装置402から外部出力端子405までの配線による負荷、外部出力端子405から論理装置403までの配線による負荷、信号OUT1が出力される論理回路403内のゲート容量による負荷等による負荷407aが信号OUT2に対する負荷と等しくなるように設定され接続されている。
【0032】
システムLSI401内の記憶装置402、論理回路403、外部入力端子404および外部出力端子405の部分に関しては、図4に示すシステムLSI301と同様の動作および信号の伝達を行う。
【0033】
システムLSI401は、システムLSI301の構成要素に加えて、配線等の負荷による信号の遅延時間を測定するためのテスト回路408、テスト用外部入力端子406およびテスト用外部出力端子407も有している。テスト用外部入力端子406に入力された信号IN4は、負荷406aが接続された配線を経てテスト回路408に入力される。テスト回路408は、信号IN4に基づいた処理を行った後に、信号OUT4を出力し、信号OUT4はテスト用出力端子407を介してシステムLSI401の外部に出力される。
【0034】
システムLSI401内の記憶装置402自体のアクセスタイムは、外部入力端子404に信号IN2が入力され、記憶装置402を経由して外部出力端子405に信号OUT2が出力されるまで時間(T1)を測定し、テスト用外部入力端子406にテスト用の信号IN4が入力され、テスト回路408を経由してテスト用外部出力端子407にテスト用の信号OUT4が出力されるまでの時間(T2)を測定し、これら2つの測定時間の差(T1−T2)を取ることにより求められる。
【0035】
図7は、システムLSI401内の記憶装置402のアクセスタイムの測定における各信号のタイミングチャートである。図7の(A)〜(D)に示す各信号の信号レベルの時間的変化は、図5の(A)〜(D)に示す各信号の信号レベルの時間的変化に対応している。図7の(E)は、テスト用外部入力端子406に入力されるテスト用の信号IN4の信号レベルの時間的変化を示す。図7の(F)は、テスト用外部出力端子407におけるテスト回路408から出力されたテスト用の信号OUT4の信号レベルの時間的変化を示す。
【0036】
図6に示すように、システムLSI401において、外部入力端子404に信号(IN2)が入力され、記憶装置402を経由して外部出力端子405に信号(OUT2)が出力される経過は、図5に示すシステムLSI01と同様であり、そのアクセスタイムは前述の式(1)となる。
【0037】
一方、システムLSI401において、テスト用外部入力端子406にテスト用の信号IN4が入力され、信号IN4はテスト用外部入力端子406とテスト回路408との間の配線等による遅延時間(Tin’)の経過後に、テスト回路408に入力される。テスト用外部入力端子406とテスト回路408との間の配線は、外部入力端子404と記憶装置402との間の信号IN2が伝送される配線と線幅および長さが同じであり、さらに負荷406aも信号IN2に対する負荷と同一になっている。このため、テスト用外部入力端子406とテスト回路408との間の配線における信号IN4の遅延時間(Tin’)は、外部入力端子404と記憶装置402との間の配線における信号IN2の遅延時間Tinと等しくなる。
【0038】
信号IN4がテスト回路408に入力され、テスト回路408内のバッファ回路を経由して、テスト回路408から信号OUT4が出力される間には、テスト回路408内の動作時間である遅延時間αが生じる。
【0039】
テスト回路408から出力される信号OUT4は、テスト回路408とテスト用外部出力端子407との間の配線等による遅延時間(Tout’)の経過後に、テスト用外部出力端子407に到達する。テスト回路408とテスト用外部出力端子との間の信号OUT4が伝送される配線は、記憶装置402と外部出力端子405との間の信号OUT2が伝達される配線と線幅および長さが同じであり、さらに負荷407aも信号OUT2に対する負荷と同一になっている。このため、テスト回路408とテスト用外部出力端子407との間の配線における信号OUT4の遅延時間(Tout’)は、記憶装置402と外部出力端子405との間の配線における信号OUT2の遅延時間Toutと等しくなる。
【0040】
システムLSI401において、テスト用外部入力端子406にテスト用の信号IN4が入力され、テスト回路408を経由してテスト用外部出力端子407にテスト用の信号OUT4が出力される動作が行われた場合、テスト用外部入力端子406およびテスト用外部出力端子407における信号の信号レベルの時間的変化は、図7の(E)および(F)にそれぞれ示す。
【0041】
このように、システムLSI401において、テスト用外部入力端子406に信号IN4が入力され、テスト用外部出力端子407に信号OUT4が出力されるまでの時間T2は、以下の(2)式で表される。
【0042】
T2=Tin+α+Tout‥‥‥‥(2)
システムLSI401における記憶装置402自体のアクセスタイムは、前述の通り、外部入力端子404に信号IN2が入力され、記憶装置402から出力される信号OUT2が外部出力端子405に到達するまでの時間T1((1)式を参照)と、テスト用外部入力端子406に信号IN4が入力され、テスト回路408から出力される信号OUT4がテスト用外部出力端子407に到達するまでの時間T2((2)式を参照)との差(T1−T2)から求められる。
【0043】
このような方法により測定された記憶装置402のアクセスタイム(T3)は、以下の(3)式で表される。
【0044】
T3=T1−T2=Top−α‥‥‥‥(3)
したがって、システムLSI401を用いて、システムLSI401内に設けられた記憶装置402のアクセスタイムを測定すると、外部入力端子404および外部出力端子405と記憶装置402との間のそれぞれの配線による信号の遅延時間を削除できるという効果が得られる。
【0045】
【発明が解決しようとする課題】
上記(3)式に表されるように、図6に示すシステムLSI401の記憶装置402にて測定されたアクセスタイムT3は、図4に示すシステムLSI301の記憶装置302にて測定されたアクセスタイムT1と比較すると、外部入出力端子と記憶装置との間の配線による信号の遅延時間が削除されているため、システムLSI301の記憶装置302にて測定されたアクセスタイムT1より正確である。
【0046】
しかしながら、システムLSI401内の記憶装置402自体にて測定されたアクセスタイムT3には、テスト回路408の動作時間である遅延時間αが含まれており、その遅延時間αが記憶装置402のアクセスタイムT3の誤差になるという問題がある。
【0047】
また、前述のシステムLSI401の内部に設けられたそれぞれの記憶装置402は、通常、論理回路403から出力された信号IN3が入力され、その信号IN3に基づいてメモリセルアレイ内の各メモリセルを動作させるような内部処理を行い、その後、それぞれのメモリセルの記憶データに基づいた信号OUT3を論理回路403に出力する。この場合、論理回路403から記憶装置402に出力される信号IN3の立ち上がり時間または立ち下がり時間によって、記憶装置402のメモリセルアレイ内の各メモリセルを動作させるような内部処理の開始時間が変化する。すなわち、記憶装置402のアクセスタイムT3は、記憶装置402に入力される信号IN3を駆動(出力)する論理回路403内に設けられたドライバの駆動能力により記憶装置402のアクセスタイムT3が変化するおそれがある。
【0048】
システムLSI内における記憶装置のアクセスタイムを正確に測定する場合は、本質的に、論理回路に対するアクセスタイムを測定することが必須事項となる。しかし、図6に示すシステムLSI401では、記憶装置402のアクセスタイムT3を測定する場合、外部入力端子404から信号が入力されるため、論理回路403内に設けられた記憶装置402に入力される信号IN3を駆動(出力)するドライバの駆動能力を記憶装置402のアクセスタイムT3に反映させるのは困難である。また、論理回路403に対する記憶装置402のアクセスタイムT3を正確に測定するには、記憶装置402の出力部に接続される負荷は、通常の動作時の負荷と同一にしなければならない。ところが、システムLSI401の記憶装置402から出力される信号OUT2は、直接外部出力端子405に出力されるため、その負荷が通常の動作時とは異なっている。
【0049】
したがって、図6に示すシステムLSI401における記憶装置402のアクセスタイムT3の測定方法では、論理回路403に対する記憶装置402のアクセスタイムを正確に測定できない。
【0050】
本発明は、このような課題を解決するものであり、その目的は、記憶装置および論理回路が設けられたシステムLSIにおいて、論理回路に対する記憶装置のアクセスタイムを正確に測定できる半導体集積回路装置、アクセスタイム測定装置およびアクセスタイム測定方法を提供することにある。
【0051】
【課題を解決するための手段】
本発明の半導集積回路装置は、少なくとも記憶装置および論理回路を内蔵した半導体集積回路装置において、第1の外部入力端子から論理回路を経由して、記憶装置に至る第1の信号経路と、第1の外部入力端子から第1の信号駆動回路を経由して記憶装置に至る第2の信号経路と、記憶装置から論理回路を経由して、第1の外部出力端子に至る第3の信号経路と、記憶装置から第2の信号駆動回路を経由して第1の外部出力端子に至る第4の信号経路と、を有し、第2の信号経路上に存在する全ての負荷および第1の信号駆動回路の駆動能力は、第1の信号経路上に存在する全ての負荷および論理回路に設けられた第3の信号駆動回路の駆動能力とそれぞれ等しく設定され、第4の信号経路上に存在する全ての負荷および第2の信号駆動回路の駆動能力は、第3の信号経路上に存在する全ての負荷および論理回路に設けられた第4の信号駆動回路の駆動能力とそれぞれ等しく設定されることを、特徴とするものであり、そのことにより上記目的が達成できる。
【0052】
また、好ましくは、本発明の半導体集積回路装置は、第2の外部入力端子および第2の外部出力端子がさらに設けられており、第2の外部入力端子から第5の信号駆動回路に至る第5の信号経路と、第6の信号駆動回路から第2の外部出力端子に至る第6の信号経路と、を有し、第5の信号駆動回路の出力信号は、第6の信号駆動回路に入力されるとともに、第5の信号経路上に存在する全ての負荷および第5の信号駆動回路の駆動能力は、第2の信号経路上に存在する全ての負荷および第1の信号駆動回路の駆動能力とそれぞれ等しく設定され、第6の信号経路上に存在する全ての負荷および第6の信号駆動回路の駆動能力は、第4の信号経路上に存在する全ての負荷および第2の信号駆動回路の駆動能力とそれぞれ等しく設定される。
【0053】
さらに、好ましくは、本発明の半導体集積回路装置において、第1の信号経路および第2の信号経路の組が複数存在する場合、第1の外部入力端子から第1の信号駆動回路までの間の負荷と、第1の外部入力端子から論理回路までの間に存在する負荷とは、互いに等しく設定され、第3の信号経路および第4の信号経路の組が複数存在する場合、第2の信号駆動回路から第1の外部出力端子までの間の負荷と、論理回路から第1の外部出力端子までの間に存在する負荷とは、互いに等しく設定される。
【0054】
さらに、好ましくは、本発明の半導体集積回路装置において、前記各信号駆動回路は、それぞれの出力端が少なくとも開放状態に制御可能なものである。
【0055】
本発明のアクセスタイム測定方法は、第1の外部入力端子から第2の信号経路を介して記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第4の信号経路を介して第1の外部出力端子に出力されるまでの第1の時間を測定する処理と、第2の外部入力端子から第5の信号経路を介して第5の信号駆動回路に信号を入力し、該信号の応答として第6の信号駆動回路から出力される信号が第6の信号経路を介して第2の外部出力端子に出力されるまでの第2の時間を測定する処理と、該第1の時間と該第2の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、を含み、該第5の信号経路上に存在する全ての負荷、および該第5の信号駆動回路の駆動能力は、前記第2の信号経路上に存在する全ての負荷、および該第2の信号経路に含まれる第1の信号駆動回路の駆動能力とそれぞれ等しく設定され、該第6の信号経路上に存在する全ての負荷、および該第6の信号駆動回路の駆動能力は、前記第4の信号経路上に存在する全ての負荷、および該第4の信号経路に含まれる第2の信号駆動回路の駆動能力とそれぞれ等しく設定されていることを特徴とするものであり、そのことにより、上記目的が達成される。
【0056】
本発明のアクセスタイム測定回路は、少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の外部入力端子および外部出力端子に、該論理回路を介して接続されるべき記憶装置を有し、該記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定回路において、第3の外部入力端子から第7の信号駆動回路を経由して該記憶装置に至る第7の信号経路と、該記憶装置から第8の信号駆動回路を経由して第3の外部出力端子に至る第8の信号経路と、を有し、該第7の信号経路上に存在するすべての負荷および該第7の信号駆動回路の駆動能力、および、該第8の信号経路上に存在するすべての負荷および該第8の信号駆動回路の駆動能力は、該記憶装置が該半導体集積回路装置に内蔵されたときに、該半導体集積回路装置の外部入力端子および外部出力端子から該論理回路を経由して該記憶装置に至る、該第7の信号経路および該第8の信号経路にそれぞれ対応する各経路に存在する全ての負荷および該論理回路内に設けられた信号駆動回路の駆動能力にそれぞれ等しいことを特徴とするものであり、そのことにより上記目的が達成される。
【0057】
また、好ましくは、本発明のアクセスタイム測定回路において、第4の外部入力端子および第4の外部出力端子がさらに設けられており、第4の外部入力端子から第9の信号駆動回路に至る第9の信号経路と、第10の信号駆動回路から第4の外部出力端子に至る第10の信号経路を有し、第9の信号駆動回路の出力信号は、第10の信号駆動回路に入力されるとともに、第9の信号経路上に存在するすべての負荷および第9の信号駆動回路の駆動能力は、第7の信号経路上に存在するすべての負荷および第7の信号駆動回路の駆動能力とそれぞれ等しく設定され、第10の信号経路上に存在するすべての負荷および第10の信号駆動回路の駆動能力は、第8の信号経路上に存在するすべての負荷および第8の信号駆動回路の駆動能力とそれぞれ等しく設定される。
【0058】
さらに、好ましくは、本発明のアクセスタイム測定回路において、第7の信号経路が複数存在する場合、各第3の外部入力端子と各第7の信号駆動回路との間のそれぞれの配線における負荷は互いに等しく設定され、第8の信号経路が複数存在する場合、各第8の信号駆動回路と前記各第3の外部端子との間の配線における負荷は互いに等しく設定される。
【0059】
本発明のアクセスタイム測定方法は、少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の第3の外部入力端子および第3の外部出力端子に、該論理回路を介して接続されるべき記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定方法であって、該第3の外部入力端子から第7の信号経路を介して該記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第8の信号経路を介して該第3の外部出力端子に出力されるまでの第3の時間を測定する処理と、第4の外部入力端子から第9の信号経路を介して第9の信号駆動回路に信号を入力し、該信号の応答として第10の信号駆動回路から出力される信号が第10の信号経路を介して第4の外部出力端子に出力するまでの第4の時間を測定する処理と、該第3の時間と該第4の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、を含み、該第9の信号経路上に存在する全ての負荷、および該第9の信号駆動回路の駆動能力は、前記第7の信号経路上に存在する全ての負荷、および該第7の信号経路に含まれる第7の信号駆動回路の駆動能力とそれぞれ等しく設定され、該第10の信号経路上に存在する全ての負荷、および該第10の信号駆動回路の駆動能力は、前記第8の信号経路上に存在する全ての負荷、および該第8の信号経路に含まれる第8の信号駆動回路の駆動能力とそれぞれ等しく設定されていることを特徴とするものであり、そのことにより上記目的が達成される。
【0060】
上記構成により、以下、その作用を説明する。
【0061】
本発明の半導体集積回路装置は、第1の外部入力端子から第1の信号駆動回路を経由して記憶装置に至る第2の信号経路、および、記憶装置から第2の信号駆動回路を経由して第1の外部出力端子に至る第4の信号経路が設けられており、第2の信号経路上に存在する全ての負荷と第1の信号駆動回路の駆動能力とが、第1の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第3の信号駆動回路の駆動能力とにそれぞれ等しく設定され、さらに、第4の信号経路上に存在する全ての負荷と第2の信号駆動回路の駆動能力とが、第3の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第4の信号駆動回路の駆動能力とにそれぞれ等しく設定されている。
【0062】
このような構成により、本発明の半導体集積回路装置は、記憶装置のアクセスタイムの測定において、記憶装置の動作状態が論理回路から出力される信号に基づいて動作している状態と同等になり、論理回路に対する記憶装置のアクセスタイムの遅延時間等の測定誤差が抑制され、アクセスタイムの測定精度が向上する。
【0063】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0064】
図1は、本発明の実施形態の半導体集積回路装置の一例であるシステムLSI101の構成を示すブロック図である。
【0065】
図1に示すシステムLSI101は、外部回路からの信号が入力される外部入力端子104、外部回路に信号を出力する外部出力端子105、データ読み出し機能を有する記憶装置102、記憶装置102を動作させる論理回路103およびテスト用外部入力端子108とテスト用外部出力端子109との間にテスト経路が設けられたテスト回路110を有する。
【0066】
記憶装置102は、入力信号を受取り、データの読み出し用の回路であるワード線を選択するロウデコーダおよびビット線を選択するカラムデコーダに入力信号を伝達するバッファ回路、ロウデコーダに接続されている複数のワード線とカラムデコーダの接続されている複数のビット線との交差部に記憶素子であるメモリセルがマトリクス状に配置されているメモリセルアレイ、メモリセルアレイの記憶データ信号をカラムデコーダを介して受け取り外部に出力するデータ出力回路等が設けられている。また、記憶装置102が読み出し機能以外に、書き込みおよび消去機能が設けられている場合には、読み出し、書込みおよび消去の動作にて必要となる回路も設けられるが、本実施形態では図示していない。
【0067】
論理回路103は、外部入力端子104を介して入力される信号によって動作するクロックドインバータINV5および6、記憶装置から出力された信号によって動作するクロックドインバータINV7および8等が設けられている。
【0068】
外部入力端子104と記憶回路102との間の配線には、クロックドインバータINV1および2が直列に設けられており、記憶回路102と外部出力端子105との間の配線には、クロックドインバータINV3および4が直列に設けられている。
【0069】
テスト回路110は、テスト用外部入力端子108とクロックドインバータINV10との間の入力側配線と、クロックドインバータINV11とテスト用外部出力端子109との間の出力側配線と、入力側配線と出力側配線との間に接続されている内部配線とを有している。
【0070】
入力側配線には、外部入力端子104と記憶回路102との間の配線に設けられているクロックドインバータINV1および2と同等の駆動能力を備えたクロックドインバータINV9および10が直列に設けられており、さらにテスト用外部入力端子108とクロックドインバータINV9との間には、寄生負荷として論理回路103のクロックドインバータINV5に相当するクロックドインバータINV13が接続されている。
【0071】
一方、出力側配線には、記憶回路102と外部出力端子105との間の配線に設けられているクロックドインバータINV3および4と同等の駆動能力を備えたクロックドインバータINV11および12が直列に設けられており、さらにクロックドインバータINV12とテスト用外部出力端子109との間には、寄生負荷として論理回路103のクロックドインバータINV8に相当するクロックドインバータINV14が接続されている。
【0072】
内部配線は、配線遅延が発生しないように、配線長さが短く設定されている。
【0073】
図1に示すシステムLSI101は、記憶装置102を動作させる信号を生成する論理回路103が設けられており、この論理回路103への信号の入力は外部入力端子104を介して行われ、論理回路103は、記憶装置102の動作信号を出力し、記憶装置102は、その動作信号に基づいて動作し、記憶装置102から読み出されたデータは論理回路103を経由して外部出力端子105より外部回路に出力される。外部入力端子104および外部出力端子105は、論理回路103に対する記憶装置102のアクセスタイムを測定する際にも使用される。
【0074】
論理回路103に対する記憶装置102のアクセスタイムを測定する場合には、外部入力端子104から記憶装置102を経由して外部出力端子105に戻る測定回路Aの他に、テスト用外部入力端子108、テスト用外部出力端子109等を有するテスト回路110も使用される。
【0075】
この場合、上記測定回路Aにおいて、外部入力端子104側に設けられるクロックドインバータINV1および2と、クロックドインバータINV5および6とは、記憶装置102のアクセスタイムの測定用の信号IN2と論理回路103から記憶装置102に出力される信号IN3との衝突を防止するようにそれぞれ制御される。例えば、信号IN2が出力されている際には、クロックドインバータINV1および2はON状態となり、クロックドインバータINV5および6は制御信号が入力されて信号IN3がフローティング状態になるように制御される。
【0076】
同様に、外部出力端子105側に設けられるクロックドインバータINV3および4と、クロックドインバータINV7および8とは、記憶装置102から出力されクロックドインバータINV3および4を経由したアクセスタイムの測定用の信号OUT2と論理回路103から出力される信号OUT3との衝突を防止するようにそれぞれ制御される。例えば、信号OUT2が出力されている際には、クロックドインバータINV3および4はON状態となり、クロックドインバータINV7および8は制御信号が入力されて信号OUT3がフローティング状態になるように制御される。
【0077】
尚、本実施形態では、クロックドインバータを使用した例を示したが、このクロックドインバータ以外に、出力状態がHIGHレベル、LOWレベル、フローティング状態の3状態を切り替えられる他の論理回路を用いて構成しても良い。
【0078】
次に、システムLSI101の動作を信号の伝達方法とともに説明する。
【0079】
外部入力端子104に入力される信号IN1は、クロックドインバータINV1および論理回路103に入力される。本実施形態では、信号IN1が入力される論理回路103内の回路としてクロックドインバータINV5およびIN6を図示している。信号IN1が入力される論理回路103内の回路にクロックドインバータを用いる場合は、記憶装置102のアクセスタイムの測定時には、クロックドインバータINV5およびIN6に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、論理回路103が動作を行わないようにすることができる。また、この場合は、論理回路103を使用する通常の動作時には、クロックドインバータINV1およびIN2に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、アクセスタイムの測定に使用する前述の測定回路Aが動作を行わないようにすることができる。この結果、信号IN1が入力される回路にクロックドインバータを用いることによって、システムLSI101における消費電流の低減が図れる。
【0080】
通常、外部入力端子104は、複数設けられている。このため、各外部入力端子104とクロックドインバータINV1との間のそれぞれの配線は、全て線幅および配線長さが同一に設定され、さらに、各外部入力端子104とクロックドインバータINV1との間のそれぞれの配線は、各外部入力端子104と論理回路103内のクロックドインバータINV5との間のそれぞれの配線と、線幅および配線長さが同一に設定されている。これにより、各外部入力端子104に接続されるそれぞれの配線の線幅および配線長さのバラツキが防止され、記憶装置102のアクセスタイムの測定時と、論理回路103の動作時とにおいて、各信号の遅延時間の誤差が抑制される。
【0081】
信号IN1が入力されたクロックドインバータINV1の出力信号は、クロックドインバータINV2に入力され、クロックドインバータINV2の出力信号である信号IN2は記憶装置102に入力される。論理回路103に対する記憶装置102のアクセスタイムの正確な測定は、クロックドインバータINV2の駆動能力を、論理回路103内に設けられ信号IN3を出力するクロックドインバータINV6の駆動能力と同等にする必要がある。さらに、クロックドインバータIN2と記憶装置102との間の信号IN2が伝達される配線の線幅および配線長さは、論理回路103と記憶装置102との間の信号IN3が伝達される配線の線幅および配線長さと同一になるように設定されている。
【0082】
一方、記憶装置102の出力側では、記憶装置102から出力される信号OUT1は、アクセスタイムの測定用のクロックドインバータINV3および論理回路103内のクロックドインバータINV7に入力される。記憶装置102から信号OUT1が出力される回路部にクロックドインバータを用いる場合は、記憶装置102のアクセスタイムの測定時には、クロックドインバータINV7およびIN8に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、論理回路103が動作を行わないようにすることができる。また、この場合は、論理回路103を使用する通常の動作時には、クロックドインバータINV3およびIN4に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、アクセスタイムの測定に使用する前述の測定回路Aが動作を行わないようにすることができる。この結果、信号OUT1が出力される回路にクロックドインバータを用いることによって、システムLSI101における消費電流の低減が図れる。
【0083】
記憶回路102から出力される信号OUT1は、クロックドインバータINV3に向かう経路と論理回路103内のクロックドインバータINV7に向かう経路に分岐されるが、分岐点からクロックドインバータINV3およびクロックドインバータINV7までのそれぞれの配線は、互いに線幅および配線長さが同一になるように設定されており、両方の配線における信号の遅延時間に誤差が抑制される。また、クロックドインバータINV3のゲート容量は、論理回路内103内のクロックドインバータINV7のゲート容量と同一にされ、記憶装置102とクロックドインバータINV3との間の配線の負荷が記憶装置102とクロックドインバータINV7との間の配線の負荷と同一になるよう設定されている。 クロックドインバータINV3の出力信号は、クロックドインバータINV4に入力され、クロックドインバータINV4の出力信号である信号OUT2が外部出力端子105に出力される。クロックドインバータINV4の駆動能力は、論理回路103内に設けられた外部出力端子105に信号OUT3を出力するクロックドインバータINV8の駆動能力と同等に設定される。クロックドインバータINV4およびクロックドインバータINV8と外部出力端子105との間のそれぞれの配線の線幅および配線長さを等しくすることによって、記憶装置102のアクセスタイムの測定時と、論理回路103の動作時とにおいて、クロックドインバータINV4およびクロックドインバータINV8から出力されるそれぞれの信号OUT2およびOUT3の外部出力端子105まで伝送されるそれぞれの遅延時間の誤差が抑制される。
【0084】
また、外部入力端子104と同様に外部出力端子105も、通常、複数備えられているため、各外部出力端子105とクロックドインバータINV4との間のそれぞれの配線と、各外部出力端子105と論理回路103内のクロックドインバータINV8との間のそれぞれの配線とは、線幅および配線長さが同一に設定されている。
【0085】
次に、テスト回路110における信号の伝達および遅延時間について説明する。テスト用外部入力端子108から入力される信号IN4は、クロックドインバータINV9に入力される。さらに、信号IN4は、論理回路103内のクロックドインバータINV5に対応する寄生負荷としてのクロックドインバータINV13にも入力される。このため、テスト用外部入力端子108からクロックドインバータINV13までの配線は、信号IN1が伝送される外部入力端子104からクロックドインバータINV5までの配線の線幅および配線長さと同一になるように設定されている。
【0086】
クロックドインバータINV9の出力信号は、クロックドインバータINV10に入力される。クロックドインバータINV10から内部配線に出力される内部信号TESは、内部配線を経由してクロックドインバータINV11に入力され、クロックドインバータINV11の出力信号は、クロックドインバータINV12に入力される。クロックドインバータINV12は、信号OUT4を出力し、信号OUT4がテスト用外部出力端子109を介して外部回路に出力される。 信号OUT4が伝送されるクロックドインバータINV12からテスト用外部出力端子109までの配線には、論理回路103内のクロックドインバータINV8に対応する寄生負荷としてのクロックドインバータINV14の出力端子が接続される。このため、クロックドインバータINV14からテスト用外部出力端子109までの配線は、信号OUT3が伝送されるクロックドインバータINV8から外部出力端子105までの配線の線幅および配線長さと同一になるように設定されている。尚、クロックドインバータINV9〜12の駆動能力は、それぞれクロックドインバータINV1〜4の駆動能力と同等である。
【0087】
また、信号IN4および信号OUT4が伝送される各配線の線幅および配線長さは、それぞれ信号IN1および信号OUT2が伝送されるそれぞれの配線の線幅および配線長さと同一に設定されている。クロックドインバータINV10の出力信号である内部信号TESが伝送されるクロックドインバータINV10の出力端子とクロックドインバータINV10の出力端子との間の内部配線は、信号の配線遅延が生じない長さに設定されている。
【0088】
ここで、クロックドインバータINV5〜8に入力される制御信号は、クロックドインバータINV1〜4とに入力される制御信号と同一信号であり、記憶装置102のアクセスタイムの測定の場合のみに、クロックドインバータINV1〜4が動作するように設定されている。また、テスト回路110において、負荷を等しくするために、接続されているクロックドインバータINV13および14は、常に、制御信号が入力され、出力端子がフローティング状態になり、動作しないように設定されている。
【0089】
次に、記憶装置102のアクセスタイムの測定方法を説明する。まず、アクセスタイムを測定する前に、論理回路103内のクロックドインバータINV5〜8は、制御信号が入力され、出力端子がフローティング状態になり、動作しないように設定される。そして、クロックドインバータINV1〜4が動作状態となるアクセスタイムの測定回路を設定する。その後、外部入力端子104を介して信号IN1がクロックドインバータINV1に入力され、クロックドインバータINV1および2は信号IN1より信号IN2を生成し、記憶装置102にはアクセスタイムの測定用の信号IN2が入力される。記憶装置102は、信号IN2に対応した動作を行い、アクセスタイムの測定用の信号OUT1を出力する。信号OUT1は、クロックドインバータINV3に入力され、クロックドインバータINV3および4は信号OUT1より信号OUT2を生成し、外部出力端子105に出力する。
【0090】
図2は、システムLSI101内の記憶装置102のアクセスタイムの測定における各信号のタイミングチャートである。図示されている各信号は、それぞれ図1に示すシステムLSI101内のそれぞれの信号に対応している。
【0091】
図2を用いて記憶装置102の論理回路103に対するアクセスタイムの測定方法を説明する。
【0092】
まず始めに、図2の(A)に示すように、外部入力端子104に信号IN1を入力する。
【0093】
信号IN1は、図2の(B)に示すように、外部入力端子104とクロックドインバータINV1との間の配線による負荷と、外部入力端子104と論理回路103との間の配線による負荷と、論理回路103内のクロックドインバータINV5のゲート容量とによって、伝送の遅延が生じ遅延時間Tin1後に、クロックドインバータINV1に入力される。
【0094】
その後、図2の(C)に示すように、クロックドインバータINV1および2による信号の遅延時間Tin2後に、信号IN2がクロックドインバータINV2から出力され、記憶装置102に入力される。
【0095】
信号IN2が入力された記憶装置102は、信号IN2に基づく所定の動作を行い、図2の(D)に示すように、信号IN2が入力されてからアクセスタイムTac以前は無効データが出力され、アクセスタイムTac後に有効データが信号OUT1として出力される。ここで、アクセスタイムTacには、クロックドインバータINV2と記憶装置102との間の配線による負荷と、記憶装置102と論理回路103との間の入力側配線による負荷と、論理回路103内のクロックドインバータINV6の接合容量とによる信号IN2の遅延時間、および、記憶装置102とクロックドインバータINV3との間の配線による負荷と、記憶装置102と論理回路103との間の出力側配線による負荷と、論理回路103内のクロックドインバータINV7のゲート容量とによる信号OUT1の遅延時間が含まれている。しかし、記憶装置102の論理回路103に対するアクセスタイムを測定するときには、上記二つの遅延時間も記憶装置102のアクセスタイムとして含めなければならないので、ここでは問題にならない。
【0096】
続いて、図2の(E)に示すように、記憶装置102から出力された信号OUT1がクロックドインバータINV3に入力されてからクロックドインバータINV3とクロックドインバータINV4による遅延時間Tout2後に、クロックドインバータINV4から信号OUT2が出力される。
【0097】
信号OUT2は、図2の(F)に示すように、クロックドインバータINV4と外部出力端子105との間の配線による負荷と、外部出力端子105と論理回路103との間の配線による負荷と、論理回路103内のクロックドインバータINV8の接合容量とのために伝送の遅延が生じ、遅延時間Tout3後に外部出力端子105に出力される。
【0098】
したがって、外部入力端子104に信号が入力され、外部出力端子105に信号が出力されるまでの時間T4は、以下の(4)式で表される。
【0099】
T4=Tin1+Tin2+Tac+Tout2+Tout3‥‥(4)
時間T4を表す(4)式において、Tin1、Tin2、Tout3、Tout4は、記憶装置102のアクセスタイムTacに対してそれぞれ誤差となるので、これらの誤差をテスト回路110を用いて、以下の方法で測定する。
【0100】
まず始めに、図2の(G)に示すように、テスト用外部入力端子108に信号IN4を入力する。信号IN4は、テスト用外部入力端子108とクロックドインバータINV9との間の配線による負荷と、クロックドインバータINV13によるクロックドインバータINV5のゲート容量に等しい負荷とによる遅延時間後に、クロックドインバータINV9に入力される。テスト用外部入力端子108とクロックドインバータINV9との間の配線の線幅および配線長さは、外部入力端子104とクロックドインバータINV1との間の配線の線幅および配線長さと同一に設定されている。このため、テスト用外部入力端子108とクロックドインバータINV9との間の配線における信号IN4の遅延時間はTin1と等しくなる。この時の信号IN4のタイミングチャートを図2の(H)に示す。
【0101】
その後、信号IN4は、クロックドインバータINV9に入力され、クロックドインバータINV9および10による遅延時間後に、クロックドインバータINV10から内部信号TESが出力される。クロックドインバータINV9および10の駆動能力は、クロックドインバータINV1および2の駆動能力とそれぞれ等しいため、クロックドインバータINV9および10による遅延時間はTin2に等しくなる。この時の内部信号TESのタイミングチャートを図2の(I)に示す。
【0102】
次に、内部信号TESは、クロックドインバータINV10とクロックドインバータINV11との間の内部配線を伝送されクロックドインバータINV11に入力される。この時、その内部配線は、配線長さが短く設定されているため、内部配線による内部信号TESの遅延時間は考慮しなくても良い。
【0103】
その後、内部信号TESがクロックドインバータINV11に入力され、クロックドインバータINV11および12による遅延時間後に、クロックドインバータINV12から信号OUT4が出力される。クロックドインバータINV11および12の駆動能力は、クロックドインバータINV3およびINV4の駆動能力とそれぞれ等しいため、クロックドインバータINV11および12による遅延時間はTout2に等しくなる。この時の信号OUT4のタイミングチャートを図2の(J)に示す。
【0104】
信号OUT4は、クロックドインバータINV12とテスト用外部出力端子109との間の配線による負荷と、クロックドインバータINV14によるクロックドインバータINV8の接合容量に等しい負荷とによる遅延時間後に、テスト用外部出力端子109に出力される。クロックドインバータINV12とテスト用外部出力端子109との間の配線の線幅および配線長さは、クロックドインバータINV4と外部出力端子105のと間の配線の線幅および配線長さと同一に設定されているため、クロックドインバータINV12とテスト用外部出力端子109との間の配線の遅延時間はTout3と等しくなる。この時のテスト用外部出力端子109における信号のタイミングチャートを図2の(K)に示す。
【0105】
したがって、テスト回路110において、テスト用外部入力端子108に信号を入力し、テスト用外部出力端子109に信号が出力されるまでの時間T5は、以下の(5)式で表される。
【0106】
T5=Tin1+Tin2+Tout2+Tout3‥‥‥(5)
このように、(4)式で示す時間T4の中に含まれる誤差は、テスト回路110を用いて時間T5を測定することによって、適切に測定することが可能となる。 したがって、記憶装置102の論理回路に対するアクセスタイムTacは、以下の(6)式で算出される。
【0107】
Tac=T4−T5‥‥‥‥(6)
以上、説明したように本実施形態によれば、記憶装置102に対する信号の入出力をそれぞれ外部入力端子104および外部入出力端子105から直接行わず、論理回路103を想定したクロックドインバータおよび配線を介して行うため、記憶装置102の動作時の状態は、論理回路103から出力される信号に基づいて動作している状態と等しくなり、測定される記憶装置102のアクセスタイムTacは、論理回路103に対する記憶装置102のアクセスタイムと等しくなる。さらに、論理回路103に対する記憶装置102のアクセスタイムの測定において、外部入力端子104および外部入力端子105と、論理回路103とを想定したクロックドインバータ間の配線による負荷と、クロックドインバータによる信号の遅延による誤差は、テスト回路110を用いてテスト用外部入力端子108およびテスト用外部出力端子109の間の遅延時間を測定することで適切に測定できる。
【0108】
システムLSIの開発では、全ての回路を最初からシステムLSIとして1チップ化する手法が一般的であるが、個別の回路毎にチップを作製し、そのチップ毎の動作確認を行った後に、システムLSIとして1チップ化するという開発手法もある。このような開発手法は、論理回路および記憶装置のような各回路にそれぞれテスト用の外部入力端子および外部出力端子を設ける必要があり、記憶装置の動作確認はテスト用外部入力端子およびテスト用外部出力端子を用いて行われる。このような場合に本発明を適用する例を説明する。
【0109】
図3は、本発明の実施形態のアクセスタイム測定回路である記憶装置測定回路の構成を示すブロック図である。図3に示す記憶装置測定回路201は、記憶装置202のアクセスタイムの測定が目的であるため、論理回路は設けられていない。
【0110】
記憶装置測定回路201内の記憶装置202は、汎用半導体記憶装置と同様の機能を持つ入力端子206および出力端子207が設けられている。通常、入力端子は、記憶装置202の記憶容量に対応するアドレス信号の数および記憶装置202の制御信号の数が必要であり、出力端子は、データ出力バスの数および記憶装置202の動作状態を示す信号の数が必要となるが、図3では、説明を簡略化するため入力端子および出力端子がそれぞれ1個の場合を示す。さらに、記憶装置202は、システムLSIで使用する記憶装置202であるため、記憶装置202の入力側には、論理回路からの信号を受け取る回路および入力端子206からの信号と論理回路からの信号を切り替える入力選択回路が設けられている。一方、出力側にも記憶データを出力端子207と論理回路のどちらに出力するかを切り替える出力選択回路が設けられている。入力選択回路および出力選択回路の制御は選択信号によって行われ、この選択信号は、記憶装置202以外の外部回路等から入力される。
【0111】
記憶装置測定回路201内の記憶装置202は、入力端子206、出力端子207、入力選択回路および出力選択回路以外の構成は、図1の示すシステムLSI101内の記憶装置102と同様の構成になっている。
【0112】
図3に示す記憶装置測定回路201には、システムLSIに使用される記憶装置202の他に、論理回路に対する記憶装置202のアクセスタイムTacを測定するためのテスト210回路、外部入力端子204および外部出力端子205が設けられている。
【0113】
外部入力端子204と記憶装置202内の入力選択回路との間の配線には、NAND回路NAND1およびインバータINV1が直列に設けられている。記憶装置202内の出力選択回路と外部出力端子205との間の配線には、インバータINV1および3が直列に設けられている。
【0114】
テスト回路210は、テスト用外部入力端子208とインバータINV4との間の入力側配線、インバータINV5とテスト用外部出力端子209との間の出力側配線およびインバータINV4とインバータINV5との間の内部配線が設けられている。尚、図3に示す記憶装置測定回路201では、NAND回路を用いた場合の例を示したが、NAND回路をNOR回路またはその他論理回路を用いて構成しても良い。
【0115】
外部入力端子204に入力される信号IN1は、NAND回路NAND1の一方の入力端子に入力される。通常、外部入力端子204は、複数設けられているため、各外部入力端子204とNAND回路NAND1との間のそれぞれの配線は全て線幅および配線長さを均一に設定し、入力される複数の信号の間で遅延時間のバラツキが出ないようにしなければならない。また、NAND回路NAND1の他方の入力端子には、論理回路に対する記憶装置202のアクセスタイムを測定するための経路を有効にするため、入力信号を切り替える制御信号が入力される。NAND回路NAND1の出力信号は、インバータINV1に入力され、インバータINV1から出力される信号IN2は、記憶装置202の入力信号記憶装置202内の入力選択回路に入力される。論理回路に対する記憶装置202のアクセスタイムの正確な測定は、インバータINV1の駆動能力を、システムLSIの論理回路内に設けられる記憶装置202への入力信号を出力するインバータ等のドライバの駆動能力と同等にする必要がある。さらに、信号IN2が伝達されるインバータINV1と記憶装置202との間の配線の線幅および配線長さは、システムLSIに搭載された場合の配線の線幅および配線長さと等しくなるように設定されている。
【0116】
一方、記憶装置202の出力側では、記憶装置202から論理回路に出力される信号に相当する信号OUT2がインバータINV2に入力される。記憶装置202とインバータINV2との間の信号OUT2が伝送される配線の線幅および配線長さは、システムLSIに搭載された場合の配線の線幅および配線長さと等しくなるように設定され、インバータINV2ゲート容量は、システムLSIに搭載された場合の信号OUT2に対するゲート容量と同等になるように設定される。インバータINV2の出力信号は、外部出力端子205に出力される信号の極性を調整するインバータINV3に入力され、インバータINV3は信号OUT3を出力し、この信号OUT3が外部出力端子205に伝送される。
【0117】
また、外部入力端子204と同様に外部出力端子205も、通常、複数備えられているため、信号OUT3が伝達される各外部出力端子205とインバータINV3との間のそれぞれの配線にてアクセスタイムの誤差が出ないように、それぞれの配線の線幅および配線長さを均一に設定する必要がある。
【0118】
また、テスト回路210において、テスト用外部入力端子208から入力される信号IN4は、NAND回路NAND2の一方の入力端子に入力される。NAND回路NAND2の他方の入力端子には、NAND回路NAND1に入力される入力信号を切り替える制御信号が入力される。NAND回路NAND2の出力信号は、インバータINV4に入力される。インバータINV4から内部配線に出力される内部信号TESは、内部配線を経由してインバータINV5に入力され、インバータINV5の出力信号は、インバータINV6に入力される。インバータINV6は、信号OUT4を出力し、信号OUT4がテスト用外部出力端子209を介して外部回路に出力される。ここで、インバータINV4〜6の駆動能力は、それぞれインバータINV1〜3の駆動能力と同等に設定されており、NAND回路NAND2の駆動能力もNAND回路NAND1の駆動能力と同等に設定されている。さらに、入力信号IN4および出力信号OUT4が伝達される配線の線幅および配線長さは、それぞれ入力信号IN1および出力信号OUT3の伝達される配線の線幅および配線長さと同等になるように設定されている。インバータINV4の出力端子とインバータINV5の出力端子との間の内部配線は、信号の配線遅延が生じない長さに設定されている。
【0119】
記憶装置202のアクセスタイムTacの測定方法は、図1に示す記憶装置102のアクセスタイムTacの測定方法と同様である。
【0120】
図3に示す記憶装置測定回路201によって、記憶装置202は、記憶装置202のアクセスタイムを測定した後に、システムLSI上に論理回路等とともに搭載され1チップ化される場合には、アクセスタイムの測定回路が不要となり、削除することができるため、システムLSIの面積削減にも寄与する。
【0121】
【発明の効果】
本発明の半導体集積回路装置は、第1の外部入力端子から論理回路を経由して、記憶装置に至る第1の信号経路と、第1の外部入力端子から第1の信号駆動回路を経由して記憶装置に至る第2の信号経路と、記憶装置から論理回路を経由して、第1の外部出力端子に至る第3の信号経路および記憶装置から第2の信号駆動回路を経由して第1の外部出力端子に至る第4の信号経路が設けられており、第2の信号経路上に存在する全ての負荷と第1の信号駆動回路の駆動能力とが、第1の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第3の信号駆動回路の駆動能力とにそれぞれ等しく設定され、さらに、第4の信号経路上に存在する全ての負荷と第2の信号駆動回路の駆動能力とが、第3の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第4の信号駆動回路の駆動能力とにそれぞれ等しく設定されることによって、論理回路に対する記憶装置のアクセスタイムが正確に測定できる。
【図面の簡単な説明】
【図1】本発明の実施形態である半導体集積回路装置の構成を示すブロック図である。
【図2】図1に示す半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【図3】本発明の実施形態のアクセスタイム測定回路の構成を示すブロック図である。
【図4】従来の半導体集積回路装置の構成を示すブロック図を示す。
【図5】図4に示す従来の半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【図6】従来の他の半導体集積回路装置の構成を示すブロック図を示す。
【図7】図5に示す従来の他の半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【符号の説明】
101 システムLSI
102 記憶装置
103 論理回路
104 外部入力端子
105 外部出力端子
108 テスト用外部入力端子
109 テスト用外部出力端子
110 テスト回路
201 記憶装置測定回路
202 記憶装置
204 外部入力端子
205 外部出力端子
206 入力端子
207 出力端子
208 テスト用外部入力端子
209 テスト用外部出力端子
210 テスト回路
Claims (9)
- 少なくとも記憶装置および論理回路を内蔵した半導体集積回路装置において、
第1の外部入力端子から該論理回路を経由して、該記憶装置に至る第1の信号経路と、
該第1の外部入力端子から第1の信号駆動回路を経由して該記憶装置に至る第2の信号経路と、
該記憶装置から該論理回路を経由して、第1の外部出力端子に至る第3の信号経路と、
該記憶装置から第2の信号駆動回路を経由して該第1の外部出力端子に至る第4の信号経路と、
を有し、
該第2の信号経路上に存在する全ての負荷および該第1の信号駆動回路の駆動能力は、該第1の信号経路上に存在する全ての負荷および該論理回路に設けられた第3の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第4の信号経路上に存在する全ての負荷および該第2の信号駆動回路の駆動能力は、該第3の信号経路上に存在する全ての負荷および該論理回路に設けられた第4の信号駆動回路の駆動能力とそれぞれ等しく設定されることを、特徴とする半導体集積回路装置。 - 第2の外部入力端子および第2の外部出力端子がさらに設けられており、
該第2の外部入力端子から第5の信号駆動回路に至る第5の信号経路と、
第6の信号駆動回路から該第2の外部出力端子に至る第6の信号経路と、
を有し、
該第5の信号駆動回路の出力信号は、該第6の信号駆動回路に入力されるとともに、
該第5の信号経路上に存在する全ての負荷および該第5の信号駆動回路の駆動能力は、前記第2の信号経路上に存在する全ての負荷および前記第1の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第6の信号経路上に存在する全ての負荷および該第6の信号駆動回路の駆動能力は、前記第4の信号経路上に存在する全ての負荷および前記第2の信号駆動回路の駆動能力とそれぞれ等しく設定される請求項1に記載の半導体集積回路装置。 - 前記第1の信号経路および前記第2の信号経路の組が複数存在する場合、
前記第1の外部入力端子から前記第1の信号駆動回路までの間の負荷と、該第1の外部入力端子から前記論理回路までの間に存在する負荷とは、互いに等しく設定され、
前記第3の信号経路および前記第4の信号経路の組が複数存在する場合、
前記第2の信号駆動回路から前記第1の外部出力端子までの間の負荷と、該論理回路から該第1の外部出力端子までの間に存在する負荷とは、互いに等しく設定される請求項1に記載の半導体集積回路装置。 - 前記各信号駆動回路は、それぞれの出力端が少なくとも開放状態に制御可能なものである請求項1〜3のいずれかに記載の半導体集積回路装置。
- 第1の外部入力端子から第2の信号経路を介して記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第4の信号経路を介して第1の外部出力端子に出力されるまでの第1の時間を測定する処理と、
第2の外部入力端子から第5の信号経路を介して第5の信号駆動回路に信号を入力し、該信号の応答として第6の信号駆動回路から出力される信号が第6の信号経路を介して第2の外部出力端子に出力されるまでの第2の時間を測定する処理と、
該第1の時間と該第2の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、
を含み、
該第5の信号経路上に存在する全ての負荷、および該第5の信号駆動回路の駆動能力は 、前記第2の信号経路上に存在する全ての負荷、および該第2の信号経路に含まれる第1の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第6の信号経路上に存在する全ての負荷、および該第6の信号駆動回路の駆動能力は、前記第4の信号経路上に存在する全ての負荷、および該第4の信号経路に含まれる第2の信号駆動回路の駆動能力とそれぞれ等しく設定されている
ことを特徴とするアクセスタイム測定方法。 - 少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の外部入力端子および外部出力端子に、該論理回路を介して接続されるべき記憶装置を有し、該記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定回路において、
第3の外部入力端子から第7の信号駆動回路を経由して該記憶装置に至る第7の信号経路と、
該記憶装置から第8の信号駆動回路を経由して第3の外部出力端子に至る第8の信号経路と、
を有し、
該第7の信号経路上に存在するすべての負荷および該第7の信号駆動回路の駆動能力、および、該第8の信号経路上に存在するすべての負荷および該第8の信号駆動回路の駆動能力は、
該記憶装置が該半導体集積回路装置に内蔵されたときに、該半導体集積回路装置の外部入力端子および外部出力端子から該論理回路を経由して該記憶装置に至る、該第7の信号経路および該第8の信号経路にそれぞれ対応する各経路に存在する全ての負荷および該論理回路内に設けられた信号駆動回路の駆動能力にそれぞれ等しいことを特徴とするアクセスタイム測定回路。 - 第4の外部入力端子および第4の外部出力端子がさらに設けられており、
第4の外部入力端子から第9の信号駆動回路に至る第9の信号経路と、
第10の信号駆動回路から第4の外部出力端子に至る第10の信号経路を有し、
該第9の信号駆動回路の出力信号は、該第10の信号駆動回路に入力されるとともに、
該第9の信号経路上に存在するすべての負荷および該第9の信号駆動回路の駆動能力は、該第7の信号経路上に存在するすべての負荷および該第7の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第10の信号経路上に存在するすべての負荷および該第10の信号駆動回路の駆動能力は、該第8の信号経路上に存在するすべての負荷および該第8の信号駆動回路の駆動能力とそれぞれ等しく設定される請求項6に記載のアクセスタイム測定回路。 - 前記第7の信号経路が複数存在する場合、
前記各第3の外部入力端子と前記各第7の信号駆動回路との間のそれぞれの配線における負荷は互いに等しく設定され、
前記第8の信号経路が複数存在する場合、
前記各第8の信号駆動回路と前記各第3の外部端子との間の配線における負荷は互いに等しく設定される請求項6に記載のアクセスタイム測定回路。 - 少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の第3の外部入力端子および第3の外部出力端子に、該論理回路を介して接続されるべき記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定方法であって、
該第3の外部入力端子から第7の信号経路を介して該記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第8の信号経路を介して該第3の外部出力端子に出力されるまでの第3の時間を測定する処理と、
第4の外部入力端子から第9の信号経路を介して第9の信号駆動回路に信号を入力し、該信号の応答として第10の信号駆動回路から出力される信号が第10の信号経路を介して第4の外部出力端子に出力するまでの第4の時間を測定する処理と、
該第3の時間と該第4の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、
を含み、
該第9の信号経路上に存在する全ての負荷、および該第9の信号駆動回路の駆動能力は、前記第7の信号経路上に存在する全ての負荷、および該第7の信号経路に含まれる第7の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第10の信号経路上に存在する全ての負荷、および該第10の信号駆動回路の駆動能力は、前記第8の信号経路上に存在する全ての負荷、および該第8の信号経路に含まれる第8の信号駆動回路の駆動能力とそれぞれ等しく設定されている
ことを特徴とするアクセスタイム測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
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JP2004005799A JP2004005799A (ja) | 2004-01-08 |
JP4208175B2 true JP4208175B2 (ja) | 2009-01-14 |
Family
ID=30428521
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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