JP4208175B2 - 半導体集積回路装置、アクセスタイム測定装置およびアクセスタイム測定方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、論理回路および記憶装置のように、異なるチップ上に作製された半導体集積回路を同一チップ上に搭載し、それぞれが配線により接続されているシステムＬＳＩのような半導体集積回路装置、半導体集積回路装置内の記憶装置のアクセスタイムを測定する測定回路およびその測定方法に関する。
【０００２】
【従来の技術】
近年、論理回路および記憶装置のように異なる機能を有する半導体集積回路を同一チップ上に搭載するとともに、論理回路および記憶装置が配線により接続されているシステムＬＳＩ（大規模半導体集積回路装置）が開発されている。
【０００３】
従来、論理回路および記憶装置は、異なる手法によって設計が行われている。そのため、論理回路および記憶装置を集積したシステムＬＳＩの設計は、通常、論理回路と記憶装置とをそれぞれ設計した後に、論理回路および記憶装置における相互の接続が多数のバス配線によって行われている。
【０００４】
このように設計されたシステムＬＳＩにおいて、システムＬＳＩ内の記憶装置を動作させる場合、通常の動作時には、システムＬＳＩ以外の外部信号によりシステムＬＳＩ内の論理回路を動作させて、論理回路から出力される信号により記憶装置の動作が制御されている。しかし、記憶装置の動作テスト時には、記憶装置に対して論理回路の動作の影響を受けずに記憶装置単体として、動作テストを行う必要があるため、上記外部信号を直接記憶装置に入力するテストモードが存在する。このため、システムＬＳＩ内の記憶装置は、記憶装置単体として用いられる汎用半導体記憶装置に入力される信号と同等の信号を、外部から直接入力されることによって汎用半導体記憶装置と同一の動作テストが行えるように設定されている。
【０００５】
システムＬＳＩに搭載された記憶装置では、記憶装置の動作テストを利用して、記憶装置のデータの書き込みおよび読み出し処理の命令を与えてから、その命令に従った処理が完了するまでの時間であるアクセスタイムの測定が行われている。
【０００６】
このようなシステムＬＳＩに搭載された記憶装置のアクセスタイムの測定方法の一例が特開２０００−１７３２９５号公報に開示されている。図４は、その公報に開示されている記憶装置のアクセスタイムを測定するためのシステムＬＳＩ３０１の構成を示すブロック図である。
【０００７】
図４に示すシステムＬＳＩ３０１は、外部入力端子３０４、外部出力端子、論理回路３０３および記憶装置３０２を有している。
【０００８】
記憶装置３０２は、記憶装置３０２の動作状態に基づいて入力信号を選択する入力選択回路、入力選択回路からの入力信号を受取りロウデコーダおよびカラムデコーダに入力信号を伝達するバッファ回路、ロウデコーダに接続されている複数のワード線とカラムデコーダの接続されている複数のビット線との交差部にメモリセルがマトリクス状に配置されているメモリセルアレイ、メモリセルアレイの記憶データ信号をカラムデコーダを介して受け取り外部に出力するデータ出力回路、データ出力回路からの記憶データ信号を論理回路３０３または外部出力端子に選択的に出力する出力選択回路等が設けられている。
【０００９】
システムＬＳＩ３０１において、外部回路等から信号が入力される端子が外部入力端子３０４であり、記憶装置３０２からの記憶データ信号を出力する端子が外部出力端子３０５である。通常、外部入力端子および外部出力端子は、複数配置されているが、ここでは説明の便宜上それそれ１個づつ配置されているものとする。
【００１０】
次に、システムＬＳＩ３０１の動作を信号の伝達方法とともに説明する。システムＬＳＩ３０１が動作する場合には、まず外部入力端子３０４に信号が入力される。外部入力端子３０４に入力された入力信号は、論理回路３０３に直接入力される信号ＩＮ１と、論理回路部３０３をバイパスする信号ＩＮ２に分けられる。システムＬＳＩ３０１の通常の動作時においては、論理回路３０３が動作している。信号ＩＮ１が入力された論理回路３０３は、入力信号ＩＮ１に対応する動作を行った後に、記憶装置３０２に入力される信号ＩＮ３を出力する。このため、記憶装置３０２には、信号ＩＮ２および信号ＩＮ３の２種類の信号が入力される。記憶装置３０２は、信号ＩＮ２、信号ＩＮ３のどちらの信号を有効にするかを記憶装置３０２内に設けられた入力選択回路によって行う。入力選択回路は、システムＬＳＩ３０１以外のテスト回路、外部回路等から出力された選択信号が入力され、信号ＩＮ２、信号ＩＮ３のどちらかを選択し、バッファ回路に出力する。
【００１１】
記憶装置３０２に対して有効となる入力信号は、通常の動作時には、論理回路３０３から出力される信号ＩＮ３であり、記憶装置３０２の動作テストを行う際には、外部入力端子３０４から記憶装置３０２に直接入力される信号ＩＮ２である。
【００１２】
また、記憶装置３０２から出力される信号も、入力側と同様に記憶装置３０２内の各メモリセルからの記憶データである出力信号が２個存在する。一方の出力信号は、論理回路３０３をバイパスし、外部出力端子３０５に直接出力される信号ＯＵＴ２であり、他方の出力信号は、論理回路３０３に入力される信号ＯＵＴ３である。
【００１３】
システムＬＳＩ３０１の通常の動作時には、記憶装置３０２から信号ＯＵＴ３が論理回路３０３に出力され、論理回路３０３は信号ＯＵＴ３に基づいて動作し、信号ＯＵＴ１を外部出力端子３０５に出力する。記憶装置３０２の動作テストを行う場合には、記憶装置３０２から信号ＯＵＴ２が外部出力端子３０５に直接出力される。記憶装置３０２から出力する信号ＯＵＴ２および信号ＯＵＴ３の切り換えは、記憶装置３０２内に設けられた出力選択回路によって行う。出力選択回路は、入力選択回路に入力される選択信号と同一の選択信号によって、信号ＯＵＴ２、信号ＯＵＴ３のどちらかを選択し、論理回路３０３または外部出力端子３０５に出力する。
【００１４】
出力選択回路は、システムＬＳＩ３０１の通常の動作時には、信号ＯＵＴ３を論理回路３０３に出力し、その時、信号ＯＵＴ２はフローティング状態になる。この結果、論理回路３０３は、信号ＯＵＴ３に基づいて動作し、外部出力端子３０５に信号ＯＵＴ１を出力する。
【００１５】
また、記憶装置３０２の動作テストを行う際には、出力選択回路は、信号ＯＵＴ２を出力する。この場合、信号ＯＵＴ３については、特に制限はないが、論理回路３０３から出力される信号ＯＵＴ１がフローティング状態になるように論理回路３０３を動作させ、信号ＯＵＴ１と信号ＯＵＴ２とが衝突しないように設定されている。
【００１６】
このように、システムＬＳＩ３０１の記憶装置３０２内に入力選択回路および出力選択回路を設け、記憶装置３０２に入力される信号ＩＮ２および信号ＩＮ３に対する外部入力端子３０４を共通にし、記憶装置３０２から出力される信号ＯＵＴ２および信号ＯＵＴ３に対する外部出力端子３０５を共通にすることによって、外部端子の増加よるチップ面積の増大を防止できる。
【００１７】
次に、図４に示すシステムＬＳＩ３０１内の記憶装置３０２単体のアクセスタイムの測定について説明する。記憶装置３０２のアクセスタイムの測定は、論理回路３０３を用いずに、記憶装置３０２に外部入力端子３０４から直接信号ＩＮ２が入力されるとともに、記憶装置３０２から信号ＯＵＴ２が直接外部出力端子３０５に出力される。この場合、外部回路等から選択信号が入力選択回路および出力選択回路に入力され、入力選択回路および出力選択回路において信号ＩＮ２および信号ＯＵＴ２がそれぞれ選択されるように設定され、その後、外部入力端子３０４にアクセスタイム測定用信号が入力される。
【００１８】
信号ＩＮ２は、外部入力端子３０４の負荷容量、外部入力端子３０４から記憶装置３０２までの配線による負荷、入力選択回路内のゲート容量等による負荷、外部入力端子３０４から論理装置３０３までの配線による負荷、信号ＩＮ１が入力される論理回路３０３内のゲート容量による負荷等によって、外部入力端子３０４に入力されてから記憶装置３０２に入力されるまでに遅延時間が生じる。この遅延時間をＴｉｎとする。
【００１９】
記憶装置３０２に信号ＩＮ２が入力されると、信号ＩＮ２は、バッファ回路およびロウデコーダ、バッファ回路およびカラムデコーダを介してメモリセルアレイの各メモリセルに伝達され、それぞれのメモリセルにて信号ＩＮ２に応じた処理が行われた後、記憶データ信号がカラムデコーダおよびデータ出力回路を介して信号ＯＵＴ２として記憶装置３０２から出力される。記憶装置３０２に信号ＩＮ２が入力され、信号ＯＵＴ２として出力されるまでに要する動作時間をＴｏｐとする。
【００２０】
その後、信号ＯＵＴ２は、外部出力端子３０５に出力されるが、外部出力端子３０５の負荷容量、記憶装置３０２から外部出力端子３０５までの配線による負荷、出力選択回路内のゲート容量等による負荷、外部出力端子３０５から論理装置３０３までの配線による負荷、信号ＯＵＴ１が出力される論理回路３０３内のゲート容量による負荷等によって、記憶装置３０２から出力されて外部出力端子３０５に到達するまでに遅延時間が生じる。この遅延時間をＴｏｕｔとする。
【００２１】
上記のように、システムＬＳＩ３０１内に設けられた記憶装置３０２のアクセスタイムの測定は、外部入力端子３０４に信号ＩＮ２が入力されてから外部出力端子３０５に信号ＯＵＴ２が到達すまでの時間を測定することである。
【００２２】
図５は、システムＬＳＩ３０１内の記憶装置３０２のアクセスタイムの測定における各信号のタイミングチャートである。図５の（Ａ）は、外部入力端子３０４に入力される信号の信号レベルの時間的変化を示す。図５の（Ｂ）は、記憶装置３０２に入力される信号ＩＮ２の信号レベルの時間的変化を示す。図５の（Ｃ）は、記憶装置３０２から出力される信号ＯＵＴ２の信号レベルの時間的変化を示す。図５の（Ｄ）は、外部出力端子３０５に到達する信号の信号レベルの時間的変化を示す。尚、図５には、外部入力端子３０４に入力される信号がＨＩＧＨレベルからＬＯＷレベルに遷移した例を示すが、ＬＯＷレベルからＨＩＧＨレベルに遷移させても同様の時間的変化を示す。
【００２３】
図５に示すように、システムＬＳＩ３０１において、外部入力端子３０４に信号が入力され、外部入力端子３０４から半導体記憶装置３０２までの配線等による遅延時間Ｔｉｎ後に、信号ＩＮ２は、ＨＩＧＨレベルからＬＯＷレベルに遷移する。この遷移した信号ＩＮ２に基づいて記憶装置３０２は、所定の動作を行い動作時間Ｔｏｐ後に、記憶装置３０２内の記憶データを読み出した有効データとして信号ＯＵＴ２が出力され、記憶装置３０２から外部出力端子３０５までの配線等による遅延時間Ｔｏｕｔ後に外部回路等に出力される。
【００２４】
記憶装置３０２のアクセスタイムは、このような測定方式により、外部入力端子３０４に外部から信号を入力し、外部出力端子３０５から信号が出力されるまでの時間Ｔ１として測定される。この時間Ｔ１は、以下の（１）式で表される。
【００２５】
Ｔ１＝Ｔｉｎ＋Ｔｏｐ＋Ｔｏｕｔ‥‥‥‥（１）
しかし、この測定方法では、システムＬＳＩ３０１自体を用いてアクセスタイムを測定するため、特別の測定回路は不要であるが、外部入力端子３０４と記憶装置３０２との間の配線等による遅延時間Ｔｉｎ、および、記憶装置３０２と外部出力端子３０５との間の配線等による遅延時間Ｔｏｕｔもアクセスタイムの一部として加算されてしまうために、論理回路に対する記憶装置３０２の正確なアクセスタイムが得られないおそれがある。
【００２６】
この問題点を改善するために、システムＬＳＩ３０１内に記憶装置３０２とは別に配線遅延時間のみを測定するためのテスト回路を追加する方法がある。
【００２７】
図６は、そのテスト回路が設けられたシステムＬＳＩ４０１の構成を示すブロック図である。
【００２８】
図６に示すシステムＬＳＩ４０１は、外部入力端子４０４、外部出力端子４０５、論理回路４０３および記憶装置４０２を有し、さらに配線等の負荷による信号の遅延時間を測定するためのテスト回路４０８と、テスト回路４０８にテスト用の信号ＩＮ４を入力するためのテスト用外部入力端子４０６、テスト回路４０８から出力される信号ＯＵＴ４を外部回路等に出力するためのテスト用外部出力端子４０７が設けられている。ここで、外部入力端子４０４、外部出力端子４０５、論理回路４０３および記憶装置４０２は、システムＬＳＩ３０１の外部入力端子３０４、外部出力端子３０５、論理回路３０３および記憶装置３０２と同様の構成である。
【００２９】
テスト回路４０８は、複数のインバータで構成されるバッファ回路である。図６のテスト回路４０８では、２個のインバータで構成されるバッファ回路を一例として示す。テスト用外部入力端子４０６およびテスト用外部出力端子４０７は、それぞれテスト用回路４０８と所定の配線でそれぞれ所定の端子の接続されており、テスト用外部入力端子４０６およびテスト用外部出力端子４０７の負荷容量は、外部入力端子４０４および外部出力端子４０５の負荷容量と同等になるように設定されている。
【００３０】
テスト用外部入力端子４０６とテスト回路４０８との間の配線は、外部入力端子４０４と記憶装置４０２との間の配線と同じ線幅および長さにする必要があるともに、記憶装置４０２内の入力選択回路のゲート容量等による負荷、外部入力端子４０４から記憶装置４０２までの配線による負荷、信号ＩＮ１が入力される半導体論理回路３０３内のゲート容量による負荷等による負荷４０６ａが信号ＩＮ２に対する負荷と等しくなるように設定され接続されている。
【００３１】
同様に、テスト用外部出力端子４０７とテスト回路４０８との間の配線も、外部出力端子４０５と半導体記憶装置４０２との間の配線と同じ線幅および長さにする必要があるとともに、記憶装置４０２内の出力選択回路のゲート容量等による負荷、記憶装置４０２から外部出力端子４０５までの配線による負荷、外部出力端子４０５から論理装置４０３までの配線による負荷、信号ＯＵＴ１が出力される論理回路４０３内のゲート容量による負荷等による負荷４０７ａが信号ＯＵＴ２に対する負荷と等しくなるように設定され接続されている。
【００３２】
システムＬＳＩ４０１内の記憶装置４０２、論理回路４０３、外部入力端子４０４および外部出力端子４０５の部分に関しては、図４に示すシステムＬＳＩ３０１と同様の動作および信号の伝達を行う。
【００３３】
システムＬＳＩ４０１は、システムＬＳＩ３０１の構成要素に加えて、配線等の負荷による信号の遅延時間を測定するためのテスト回路４０８、テスト用外部入力端子４０６およびテスト用外部出力端子４０７も有している。テスト用外部入力端子４０６に入力された信号ＩＮ４は、負荷４０６ａが接続された配線を経てテスト回路４０８に入力される。テスト回路４０８は、信号ＩＮ４に基づいた処理を行った後に、信号ＯＵＴ４を出力し、信号ＯＵＴ４はテスト用出力端子４０７を介してシステムＬＳＩ４０１の外部に出力される。
【００３４】
システムＬＳＩ４０１内の記憶装置４０２自体のアクセスタイムは、外部入力端子４０４に信号ＩＮ２が入力され、記憶装置４０２を経由して外部出力端子４０５に信号ＯＵＴ２が出力されるまで時間（Ｔ１）を測定し、テスト用外部入力端子４０６にテスト用の信号ＩＮ４が入力され、テスト回路４０８を経由してテスト用外部出力端子４０７にテスト用の信号ＯＵＴ４が出力されるまでの時間（Ｔ２）を測定し、これら２つの測定時間の差（Ｔ１−Ｔ２）を取ることにより求められる。
【００３５】
図７は、システムＬＳＩ４０１内の記憶装置４０２のアクセスタイムの測定における各信号のタイミングチャートである。図７の（Ａ）〜（Ｄ）に示す各信号の信号レベルの時間的変化は、図５の（Ａ）〜（Ｄ）に示す各信号の信号レベルの時間的変化に対応している。図７の（Ｅ）は、テスト用外部入力端子４０６に入力されるテスト用の信号ＩＮ４の信号レベルの時間的変化を示す。図７の（Ｆ）は、テスト用外部出力端子４０７におけるテスト回路４０８から出力されたテスト用の信号ＯＵＴ４の信号レベルの時間的変化を示す。
【００３６】
図６に示すように、システムＬＳＩ４０１において、外部入力端子４０４に信号（ＩＮ２）が入力され、記憶装置４０２を経由して外部出力端子４０５に信号（ＯＵＴ２）が出力される経過は、図５に示すシステムＬＳＩ０１と同様であり、そのアクセスタイムは前述の式（１）となる。
【００３７】
一方、システムＬＳＩ４０１において、テスト用外部入力端子４０６にテスト用の信号ＩＮ４が入力され、信号ＩＮ４はテスト用外部入力端子４０６とテスト回路４０８との間の配線等による遅延時間（Ｔｉｎ’）の経過後に、テスト回路４０８に入力される。テスト用外部入力端子４０６とテスト回路４０８との間の配線は、外部入力端子４０４と記憶装置４０２との間の信号ＩＮ２が伝送される配線と線幅および長さが同じであり、さらに負荷４０６ａも信号ＩＮ２に対する負荷と同一になっている。このため、テスト用外部入力端子４０６とテスト回路４０８との間の配線における信号ＩＮ４の遅延時間（Ｔｉｎ’）は、外部入力端子４０４と記憶装置４０２との間の配線における信号ＩＮ２の遅延時間Ｔｉｎと等しくなる。
【００３８】
信号ＩＮ４がテスト回路４０８に入力され、テスト回路４０８内のバッファ回路を経由して、テスト回路４０８から信号ＯＵＴ４が出力される間には、テスト回路４０８内の動作時間である遅延時間αが生じる。
【００３９】
テスト回路４０８から出力される信号ＯＵＴ４は、テスト回路４０８とテスト用外部出力端子４０７との間の配線等による遅延時間（Ｔｏｕｔ’）の経過後に、テスト用外部出力端子４０７に到達する。テスト回路４０８とテスト用外部出力端子との間の信号ＯＵＴ４が伝送される配線は、記憶装置４０２と外部出力端子４０５との間の信号ＯＵＴ２が伝達される配線と線幅および長さが同じであり、さらに負荷４０７ａも信号ＯＵＴ２に対する負荷と同一になっている。このため、テスト回路４０８とテスト用外部出力端子４０７との間の配線における信号ＯＵＴ４の遅延時間（Ｔｏｕｔ’）は、記憶装置４０２と外部出力端子４０５との間の配線における信号ＯＵＴ２の遅延時間Ｔｏｕｔと等しくなる。
【００４０】
システムＬＳＩ４０１において、テスト用外部入力端子４０６にテスト用の信号ＩＮ４が入力され、テスト回路４０８を経由してテスト用外部出力端子４０７にテスト用の信号ＯＵＴ４が出力される動作が行われた場合、テスト用外部入力端子４０６およびテスト用外部出力端子４０７における信号の信号レベルの時間的変化は、図７の（Ｅ）および（Ｆ）にそれぞれ示す。
【００４１】
このように、システムＬＳＩ４０１において、テスト用外部入力端子４０６に信号ＩＮ４が入力され、テスト用外部出力端子４０７に信号ＯＵＴ４が出力されるまでの時間Ｔ２は、以下の（２）式で表される。
【００４２】
Ｔ２＝Ｔｉｎ＋α＋Ｔｏｕｔ‥‥‥‥（２）
システムＬＳＩ４０１における記憶装置４０２自体のアクセスタイムは、前述の通り、外部入力端子４０４に信号ＩＮ２が入力され、記憶装置４０２から出力される信号ＯＵＴ２が外部出力端子４０５に到達するまでの時間Ｔ１（（１）式を参照）と、テスト用外部入力端子４０６に信号ＩＮ４が入力され、テスト回路４０８から出力される信号ＯＵＴ４がテスト用外部出力端子４０７に到達するまでの時間Ｔ２（（２）式を参照）との差（Ｔ１−Ｔ２）から求められる。
【００４３】
このような方法により測定された記憶装置４０２のアクセスタイム（Ｔ３）は、以下の（３）式で表される。
【００４４】
Ｔ３＝Ｔ１−Ｔ２＝Ｔｏｐ−α‥‥‥‥（３）
したがって、システムＬＳＩ４０１を用いて、システムＬＳＩ４０１内に設けられた記憶装置４０２のアクセスタイムを測定すると、外部入力端子４０４および外部出力端子４０５と記憶装置４０２との間のそれぞれの配線による信号の遅延時間を削除できるという効果が得られる。
【００４５】
【発明が解決しようとする課題】
上記（３）式に表されるように、図６に示すシステムＬＳＩ４０１の記憶装置４０２にて測定されたアクセスタイムＴ３は、図４に示すシステムＬＳＩ３０１の記憶装置３０２にて測定されたアクセスタイムＴ１と比較すると、外部入出力端子と記憶装置との間の配線による信号の遅延時間が削除されているため、システムＬＳＩ３０１の記憶装置３０２にて測定されたアクセスタイムＴ１より正確である。
【００４６】
しかしながら、システムＬＳＩ４０１内の記憶装置４０２自体にて測定されたアクセスタイムＴ３には、テスト回路４０８の動作時間である遅延時間αが含まれており、その遅延時間αが記憶装置４０２のアクセスタイムＴ３の誤差になるという問題がある。
【００４７】
また、前述のシステムＬＳＩ４０１の内部に設けられたそれぞれの記憶装置４０２は、通常、論理回路４０３から出力された信号ＩＮ３が入力され、その信号ＩＮ３に基づいてメモリセルアレイ内の各メモリセルを動作させるような内部処理を行い、その後、それぞれのメモリセルの記憶データに基づいた信号ＯＵＴ３を論理回路４０３に出力する。この場合、論理回路４０３から記憶装置４０２に出力される信号ＩＮ３の立ち上がり時間または立ち下がり時間によって、記憶装置４０２のメモリセルアレイ内の各メモリセルを動作させるような内部処理の開始時間が変化する。すなわち、記憶装置４０２のアクセスタイムＴ３は、記憶装置４０２に入力される信号ＩＮ３を駆動（出力）する論理回路４０３内に設けられたドライバの駆動能力により記憶装置４０２のアクセスタイムＴ３が変化するおそれがある。
【００４８】
システムＬＳＩ内における記憶装置のアクセスタイムを正確に測定する場合は、本質的に、論理回路に対するアクセスタイムを測定することが必須事項となる。しかし、図６に示すシステムＬＳＩ４０１では、記憶装置４０２のアクセスタイムＴ３を測定する場合、外部入力端子４０４から信号が入力されるため、論理回路４０３内に設けられた記憶装置４０２に入力される信号ＩＮ３を駆動（出力）するドライバの駆動能力を記憶装置４０２のアクセスタイムＴ３に反映させるのは困難である。また、論理回路４０３に対する記憶装置４０２のアクセスタイムＴ３を正確に測定するには、記憶装置４０２の出力部に接続される負荷は、通常の動作時の負荷と同一にしなければならない。ところが、システムＬＳＩ４０１の記憶装置４０２から出力される信号ＯＵＴ２は、直接外部出力端子４０５に出力されるため、その負荷が通常の動作時とは異なっている。
【００４９】
したがって、図６に示すシステムＬＳＩ４０１における記憶装置４０２のアクセスタイムＴ３の測定方法では、論理回路４０３に対する記憶装置４０２のアクセスタイムを正確に測定できない。
【００５０】
本発明は、このような課題を解決するものであり、その目的は、記憶装置および論理回路が設けられたシステムＬＳＩにおいて、論理回路に対する記憶装置のアクセスタイムを正確に測定できる半導体集積回路装置、アクセスタイム測定装置およびアクセスタイム測定方法を提供することにある。
【００５１】
【課題を解決するための手段】
本発明の半導集積回路装置は、少なくとも記憶装置および論理回路を内蔵した半導体集積回路装置において、第１の外部入力端子から論理回路を経由して、記憶装置に至る第１の信号経路と、第１の外部入力端子から第１の信号駆動回路を経由して記憶装置に至る第２の信号経路と、記憶装置から論理回路を経由して、第１の外部出力端子に至る第３の信号経路と、記憶装置から第２の信号駆動回路を経由して第１の外部出力端子に至る第４の信号経路と、を有し、第２の信号経路上に存在する全ての負荷および第１の信号駆動回路の駆動能力は、第１の信号経路上に存在する全ての負荷および論理回路に設けられた第３の信号駆動回路の駆動能力とそれぞれ等しく設定され、第４の信号経路上に存在する全ての負荷および第２の信号駆動回路の駆動能力は、第３の信号経路上に存在する全ての負荷および論理回路に設けられた第４の信号駆動回路の駆動能力とそれぞれ等しく設定されることを、特徴とするものであり、そのことにより上記目的が達成できる。
【００５２】
また、好ましくは、本発明の半導体集積回路装置は、第２の外部入力端子および第２の外部出力端子がさらに設けられており、第２の外部入力端子から第５の信号駆動回路に至る第５の信号経路と、第６の信号駆動回路から第２の外部出力端子に至る第６の信号経路と、を有し、第５の信号駆動回路の出力信号は、第６の信号駆動回路に入力されるとともに、第５の信号経路上に存在する全ての負荷および第５の信号駆動回路の駆動能力は、第２の信号経路上に存在する全ての負荷および第１の信号駆動回路の駆動能力とそれぞれ等しく設定され、第６の信号経路上に存在する全ての負荷および第６の信号駆動回路の駆動能力は、第４の信号経路上に存在する全ての負荷および第２の信号駆動回路の駆動能力とそれぞれ等しく設定される。
【００５３】
さらに、好ましくは、本発明の半導体集積回路装置において、第１の信号経路および第２の信号経路の組が複数存在する場合、第１の外部入力端子から第１の信号駆動回路までの間の負荷と、第１の外部入力端子から論理回路までの間に存在する負荷とは、互いに等しく設定され、第３の信号経路および第４の信号経路の組が複数存在する場合、第２の信号駆動回路から第１の外部出力端子までの間の負荷と、論理回路から第１の外部出力端子までの間に存在する負荷とは、互いに等しく設定される。
【００５４】
さらに、好ましくは、本発明の半導体集積回路装置において、前記各信号駆動回路は、それぞれの出力端が少なくとも開放状態に制御可能なものである。
【００５５】
本発明のアクセスタイム測定方法は、第１の外部入力端子から第２の信号経路を介して記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第４の信号経路を介して第１の外部出力端子に出力されるまでの第１の時間を測定する処理と、第２の外部入力端子から第５の信号経路を介して第５の信号駆動回路に信号を入力し、該信号の応答として第６の信号駆動回路から出力される信号が第６の信号経路を介して第２の外部出力端子に出力されるまでの第２の時間を測定する処理と、該第１の時間と該第２の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、を含み、該第５の信号経路上に存在する全ての負荷、および該第５の信号駆動回路の駆動能力は、前記第２の信号経路上に存在する全ての負荷、および該第２の信号経路に含まれる第１の信号駆動回路の駆動能力とそれぞれ等しく設定され、該第６の信号経路上に存在する全ての負荷、および該第６の信号駆動回路の駆動能力は、前記第４の信号経路上に存在する全ての負荷、および該第４の信号経路に含まれる第２の信号駆動回路の駆動能力とそれぞれ等しく設定されていることを特徴とするものであり、そのことにより、上記目的が達成される。
【００５６】
本発明のアクセスタイム測定回路は、少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の外部入力端子および外部出力端子に、該論理回路を介して接続されるべき記憶装置を有し、該記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定回路において、第３の外部入力端子から第７の信号駆動回路を経由して該記憶装置に至る第７の信号経路と、該記憶装置から第８の信号駆動回路を経由して第３の外部出力端子に至る第８の信号経路と、を有し、該第７の信号経路上に存在するすべての負荷および該第７の信号駆動回路の駆動能力、および、該第８の信号経路上に存在するすべての負荷および該第８の信号駆動回路の駆動能力は、該記憶装置が該半導体集積回路装置に内蔵されたときに、該半導体集積回路装置の外部入力端子および外部出力端子から該論理回路を経由して該記憶装置に至る、該第７の信号経路および該第８の信号経路にそれぞれ対応する各経路に存在する全ての負荷および該論理回路内に設けられた信号駆動回路の駆動能力にそれぞれ等しいことを特徴とするものであり、そのことにより上記目的が達成される。
【００５７】
また、好ましくは、本発明のアクセスタイム測定回路において、第４の外部入力端子および第４の外部出力端子がさらに設けられており、第４の外部入力端子から第９の信号駆動回路に至る第９の信号経路と、第１０の信号駆動回路から第４の外部出力端子に至る第１０の信号経路を有し、第９の信号駆動回路の出力信号は、第１０の信号駆動回路に入力されるとともに、第９の信号経路上に存在するすべての負荷および第９の信号駆動回路の駆動能力は、第７の信号経路上に存在するすべての負荷および第７の信号駆動回路の駆動能力とそれぞれ等しく設定され、第１０の信号経路上に存在するすべての負荷および第１０の信号駆動回路の駆動能力は、第８の信号経路上に存在するすべての負荷および第８の信号駆動回路の駆動能力とそれぞれ等しく設定される。
【００５８】
さらに、好ましくは、本発明のアクセスタイム測定回路において、第７の信号経路が複数存在する場合、各第３の外部入力端子と各第７の信号駆動回路との間のそれぞれの配線における負荷は互いに等しく設定され、第８の信号経路が複数存在する場合、各第８の信号駆動回路と前記各第３の外部端子との間の配線における負荷は互いに等しく設定される。
【００５９】
本発明のアクセスタイム測定方法は、少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の第３の外部入力端子および第３の外部出力端子に、該論理回路を介して接続されるべき記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定方法であって、該第３の外部入力端子から第７の信号経路を介して該記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第８の信号経路を介して該第３の外部出力端子に出力されるまでの第３の時間を測定する処理と、第４の外部入力端子から第９の信号経路を介して第９の信号駆動回路に信号を入力し、該信号の応答として第１０の信号駆動回路から出力される信号が第１０の信号経路を介して第４の外部出力端子に出力するまでの第４の時間を測定する処理と、該第３の時間と該第４の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、を含み、該第９の信号経路上に存在する全ての負荷、および該第９の信号駆動回路の駆動能力は、前記第７の信号経路上に存在する全ての負荷、および該第７の信号経路に含まれる第７の信号駆動回路の駆動能力とそれぞれ等しく設定され、該第１０の信号経路上に存在する全ての負荷、および該第１０の信号駆動回路の駆動能力は、前記第８の信号経路上に存在する全ての負荷、および該第８の信号経路に含まれる第８の信号駆動回路の駆動能力とそれぞれ等しく設定されていることを特徴とするものであり、そのことにより上記目的が達成される。
【００６０】
上記構成により、以下、その作用を説明する。
【００６１】
本発明の半導体集積回路装置は、第１の外部入力端子から第１の信号駆動回路を経由して記憶装置に至る第２の信号経路、および、記憶装置から第２の信号駆動回路を経由して第１の外部出力端子に至る第４の信号経路が設けられており、第２の信号経路上に存在する全ての負荷と第１の信号駆動回路の駆動能力とが、第１の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第３の信号駆動回路の駆動能力とにそれぞれ等しく設定され、さらに、第４の信号経路上に存在する全ての負荷と第２の信号駆動回路の駆動能力とが、第３の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第４の信号駆動回路の駆動能力とにそれぞれ等しく設定されている。
【００６２】
このような構成により、本発明の半導体集積回路装置は、記憶装置のアクセスタイムの測定において、記憶装置の動作状態が論理回路から出力される信号に基づいて動作している状態と同等になり、論理回路に対する記憶装置のアクセスタイムの遅延時間等の測定誤差が抑制され、アクセスタイムの測定精度が向上する。
【００６３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００６４】
図１は、本発明の実施形態の半導体集積回路装置の一例であるシステムＬＳＩ１０１の構成を示すブロック図である。
【００６５】
図１に示すシステムＬＳＩ１０１は、外部回路からの信号が入力される外部入力端子１０４、外部回路に信号を出力する外部出力端子１０５、データ読み出し機能を有する記憶装置１０２、記憶装置１０２を動作させる論理回路１０３およびテスト用外部入力端子１０８とテスト用外部出力端子１０９との間にテスト経路が設けられたテスト回路１１０を有する。
【００６６】
記憶装置１０２は、入力信号を受取り、データの読み出し用の回路であるワード線を選択するロウデコーダおよびビット線を選択するカラムデコーダに入力信号を伝達するバッファ回路、ロウデコーダに接続されている複数のワード線とカラムデコーダの接続されている複数のビット線との交差部に記憶素子であるメモリセルがマトリクス状に配置されているメモリセルアレイ、メモリセルアレイの記憶データ信号をカラムデコーダを介して受け取り外部に出力するデータ出力回路等が設けられている。また、記憶装置１０２が読み出し機能以外に、書き込みおよび消去機能が設けられている場合には、読み出し、書込みおよび消去の動作にて必要となる回路も設けられるが、本実施形態では図示していない。
【００６７】
論理回路１０３は、外部入力端子１０４を介して入力される信号によって動作するクロックドインバータＩＮＶ５および６、記憶装置から出力された信号によって動作するクロックドインバータＩＮＶ７および８等が設けられている。
【００６８】
外部入力端子１０４と記憶回路１０２との間の配線には、クロックドインバータＩＮＶ１および２が直列に設けられており、記憶回路１０２と外部出力端子１０５との間の配線には、クロックドインバータＩＮＶ３および４が直列に設けられている。
【００６９】
テスト回路１１０は、テスト用外部入力端子１０８とクロックドインバータＩＮＶ１０との間の入力側配線と、クロックドインバータＩＮＶ１１とテスト用外部出力端子１０９との間の出力側配線と、入力側配線と出力側配線との間に接続されている内部配線とを有している。
【００７０】
入力側配線には、外部入力端子１０４と記憶回路１０２との間の配線に設けられているクロックドインバータＩＮＶ１および２と同等の駆動能力を備えたクロックドインバータＩＮＶ９および１０が直列に設けられており、さらにテスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間には、寄生負荷として論理回路１０３のクロックドインバータＩＮＶ５に相当するクロックドインバータＩＮＶ１３が接続されている。
【００７１】
一方、出力側配線には、記憶回路１０２と外部出力端子１０５との間の配線に設けられているクロックドインバータＩＮＶ３および４と同等の駆動能力を備えたクロックドインバータＩＮＶ１１および１２が直列に設けられており、さらにクロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間には、寄生負荷として論理回路１０３のクロックドインバータＩＮＶ８に相当するクロックドインバータＩＮＶ１４が接続されている。
【００７２】
内部配線は、配線遅延が発生しないように、配線長さが短く設定されている。
【００７３】
図１に示すシステムＬＳＩ１０１は、記憶装置１０２を動作させる信号を生成する論理回路１０３が設けられており、この論理回路１０３への信号の入力は外部入力端子１０４を介して行われ、論理回路１０３は、記憶装置１０２の動作信号を出力し、記憶装置１０２は、その動作信号に基づいて動作し、記憶装置１０２から読み出されたデータは論理回路１０３を経由して外部出力端子１０５より外部回路に出力される。外部入力端子１０４および外部出力端子１０５は、論理回路１０３に対する記憶装置１０２のアクセスタイムを測定する際にも使用される。
【００７４】
論理回路１０３に対する記憶装置１０２のアクセスタイムを測定する場合には、外部入力端子１０４から記憶装置１０２を経由して外部出力端子１０５に戻る測定回路Ａの他に、テスト用外部入力端子１０８、テスト用外部出力端子１０９等を有するテスト回路１１０も使用される。
【００７５】
この場合、上記測定回路Ａにおいて、外部入力端子１０４側に設けられるクロックドインバータＩＮＶ１および２と、クロックドインバータＩＮＶ５および６とは、記憶装置１０２のアクセスタイムの測定用の信号ＩＮ２と論理回路１０３から記憶装置１０２に出力される信号ＩＮ３との衝突を防止するようにそれぞれ制御される。例えば、信号ＩＮ２が出力されている際には、クロックドインバータＩＮＶ１および２はＯＮ状態となり、クロックドインバータＩＮＶ５および６は制御信号が入力されて信号ＩＮ３がフローティング状態になるように制御される。
【００７６】
同様に、外部出力端子１０５側に設けられるクロックドインバータＩＮＶ３および４と、クロックドインバータＩＮＶ７および８とは、記憶装置１０２から出力されクロックドインバータＩＮＶ３および４を経由したアクセスタイムの測定用の信号ＯＵＴ２と論理回路１０３から出力される信号ＯＵＴ３との衝突を防止するようにそれぞれ制御される。例えば、信号ＯＵＴ２が出力されている際には、クロックドインバータＩＮＶ３および４はＯＮ状態となり、クロックドインバータＩＮＶ７および８は制御信号が入力されて信号ＯＵＴ３がフローティング状態になるように制御される。
【００７７】
尚、本実施形態では、クロックドインバータを使用した例を示したが、このクロックドインバータ以外に、出力状態がＨＩＧＨレベル、ＬＯＷレベル、フローティング状態の３状態を切り替えられる他の論理回路を用いて構成しても良い。
【００７８】
次に、システムＬＳＩ１０１の動作を信号の伝達方法とともに説明する。
【００７９】
外部入力端子１０４に入力される信号ＩＮ１は、クロックドインバータＩＮＶ１および論理回路１０３に入力される。本実施形態では、信号ＩＮ１が入力される論理回路１０３内の回路としてクロックドインバータＩＮＶ５およびＩＮ６を図示している。信号ＩＮ１が入力される論理回路１０３内の回路にクロックドインバータを用いる場合は、記憶装置１０２のアクセスタイムの測定時には、クロックドインバータＩＮＶ５およびＩＮ６に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、論理回路１０３が動作を行わないようにすることができる。また、この場合は、論理回路１０３を使用する通常の動作時には、クロックドインバータＩＮＶ１およびＩＮ２に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、アクセスタイムの測定に使用する前述の測定回路Ａが動作を行わないようにすることができる。この結果、信号ＩＮ１が入力される回路にクロックドインバータを用いることによって、システムＬＳＩ１０１における消費電流の低減が図れる。
【００８０】
通常、外部入力端子１０４は、複数設けられている。このため、各外部入力端子１０４とクロックドインバータＩＮＶ１との間のそれぞれの配線は、全て線幅および配線長さが同一に設定され、さらに、各外部入力端子１０４とクロックドインバータＩＮＶ１との間のそれぞれの配線は、各外部入力端子１０４と論理回路１０３内のクロックドインバータＩＮＶ５との間のそれぞれの配線と、線幅および配線長さが同一に設定されている。これにより、各外部入力端子１０４に接続されるそれぞれの配線の線幅および配線長さのバラツキが防止され、記憶装置１０２のアクセスタイムの測定時と、論理回路１０３の動作時とにおいて、各信号の遅延時間の誤差が抑制される。
【００８１】
信号ＩＮ１が入力されたクロックドインバータＩＮＶ１の出力信号は、クロックドインバータＩＮＶ２に入力され、クロックドインバータＩＮＶ２の出力信号である信号ＩＮ２は記憶装置１０２に入力される。論理回路１０３に対する記憶装置１０２のアクセスタイムの正確な測定は、クロックドインバータＩＮＶ２の駆動能力を、論理回路１０３内に設けられ信号ＩＮ３を出力するクロックドインバータＩＮＶ６の駆動能力と同等にする必要がある。さらに、クロックドインバータＩＮ２と記憶装置１０２との間の信号ＩＮ２が伝達される配線の線幅および配線長さは、論理回路１０３と記憶装置１０２との間の信号ＩＮ３が伝達される配線の線幅および配線長さと同一になるように設定されている。
【００８２】
一方、記憶装置１０２の出力側では、記憶装置１０２から出力される信号ＯＵＴ１は、アクセスタイムの測定用のクロックドインバータＩＮＶ３および論理回路１０３内のクロックドインバータＩＮＶ７に入力される。記憶装置１０２から信号ＯＵＴ１が出力される回路部にクロックドインバータを用いる場合は、記憶装置１０２のアクセスタイムの測定時には、クロックドインバータＩＮＶ７およびＩＮ８に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、論理回路１０３が動作を行わないようにすることができる。また、この場合は、論理回路１０３を使用する通常の動作時には、クロックドインバータＩＮＶ３およびＩＮ４に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、アクセスタイムの測定に使用する前述の測定回路Ａが動作を行わないようにすることができる。この結果、信号ＯＵＴ１が出力される回路にクロックドインバータを用いることによって、システムＬＳＩ１０１における消費電流の低減が図れる。
【００８３】
記憶回路１０２から出力される信号ＯＵＴ１は、クロックドインバータＩＮＶ３に向かう経路と論理回路１０３内のクロックドインバータＩＮＶ７に向かう経路に分岐されるが、分岐点からクロックドインバータＩＮＶ３およびクロックドインバータＩＮＶ７までのそれぞれの配線は、互いに線幅および配線長さが同一になるように設定されており、両方の配線における信号の遅延時間に誤差が抑制される。また、クロックドインバータＩＮＶ３のゲート容量は、論理回路内１０３内のクロックドインバータＩＮＶ７のゲート容量と同一にされ、記憶装置１０２とクロックドインバータＩＮＶ３との間の配線の負荷が記憶装置１０２とクロックドインバータＩＮＶ７との間の配線の負荷と同一になるよう設定されている。 クロックドインバータＩＮＶ３の出力信号は、クロックドインバータＩＮＶ４に入力され、クロックドインバータＩＮＶ４の出力信号である信号ＯＵＴ２が外部出力端子１０５に出力される。クロックドインバータＩＮＶ４の駆動能力は、論理回路１０３内に設けられた外部出力端子１０５に信号ＯＵＴ３を出力するクロックドインバータＩＮＶ８の駆動能力と同等に設定される。クロックドインバータＩＮＶ４およびクロックドインバータＩＮＶ８と外部出力端子１０５との間のそれぞれの配線の線幅および配線長さを等しくすることによって、記憶装置１０２のアクセスタイムの測定時と、論理回路１０３の動作時とにおいて、クロックドインバータＩＮＶ４およびクロックドインバータＩＮＶ８から出力されるそれぞれの信号ＯＵＴ２およびＯＵＴ３の外部出力端子１０５まで伝送されるそれぞれの遅延時間の誤差が抑制される。
【００８４】
また、外部入力端子１０４と同様に外部出力端子１０５も、通常、複数備えられているため、各外部出力端子１０５とクロックドインバータＩＮＶ４との間のそれぞれの配線と、各外部出力端子１０５と論理回路１０３内のクロックドインバータＩＮＶ８との間のそれぞれの配線とは、線幅および配線長さが同一に設定されている。
【００８５】
次に、テスト回路１１０における信号の伝達および遅延時間について説明する。テスト用外部入力端子１０８から入力される信号ＩＮ４は、クロックドインバータＩＮＶ９に入力される。さらに、信号ＩＮ４は、論理回路１０３内のクロックドインバータＩＮＶ５に対応する寄生負荷としてのクロックドインバータＩＮＶ１３にも入力される。このため、テスト用外部入力端子１０８からクロックドインバータＩＮＶ１３までの配線は、信号ＩＮ１が伝送される外部入力端子１０４からクロックドインバータＩＮＶ５までの配線の線幅および配線長さと同一になるように設定されている。
【００８６】
クロックドインバータＩＮＶ９の出力信号は、クロックドインバータＩＮＶ１０に入力される。クロックドインバータＩＮＶ１０から内部配線に出力される内部信号ＴＥＳは、内部配線を経由してクロックドインバータＩＮＶ１１に入力され、クロックドインバータＩＮＶ１１の出力信号は、クロックドインバータＩＮＶ１２に入力される。クロックドインバータＩＮＶ１２は、信号ＯＵＴ４を出力し、信号ＯＵＴ４がテスト用外部出力端子１０９を介して外部回路に出力される。 信号ＯＵＴ４が伝送されるクロックドインバータＩＮＶ１２からテスト用外部出力端子１０９までの配線には、論理回路１０３内のクロックドインバータＩＮＶ８に対応する寄生負荷としてのクロックドインバータＩＮＶ１４の出力端子が接続される。このため、クロックドインバータＩＮＶ１４からテスト用外部出力端子１０９までの配線は、信号ＯＵＴ３が伝送されるクロックドインバータＩＮＶ８から外部出力端子１０５までの配線の線幅および配線長さと同一になるように設定されている。尚、クロックドインバータＩＮＶ９〜１２の駆動能力は、それぞれクロックドインバータＩＮＶ１〜４の駆動能力と同等である。
【００８７】
また、信号ＩＮ４および信号ＯＵＴ４が伝送される各配線の線幅および配線長さは、それぞれ信号ＩＮ１および信号ＯＵＴ２が伝送されるそれぞれの配線の線幅および配線長さと同一に設定されている。クロックドインバータＩＮＶ１０の出力信号である内部信号ＴＥＳが伝送されるクロックドインバータＩＮＶ１０の出力端子とクロックドインバータＩＮＶ１０の出力端子との間の内部配線は、信号の配線遅延が生じない長さに設定されている。
【００８８】
ここで、クロックドインバータＩＮＶ５〜８に入力される制御信号は、クロックドインバータＩＮＶ１〜４とに入力される制御信号と同一信号であり、記憶装置１０２のアクセスタイムの測定の場合のみに、クロックドインバータＩＮＶ１〜４が動作するように設定されている。また、テスト回路１１０において、負荷を等しくするために、接続されているクロックドインバータＩＮＶ１３および１４は、常に、制御信号が入力され、出力端子がフローティング状態になり、動作しないように設定されている。
【００８９】
次に、記憶装置１０２のアクセスタイムの測定方法を説明する。まず、アクセスタイムを測定する前に、論理回路１０３内のクロックドインバータＩＮＶ５〜８は、制御信号が入力され、出力端子がフローティング状態になり、動作しないように設定される。そして、クロックドインバータＩＮＶ１〜４が動作状態となるアクセスタイムの測定回路を設定する。その後、外部入力端子１０４を介して信号ＩＮ１がクロックドインバータＩＮＶ１に入力され、クロックドインバータＩＮＶ１および２は信号ＩＮ１より信号ＩＮ２を生成し、記憶装置１０２にはアクセスタイムの測定用の信号ＩＮ２が入力される。記憶装置１０２は、信号ＩＮ２に対応した動作を行い、アクセスタイムの測定用の信号ＯＵＴ１を出力する。信号ＯＵＴ１は、クロックドインバータＩＮＶ３に入力され、クロックドインバータＩＮＶ３および４は信号ＯＵＴ１より信号ＯＵＴ２を生成し、外部出力端子１０５に出力する。
【００９０】
図２は、システムＬＳＩ１０１内の記憶装置１０２のアクセスタイムの測定における各信号のタイミングチャートである。図示されている各信号は、それぞれ図１に示すシステムＬＳＩ１０１内のそれぞれの信号に対応している。
【００９１】
図２を用いて記憶装置１０２の論理回路１０３に対するアクセスタイムの測定方法を説明する。
【００９２】
まず始めに、図２の（Ａ）に示すように、外部入力端子１０４に信号ＩＮ１を入力する。
【００９３】
信号ＩＮ１は、図２の（Ｂ）に示すように、外部入力端子１０４とクロックドインバータＩＮＶ１との間の配線による負荷と、外部入力端子１０４と論理回路１０３との間の配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ５のゲート容量とによって、伝送の遅延が生じ遅延時間Ｔｉｎ１後に、クロックドインバータＩＮＶ１に入力される。
【００９４】
その後、図２の（Ｃ）に示すように、クロックドインバータＩＮＶ１および２による信号の遅延時間Ｔｉｎ２後に、信号ＩＮ２がクロックドインバータＩＮＶ２から出力され、記憶装置１０２に入力される。
【００９５】
信号ＩＮ２が入力された記憶装置１０２は、信号ＩＮ２に基づく所定の動作を行い、図２の（Ｄ）に示すように、信号ＩＮ２が入力されてからアクセスタイムＴａｃ以前は無効データが出力され、アクセスタイムＴａｃ後に有効データが信号ＯＵＴ１として出力される。ここで、アクセスタイムＴａｃには、クロックドインバータＩＮＶ２と記憶装置１０２との間の配線による負荷と、記憶装置１０２と論理回路１０３との間の入力側配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ６の接合容量とによる信号ＩＮ２の遅延時間、および、記憶装置１０２とクロックドインバータＩＮＶ３との間の配線による負荷と、記憶装置１０２と論理回路１０３との間の出力側配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ７のゲート容量とによる信号ＯＵＴ１の遅延時間が含まれている。しかし、記憶装置１０２の論理回路１０３に対するアクセスタイムを測定するときには、上記二つの遅延時間も記憶装置１０２のアクセスタイムとして含めなければならないので、ここでは問題にならない。
【００９６】
続いて、図２の（Ｅ）に示すように、記憶装置１０２から出力された信号ＯＵＴ１がクロックドインバータＩＮＶ３に入力されてからクロックドインバータＩＮＶ３とクロックドインバータＩＮＶ４による遅延時間Ｔｏｕｔ２後に、クロックドインバータＩＮＶ４から信号ＯＵＴ２が出力される。
【００９７】
信号ＯＵＴ２は、図２の（Ｆ）に示すように、クロックドインバータＩＮＶ４と外部出力端子１０５との間の配線による負荷と、外部出力端子１０５と論理回路１０３との間の配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ８の接合容量とのために伝送の遅延が生じ、遅延時間Ｔｏｕｔ３後に外部出力端子１０５に出力される。
【００９８】
したがって、外部入力端子１０４に信号が入力され、外部出力端子１０５に信号が出力されるまでの時間Ｔ４は、以下の（４）式で表される。
【００９９】
Ｔ４＝Ｔｉｎ１＋Ｔｉｎ２＋Ｔａｃ＋Ｔｏｕｔ２＋Ｔｏｕｔ３‥‥（４）
時間Ｔ４を表す（４）式において、Ｔｉｎ１、Ｔｉｎ２、Ｔｏｕｔ３、Ｔｏｕｔ４は、記憶装置１０２のアクセスタイムＴａｃに対してそれぞれ誤差となるので、これらの誤差をテスト回路１１０を用いて、以下の方法で測定する。
【０１００】
まず始めに、図２の（Ｇ）に示すように、テスト用外部入力端子１０８に信号ＩＮ４を入力する。信号ＩＮ４は、テスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間の配線による負荷と、クロックドインバータＩＮＶ１３によるクロックドインバータＩＮＶ５のゲート容量に等しい負荷とによる遅延時間後に、クロックドインバータＩＮＶ９に入力される。テスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間の配線の線幅および配線長さは、外部入力端子１０４とクロックドインバータＩＮＶ１との間の配線の線幅および配線長さと同一に設定されている。このため、テスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間の配線における信号ＩＮ４の遅延時間はＴｉｎ１と等しくなる。この時の信号ＩＮ４のタイミングチャートを図２の（Ｈ）に示す。
【０１０１】
その後、信号ＩＮ４は、クロックドインバータＩＮＶ９に入力され、クロックドインバータＩＮＶ９および１０による遅延時間後に、クロックドインバータＩＮＶ１０から内部信号ＴＥＳが出力される。クロックドインバータＩＮＶ９および１０の駆動能力は、クロックドインバータＩＮＶ１および２の駆動能力とそれぞれ等しいため、クロックドインバータＩＮＶ９および１０による遅延時間はＴｉｎ２に等しくなる。この時の内部信号ＴＥＳのタイミングチャートを図２の（Ｉ）に示す。
【０１０２】
次に、内部信号ＴＥＳは、クロックドインバータＩＮＶ１０とクロックドインバータＩＮＶ１１との間の内部配線を伝送されクロックドインバータＩＮＶ１１に入力される。この時、その内部配線は、配線長さが短く設定されているため、内部配線による内部信号ＴＥＳの遅延時間は考慮しなくても良い。
【０１０３】
その後、内部信号ＴＥＳがクロックドインバータＩＮＶ１１に入力され、クロックドインバータＩＮＶ１１および１２による遅延時間後に、クロックドインバータＩＮＶ１２から信号ＯＵＴ４が出力される。クロックドインバータＩＮＶ１１および１２の駆動能力は、クロックドインバータＩＮＶ３およびＩＮＶ４の駆動能力とそれぞれ等しいため、クロックドインバータＩＮＶ１１および１２による遅延時間はＴｏｕｔ２に等しくなる。この時の信号ＯＵＴ４のタイミングチャートを図２の（Ｊ）に示す。
【０１０４】
信号ＯＵＴ４は、クロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間の配線による負荷と、クロックドインバータＩＮＶ１４によるクロックドインバータＩＮＶ８の接合容量に等しい負荷とによる遅延時間後に、テスト用外部出力端子１０９に出力される。クロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間の配線の線幅および配線長さは、クロックドインバータＩＮＶ４と外部出力端子１０５のと間の配線の線幅および配線長さと同一に設定されているため、クロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間の配線の遅延時間はＴｏｕｔ３と等しくなる。この時のテスト用外部出力端子１０９における信号のタイミングチャートを図２の（Ｋ）に示す。
【０１０５】
したがって、テスト回路１１０において、テスト用外部入力端子１０８に信号を入力し、テスト用外部出力端子１０９に信号が出力されるまでの時間Ｔ５は、以下の（５）式で表される。
【０１０６】
Ｔ５＝Ｔｉｎ１＋Ｔｉｎ２＋Ｔｏｕｔ２＋Ｔｏｕｔ３‥‥‥（５）
このように、（４）式で示す時間Ｔ４の中に含まれる誤差は、テスト回路１１０を用いて時間Ｔ５を測定することによって、適切に測定することが可能となる。 したがって、記憶装置１０２の論理回路に対するアクセスタイムＴａｃは、以下の（６）式で算出される。
【０１０７】
Ｔａｃ＝Ｔ４−Ｔ５‥‥‥‥（６）
以上、説明したように本実施形態によれば、記憶装置１０２に対する信号の入出力をそれぞれ外部入力端子１０４および外部入出力端子１０５から直接行わず、論理回路１０３を想定したクロックドインバータおよび配線を介して行うため、記憶装置１０２の動作時の状態は、論理回路１０３から出力される信号に基づいて動作している状態と等しくなり、測定される記憶装置１０２のアクセスタイムＴａｃは、論理回路１０３に対する記憶装置１０２のアクセスタイムと等しくなる。さらに、論理回路１０３に対する記憶装置１０２のアクセスタイムの測定において、外部入力端子１０４および外部入力端子１０５と、論理回路１０３とを想定したクロックドインバータ間の配線による負荷と、クロックドインバータによる信号の遅延による誤差は、テスト回路１１０を用いてテスト用外部入力端子１０８およびテスト用外部出力端子１０９の間の遅延時間を測定することで適切に測定できる。
【０１０８】
システムＬＳＩの開発では、全ての回路を最初からシステムＬＳＩとして１チップ化する手法が一般的であるが、個別の回路毎にチップを作製し、そのチップ毎の動作確認を行った後に、システムＬＳＩとして１チップ化するという開発手法もある。このような開発手法は、論理回路および記憶装置のような各回路にそれぞれテスト用の外部入力端子および外部出力端子を設ける必要があり、記憶装置の動作確認はテスト用外部入力端子およびテスト用外部出力端子を用いて行われる。このような場合に本発明を適用する例を説明する。
【０１０９】
図３は、本発明の実施形態のアクセスタイム測定回路である記憶装置測定回路の構成を示すブロック図である。図３に示す記憶装置測定回路２０１は、記憶装置２０２のアクセスタイムの測定が目的であるため、論理回路は設けられていない。
【０１１０】
記憶装置測定回路２０１内の記憶装置２０２は、汎用半導体記憶装置と同様の機能を持つ入力端子２０６および出力端子２０７が設けられている。通常、入力端子は、記憶装置２０２の記憶容量に対応するアドレス信号の数および記憶装置２０２の制御信号の数が必要であり、出力端子は、データ出力バスの数および記憶装置２０２の動作状態を示す信号の数が必要となるが、図３では、説明を簡略化するため入力端子および出力端子がそれぞれ１個の場合を示す。さらに、記憶装置２０２は、システムＬＳＩで使用する記憶装置２０２であるため、記憶装置２０２の入力側には、論理回路からの信号を受け取る回路および入力端子２０６からの信号と論理回路からの信号を切り替える入力選択回路が設けられている。一方、出力側にも記憶データを出力端子２０７と論理回路のどちらに出力するかを切り替える出力選択回路が設けられている。入力選択回路および出力選択回路の制御は選択信号によって行われ、この選択信号は、記憶装置２０２以外の外部回路等から入力される。
【０１１１】
記憶装置測定回路２０１内の記憶装置２０２は、入力端子２０６、出力端子２０７、入力選択回路および出力選択回路以外の構成は、図１の示すシステムＬＳＩ１０１内の記憶装置１０２と同様の構成になっている。
【０１１２】
図３に示す記憶装置測定回路２０１には、システムＬＳＩに使用される記憶装置２０２の他に、論理回路に対する記憶装置２０２のアクセスタイムＴａｃを測定するためのテスト２１０回路、外部入力端子２０４および外部出力端子２０５が設けられている。
【０１１３】
外部入力端子２０４と記憶装置２０２内の入力選択回路との間の配線には、ＮＡＮＤ回路ＮＡＮＤ１およびインバータＩＮＶ１が直列に設けられている。記憶装置２０２内の出力選択回路と外部出力端子２０５との間の配線には、インバータＩＮＶ１および３が直列に設けられている。
【０１１４】
テスト回路２１０は、テスト用外部入力端子２０８とインバータＩＮＶ４との間の入力側配線、インバータＩＮＶ５とテスト用外部出力端子２０９との間の出力側配線およびインバータＩＮＶ４とインバータＩＮＶ５との間の内部配線が設けられている。尚、図３に示す記憶装置測定回路２０１では、ＮＡＮＤ回路を用いた場合の例を示したが、ＮＡＮＤ回路をＮＯＲ回路またはその他論理回路を用いて構成しても良い。
【０１１５】
外部入力端子２０４に入力される信号ＩＮ１は、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子に入力される。通常、外部入力端子２０４は、複数設けられているため、各外部入力端子２０４とＮＡＮＤ回路ＮＡＮＤ１との間のそれぞれの配線は全て線幅および配線長さを均一に設定し、入力される複数の信号の間で遅延時間のバラツキが出ないようにしなければならない。また、ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端子には、論理回路に対する記憶装置２０２のアクセスタイムを測定するための経路を有効にするため、入力信号を切り替える制御信号が入力される。ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、インバータＩＮＶ１に入力され、インバータＩＮＶ１から出力される信号ＩＮ２は、記憶装置２０２の入力信号記憶装置２０２内の入力選択回路に入力される。論理回路に対する記憶装置２０２のアクセスタイムの正確な測定は、インバータＩＮＶ１の駆動能力を、システムＬＳＩの論理回路内に設けられる記憶装置２０２への入力信号を出力するインバータ等のドライバの駆動能力と同等にする必要がある。さらに、信号ＩＮ２が伝達されるインバータＩＮＶ１と記憶装置２０２との間の配線の線幅および配線長さは、システムＬＳＩに搭載された場合の配線の線幅および配線長さと等しくなるように設定されている。
【０１１６】
一方、記憶装置２０２の出力側では、記憶装置２０２から論理回路に出力される信号に相当する信号ＯＵＴ２がインバータＩＮＶ２に入力される。記憶装置２０２とインバータＩＮＶ２との間の信号ＯＵＴ２が伝送される配線の線幅および配線長さは、システムＬＳＩに搭載された場合の配線の線幅および配線長さと等しくなるように設定され、インバータＩＮＶ２ゲート容量は、システムＬＳＩに搭載された場合の信号ＯＵＴ２に対するゲート容量と同等になるように設定される。インバータＩＮＶ２の出力信号は、外部出力端子２０５に出力される信号の極性を調整するインバータＩＮＶ３に入力され、インバータＩＮＶ３は信号ＯＵＴ３を出力し、この信号ＯＵＴ３が外部出力端子２０５に伝送される。
【０１１７】
また、外部入力端子２０４と同様に外部出力端子２０５も、通常、複数備えられているため、信号ＯＵＴ３が伝達される各外部出力端子２０５とインバータＩＮＶ３との間のそれぞれの配線にてアクセスタイムの誤差が出ないように、それぞれの配線の線幅および配線長さを均一に設定する必要がある。
【０１１８】
また、テスト回路２１０において、テスト用外部入力端子２０８から入力される信号ＩＮ４は、ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端子に入力される。ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端子には、ＮＡＮＤ回路ＮＡＮＤ１に入力される入力信号を切り替える制御信号が入力される。ＮＡＮＤ回路ＮＡＮＤ２の出力信号は、インバータＩＮＶ４に入力される。インバータＩＮＶ４から内部配線に出力される内部信号ＴＥＳは、内部配線を経由してインバータＩＮＶ５に入力され、インバータＩＮＶ５の出力信号は、インバータＩＮＶ６に入力される。インバータＩＮＶ６は、信号ＯＵＴ４を出力し、信号ＯＵＴ４がテスト用外部出力端子２０９を介して外部回路に出力される。ここで、インバータＩＮＶ４〜６の駆動能力は、それぞれインバータＩＮＶ１〜３の駆動能力と同等に設定されており、ＮＡＮＤ回路ＮＡＮＤ２の駆動能力もＮＡＮＤ回路ＮＡＮＤ１の駆動能力と同等に設定されている。さらに、入力信号ＩＮ４および出力信号ＯＵＴ４が伝達される配線の線幅および配線長さは、それぞれ入力信号ＩＮ１および出力信号ＯＵＴ３の伝達される配線の線幅および配線長さと同等になるように設定されている。インバータＩＮＶ４の出力端子とインバータＩＮＶ５の出力端子との間の内部配線は、信号の配線遅延が生じない長さに設定されている。
【０１１９】
記憶装置２０２のアクセスタイムＴａｃの測定方法は、図１に示す記憶装置１０２のアクセスタイムＴａｃの測定方法と同様である。
【０１２０】
図３に示す記憶装置測定回路２０１によって、記憶装置２０２は、記憶装置２０２のアクセスタイムを測定した後に、システムＬＳＩ上に論理回路等とともに搭載され１チップ化される場合には、アクセスタイムの測定回路が不要となり、削除することができるため、システムＬＳＩの面積削減にも寄与する。
【０１２１】
【発明の効果】
本発明の半導体集積回路装置は、第１の外部入力端子から論理回路を経由して、記憶装置に至る第１の信号経路と、第１の外部入力端子から第１の信号駆動回路を経由して記憶装置に至る第２の信号経路と、記憶装置から論理回路を経由して、第１の外部出力端子に至る第３の信号経路および記憶装置から第２の信号駆動回路を経由して第１の外部出力端子に至る第４の信号経路が設けられており、第２の信号経路上に存在する全ての負荷と第１の信号駆動回路の駆動能力とが、第１の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第３の信号駆動回路の駆動能力とにそれぞれ等しく設定され、さらに、第４の信号経路上に存在する全ての負荷と第２の信号駆動回路の駆動能力とが、第３の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第４の信号駆動回路の駆動能力とにそれぞれ等しく設定されることによって、論理回路に対する記憶装置のアクセスタイムが正確に測定できる。
【図面の簡単な説明】
【図１】本発明の実施形態である半導体集積回路装置の構成を示すブロック図である。
【図２】図１に示す半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【図３】本発明の実施形態のアクセスタイム測定回路の構成を示すブロック図である。
【図４】従来の半導体集積回路装置の構成を示すブロック図を示す。
【図５】図４に示す従来の半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【図６】従来の他の半導体集積回路装置の構成を示すブロック図を示す。
【図７】図５に示す従来の他の半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【符号の説明】
１０１ システムＬＳＩ
１０２ 記憶装置
１０３ 論理回路
１０４ 外部入力端子
１０５ 外部出力端子
１０８ テスト用外部入力端子
１０９ テスト用外部出力端子
１１０ テスト回路
２０１ 記憶装置測定回路
２０２ 記憶装置
２０４ 外部入力端子
２０５ 外部出力端子
２０６ 入力端子
２０７ 出力端子
２０８ テスト用外部入力端子
２０９ テスト用外部出力端子
２１０ テスト回路
【発明の属する技術分野】
本発明は、論理回路および記憶装置のように、異なるチップ上に作製された半導体集積回路を同一チップ上に搭載し、それぞれが配線により接続されているシステムＬＳＩのような半導体集積回路装置、半導体集積回路装置内の記憶装置のアクセスタイムを測定する測定回路およびその測定方法に関する。
【０００２】
【従来の技術】
近年、論理回路および記憶装置のように異なる機能を有する半導体集積回路を同一チップ上に搭載するとともに、論理回路および記憶装置が配線により接続されているシステムＬＳＩ（大規模半導体集積回路装置）が開発されている。
【０００３】
従来、論理回路および記憶装置は、異なる手法によって設計が行われている。そのため、論理回路および記憶装置を集積したシステムＬＳＩの設計は、通常、論理回路と記憶装置とをそれぞれ設計した後に、論理回路および記憶装置における相互の接続が多数のバス配線によって行われている。
【０００４】
このように設計されたシステムＬＳＩにおいて、システムＬＳＩ内の記憶装置を動作させる場合、通常の動作時には、システムＬＳＩ以外の外部信号によりシステムＬＳＩ内の論理回路を動作させて、論理回路から出力される信号により記憶装置の動作が制御されている。しかし、記憶装置の動作テスト時には、記憶装置に対して論理回路の動作の影響を受けずに記憶装置単体として、動作テストを行う必要があるため、上記外部信号を直接記憶装置に入力するテストモードが存在する。このため、システムＬＳＩ内の記憶装置は、記憶装置単体として用いられる汎用半導体記憶装置に入力される信号と同等の信号を、外部から直接入力されることによって汎用半導体記憶装置と同一の動作テストが行えるように設定されている。
【０００５】
システムＬＳＩに搭載された記憶装置では、記憶装置の動作テストを利用して、記憶装置のデータの書き込みおよび読み出し処理の命令を与えてから、その命令に従った処理が完了するまでの時間であるアクセスタイムの測定が行われている。
【０００６】
このようなシステムＬＳＩに搭載された記憶装置のアクセスタイムの測定方法の一例が特開２０００−１７３２９５号公報に開示されている。図４は、その公報に開示されている記憶装置のアクセスタイムを測定するためのシステムＬＳＩ３０１の構成を示すブロック図である。
【０００７】
図４に示すシステムＬＳＩ３０１は、外部入力端子３０４、外部出力端子、論理回路３０３および記憶装置３０２を有している。
【０００８】
記憶装置３０２は、記憶装置３０２の動作状態に基づいて入力信号を選択する入力選択回路、入力選択回路からの入力信号を受取りロウデコーダおよびカラムデコーダに入力信号を伝達するバッファ回路、ロウデコーダに接続されている複数のワード線とカラムデコーダの接続されている複数のビット線との交差部にメモリセルがマトリクス状に配置されているメモリセルアレイ、メモリセルアレイの記憶データ信号をカラムデコーダを介して受け取り外部に出力するデータ出力回路、データ出力回路からの記憶データ信号を論理回路３０３または外部出力端子に選択的に出力する出力選択回路等が設けられている。
【０００９】
システムＬＳＩ３０１において、外部回路等から信号が入力される端子が外部入力端子３０４であり、記憶装置３０２からの記憶データ信号を出力する端子が外部出力端子３０５である。通常、外部入力端子および外部出力端子は、複数配置されているが、ここでは説明の便宜上それそれ１個づつ配置されているものとする。
【００１０】
次に、システムＬＳＩ３０１の動作を信号の伝達方法とともに説明する。システムＬＳＩ３０１が動作する場合には、まず外部入力端子３０４に信号が入力される。外部入力端子３０４に入力された入力信号は、論理回路３０３に直接入力される信号ＩＮ１と、論理回路部３０３をバイパスする信号ＩＮ２に分けられる。システムＬＳＩ３０１の通常の動作時においては、論理回路３０３が動作している。信号ＩＮ１が入力された論理回路３０３は、入力信号ＩＮ１に対応する動作を行った後に、記憶装置３０２に入力される信号ＩＮ３を出力する。このため、記憶装置３０２には、信号ＩＮ２および信号ＩＮ３の２種類の信号が入力される。記憶装置３０２は、信号ＩＮ２、信号ＩＮ３のどちらの信号を有効にするかを記憶装置３０２内に設けられた入力選択回路によって行う。入力選択回路は、システムＬＳＩ３０１以外のテスト回路、外部回路等から出力された選択信号が入力され、信号ＩＮ２、信号ＩＮ３のどちらかを選択し、バッファ回路に出力する。
【００１１】
記憶装置３０２に対して有効となる入力信号は、通常の動作時には、論理回路３０３から出力される信号ＩＮ３であり、記憶装置３０２の動作テストを行う際には、外部入力端子３０４から記憶装置３０２に直接入力される信号ＩＮ２である。
【００１２】
また、記憶装置３０２から出力される信号も、入力側と同様に記憶装置３０２内の各メモリセルからの記憶データである出力信号が２個存在する。一方の出力信号は、論理回路３０３をバイパスし、外部出力端子３０５に直接出力される信号ＯＵＴ２であり、他方の出力信号は、論理回路３０３に入力される信号ＯＵＴ３である。
【００１３】
システムＬＳＩ３０１の通常の動作時には、記憶装置３０２から信号ＯＵＴ３が論理回路３０３に出力され、論理回路３０３は信号ＯＵＴ３に基づいて動作し、信号ＯＵＴ１を外部出力端子３０５に出力する。記憶装置３０２の動作テストを行う場合には、記憶装置３０２から信号ＯＵＴ２が外部出力端子３０５に直接出力される。記憶装置３０２から出力する信号ＯＵＴ２および信号ＯＵＴ３の切り換えは、記憶装置３０２内に設けられた出力選択回路によって行う。出力選択回路は、入力選択回路に入力される選択信号と同一の選択信号によって、信号ＯＵＴ２、信号ＯＵＴ３のどちらかを選択し、論理回路３０３または外部出力端子３０５に出力する。
【００１４】
出力選択回路は、システムＬＳＩ３０１の通常の動作時には、信号ＯＵＴ３を論理回路３０３に出力し、その時、信号ＯＵＴ２はフローティング状態になる。この結果、論理回路３０３は、信号ＯＵＴ３に基づいて動作し、外部出力端子３０５に信号ＯＵＴ１を出力する。
【００１５】
また、記憶装置３０２の動作テストを行う際には、出力選択回路は、信号ＯＵＴ２を出力する。この場合、信号ＯＵＴ３については、特に制限はないが、論理回路３０３から出力される信号ＯＵＴ１がフローティング状態になるように論理回路３０３を動作させ、信号ＯＵＴ１と信号ＯＵＴ２とが衝突しないように設定されている。
【００１６】
このように、システムＬＳＩ３０１の記憶装置３０２内に入力選択回路および出力選択回路を設け、記憶装置３０２に入力される信号ＩＮ２および信号ＩＮ３に対する外部入力端子３０４を共通にし、記憶装置３０２から出力される信号ＯＵＴ２および信号ＯＵＴ３に対する外部出力端子３０５を共通にすることによって、外部端子の増加よるチップ面積の増大を防止できる。
【００１７】
次に、図４に示すシステムＬＳＩ３０１内の記憶装置３０２単体のアクセスタイムの測定について説明する。記憶装置３０２のアクセスタイムの測定は、論理回路３０３を用いずに、記憶装置３０２に外部入力端子３０４から直接信号ＩＮ２が入力されるとともに、記憶装置３０２から信号ＯＵＴ２が直接外部出力端子３０５に出力される。この場合、外部回路等から選択信号が入力選択回路および出力選択回路に入力され、入力選択回路および出力選択回路において信号ＩＮ２および信号ＯＵＴ２がそれぞれ選択されるように設定され、その後、外部入力端子３０４にアクセスタイム測定用信号が入力される。
【００１８】
信号ＩＮ２は、外部入力端子３０４の負荷容量、外部入力端子３０４から記憶装置３０２までの配線による負荷、入力選択回路内のゲート容量等による負荷、外部入力端子３０４から論理装置３０３までの配線による負荷、信号ＩＮ１が入力される論理回路３０３内のゲート容量による負荷等によって、外部入力端子３０４に入力されてから記憶装置３０２に入力されるまでに遅延時間が生じる。この遅延時間をＴｉｎとする。
【００１９】
記憶装置３０２に信号ＩＮ２が入力されると、信号ＩＮ２は、バッファ回路およびロウデコーダ、バッファ回路およびカラムデコーダを介してメモリセルアレイの各メモリセルに伝達され、それぞれのメモリセルにて信号ＩＮ２に応じた処理が行われた後、記憶データ信号がカラムデコーダおよびデータ出力回路を介して信号ＯＵＴ２として記憶装置３０２から出力される。記憶装置３０２に信号ＩＮ２が入力され、信号ＯＵＴ２として出力されるまでに要する動作時間をＴｏｐとする。
【００２０】
その後、信号ＯＵＴ２は、外部出力端子３０５に出力されるが、外部出力端子３０５の負荷容量、記憶装置３０２から外部出力端子３０５までの配線による負荷、出力選択回路内のゲート容量等による負荷、外部出力端子３０５から論理装置３０３までの配線による負荷、信号ＯＵＴ１が出力される論理回路３０３内のゲート容量による負荷等によって、記憶装置３０２から出力されて外部出力端子３０５に到達するまでに遅延時間が生じる。この遅延時間をＴｏｕｔとする。
【００２１】
上記のように、システムＬＳＩ３０１内に設けられた記憶装置３０２のアクセスタイムの測定は、外部入力端子３０４に信号ＩＮ２が入力されてから外部出力端子３０５に信号ＯＵＴ２が到達すまでの時間を測定することである。
【００２２】
図５は、システムＬＳＩ３０１内の記憶装置３０２のアクセスタイムの測定における各信号のタイミングチャートである。図５の（Ａ）は、外部入力端子３０４に入力される信号の信号レベルの時間的変化を示す。図５の（Ｂ）は、記憶装置３０２に入力される信号ＩＮ２の信号レベルの時間的変化を示す。図５の（Ｃ）は、記憶装置３０２から出力される信号ＯＵＴ２の信号レベルの時間的変化を示す。図５の（Ｄ）は、外部出力端子３０５に到達する信号の信号レベルの時間的変化を示す。尚、図５には、外部入力端子３０４に入力される信号がＨＩＧＨレベルからＬＯＷレベルに遷移した例を示すが、ＬＯＷレベルからＨＩＧＨレベルに遷移させても同様の時間的変化を示す。
【００２３】
図５に示すように、システムＬＳＩ３０１において、外部入力端子３０４に信号が入力され、外部入力端子３０４から半導体記憶装置３０２までの配線等による遅延時間Ｔｉｎ後に、信号ＩＮ２は、ＨＩＧＨレベルからＬＯＷレベルに遷移する。この遷移した信号ＩＮ２に基づいて記憶装置３０２は、所定の動作を行い動作時間Ｔｏｐ後に、記憶装置３０２内の記憶データを読み出した有効データとして信号ＯＵＴ２が出力され、記憶装置３０２から外部出力端子３０５までの配線等による遅延時間Ｔｏｕｔ後に外部回路等に出力される。
【００２４】
記憶装置３０２のアクセスタイムは、このような測定方式により、外部入力端子３０４に外部から信号を入力し、外部出力端子３０５から信号が出力されるまでの時間Ｔ１として測定される。この時間Ｔ１は、以下の（１）式で表される。
【００２５】
Ｔ１＝Ｔｉｎ＋Ｔｏｐ＋Ｔｏｕｔ‥‥‥‥（１）
しかし、この測定方法では、システムＬＳＩ３０１自体を用いてアクセスタイムを測定するため、特別の測定回路は不要であるが、外部入力端子３０４と記憶装置３０２との間の配線等による遅延時間Ｔｉｎ、および、記憶装置３０２と外部出力端子３０５との間の配線等による遅延時間Ｔｏｕｔもアクセスタイムの一部として加算されてしまうために、論理回路に対する記憶装置３０２の正確なアクセスタイムが得られないおそれがある。
【００２６】
この問題点を改善するために、システムＬＳＩ３０１内に記憶装置３０２とは別に配線遅延時間のみを測定するためのテスト回路を追加する方法がある。
【００２７】
図６は、そのテスト回路が設けられたシステムＬＳＩ４０１の構成を示すブロック図である。
【００２８】
図６に示すシステムＬＳＩ４０１は、外部入力端子４０４、外部出力端子４０５、論理回路４０３および記憶装置４０２を有し、さらに配線等の負荷による信号の遅延時間を測定するためのテスト回路４０８と、テスト回路４０８にテスト用の信号ＩＮ４を入力するためのテスト用外部入力端子４０６、テスト回路４０８から出力される信号ＯＵＴ４を外部回路等に出力するためのテスト用外部出力端子４０７が設けられている。ここで、外部入力端子４０４、外部出力端子４０５、論理回路４０３および記憶装置４０２は、システムＬＳＩ３０１の外部入力端子３０４、外部出力端子３０５、論理回路３０３および記憶装置３０２と同様の構成である。
【００２９】
テスト回路４０８は、複数のインバータで構成されるバッファ回路である。図６のテスト回路４０８では、２個のインバータで構成されるバッファ回路を一例として示す。テスト用外部入力端子４０６およびテスト用外部出力端子４０７は、それぞれテスト用回路４０８と所定の配線でそれぞれ所定の端子の接続されており、テスト用外部入力端子４０６およびテスト用外部出力端子４０７の負荷容量は、外部入力端子４０４および外部出力端子４０５の負荷容量と同等になるように設定されている。
【００３０】
テスト用外部入力端子４０６とテスト回路４０８との間の配線は、外部入力端子４０４と記憶装置４０２との間の配線と同じ線幅および長さにする必要があるともに、記憶装置４０２内の入力選択回路のゲート容量等による負荷、外部入力端子４０４から記憶装置４０２までの配線による負荷、信号ＩＮ１が入力される半導体論理回路３０３内のゲート容量による負荷等による負荷４０６ａが信号ＩＮ２に対する負荷と等しくなるように設定され接続されている。
【００３１】
同様に、テスト用外部出力端子４０７とテスト回路４０８との間の配線も、外部出力端子４０５と半導体記憶装置４０２との間の配線と同じ線幅および長さにする必要があるとともに、記憶装置４０２内の出力選択回路のゲート容量等による負荷、記憶装置４０２から外部出力端子４０５までの配線による負荷、外部出力端子４０５から論理装置４０３までの配線による負荷、信号ＯＵＴ１が出力される論理回路４０３内のゲート容量による負荷等による負荷４０７ａが信号ＯＵＴ２に対する負荷と等しくなるように設定され接続されている。
【００３２】
システムＬＳＩ４０１内の記憶装置４０２、論理回路４０３、外部入力端子４０４および外部出力端子４０５の部分に関しては、図４に示すシステムＬＳＩ３０１と同様の動作および信号の伝達を行う。
【００３３】
システムＬＳＩ４０１は、システムＬＳＩ３０１の構成要素に加えて、配線等の負荷による信号の遅延時間を測定するためのテスト回路４０８、テスト用外部入力端子４０６およびテスト用外部出力端子４０７も有している。テスト用外部入力端子４０６に入力された信号ＩＮ４は、負荷４０６ａが接続された配線を経てテスト回路４０８に入力される。テスト回路４０８は、信号ＩＮ４に基づいた処理を行った後に、信号ＯＵＴ４を出力し、信号ＯＵＴ４はテスト用出力端子４０７を介してシステムＬＳＩ４０１の外部に出力される。
【００３４】
システムＬＳＩ４０１内の記憶装置４０２自体のアクセスタイムは、外部入力端子４０４に信号ＩＮ２が入力され、記憶装置４０２を経由して外部出力端子４０５に信号ＯＵＴ２が出力されるまで時間（Ｔ１）を測定し、テスト用外部入力端子４０６にテスト用の信号ＩＮ４が入力され、テスト回路４０８を経由してテスト用外部出力端子４０７にテスト用の信号ＯＵＴ４が出力されるまでの時間（Ｔ２）を測定し、これら２つの測定時間の差（Ｔ１−Ｔ２）を取ることにより求められる。
【００３５】
図７は、システムＬＳＩ４０１内の記憶装置４０２のアクセスタイムの測定における各信号のタイミングチャートである。図７の（Ａ）〜（Ｄ）に示す各信号の信号レベルの時間的変化は、図５の（Ａ）〜（Ｄ）に示す各信号の信号レベルの時間的変化に対応している。図７の（Ｅ）は、テスト用外部入力端子４０６に入力されるテスト用の信号ＩＮ４の信号レベルの時間的変化を示す。図７の（Ｆ）は、テスト用外部出力端子４０７におけるテスト回路４０８から出力されたテスト用の信号ＯＵＴ４の信号レベルの時間的変化を示す。
【００３６】
図６に示すように、システムＬＳＩ４０１において、外部入力端子４０４に信号（ＩＮ２）が入力され、記憶装置４０２を経由して外部出力端子４０５に信号（ＯＵＴ２）が出力される経過は、図５に示すシステムＬＳＩ０１と同様であり、そのアクセスタイムは前述の式（１）となる。
【００３７】
一方、システムＬＳＩ４０１において、テスト用外部入力端子４０６にテスト用の信号ＩＮ４が入力され、信号ＩＮ４はテスト用外部入力端子４０６とテスト回路４０８との間の配線等による遅延時間（Ｔｉｎ’）の経過後に、テスト回路４０８に入力される。テスト用外部入力端子４０６とテスト回路４０８との間の配線は、外部入力端子４０４と記憶装置４０２との間の信号ＩＮ２が伝送される配線と線幅および長さが同じであり、さらに負荷４０６ａも信号ＩＮ２に対する負荷と同一になっている。このため、テスト用外部入力端子４０６とテスト回路４０８との間の配線における信号ＩＮ４の遅延時間（Ｔｉｎ’）は、外部入力端子４０４と記憶装置４０２との間の配線における信号ＩＮ２の遅延時間Ｔｉｎと等しくなる。
【００３８】
信号ＩＮ４がテスト回路４０８に入力され、テスト回路４０８内のバッファ回路を経由して、テスト回路４０８から信号ＯＵＴ４が出力される間には、テスト回路４０８内の動作時間である遅延時間αが生じる。
【００３９】
テスト回路４０８から出力される信号ＯＵＴ４は、テスト回路４０８とテスト用外部出力端子４０７との間の配線等による遅延時間（Ｔｏｕｔ’）の経過後に、テスト用外部出力端子４０７に到達する。テスト回路４０８とテスト用外部出力端子との間の信号ＯＵＴ４が伝送される配線は、記憶装置４０２と外部出力端子４０５との間の信号ＯＵＴ２が伝達される配線と線幅および長さが同じであり、さらに負荷４０７ａも信号ＯＵＴ２に対する負荷と同一になっている。このため、テスト回路４０８とテスト用外部出力端子４０７との間の配線における信号ＯＵＴ４の遅延時間（Ｔｏｕｔ’）は、記憶装置４０２と外部出力端子４０５との間の配線における信号ＯＵＴ２の遅延時間Ｔｏｕｔと等しくなる。
【００４０】
システムＬＳＩ４０１において、テスト用外部入力端子４０６にテスト用の信号ＩＮ４が入力され、テスト回路４０８を経由してテスト用外部出力端子４０７にテスト用の信号ＯＵＴ４が出力される動作が行われた場合、テスト用外部入力端子４０６およびテスト用外部出力端子４０７における信号の信号レベルの時間的変化は、図７の（Ｅ）および（Ｆ）にそれぞれ示す。
【００４１】
このように、システムＬＳＩ４０１において、テスト用外部入力端子４０６に信号ＩＮ４が入力され、テスト用外部出力端子４０７に信号ＯＵＴ４が出力されるまでの時間Ｔ２は、以下の（２）式で表される。
【００４２】
Ｔ２＝Ｔｉｎ＋α＋Ｔｏｕｔ‥‥‥‥（２）
システムＬＳＩ４０１における記憶装置４０２自体のアクセスタイムは、前述の通り、外部入力端子４０４に信号ＩＮ２が入力され、記憶装置４０２から出力される信号ＯＵＴ２が外部出力端子４０５に到達するまでの時間Ｔ１（（１）式を参照）と、テスト用外部入力端子４０６に信号ＩＮ４が入力され、テスト回路４０８から出力される信号ＯＵＴ４がテスト用外部出力端子４０７に到達するまでの時間Ｔ２（（２）式を参照）との差（Ｔ１−Ｔ２）から求められる。
【００４３】
このような方法により測定された記憶装置４０２のアクセスタイム（Ｔ３）は、以下の（３）式で表される。
【００４４】
Ｔ３＝Ｔ１−Ｔ２＝Ｔｏｐ−α‥‥‥‥（３）
したがって、システムＬＳＩ４０１を用いて、システムＬＳＩ４０１内に設けられた記憶装置４０２のアクセスタイムを測定すると、外部入力端子４０４および外部出力端子４０５と記憶装置４０２との間のそれぞれの配線による信号の遅延時間を削除できるという効果が得られる。
【００４５】
【発明が解決しようとする課題】
上記（３）式に表されるように、図６に示すシステムＬＳＩ４０１の記憶装置４０２にて測定されたアクセスタイムＴ３は、図４に示すシステムＬＳＩ３０１の記憶装置３０２にて測定されたアクセスタイムＴ１と比較すると、外部入出力端子と記憶装置との間の配線による信号の遅延時間が削除されているため、システムＬＳＩ３０１の記憶装置３０２にて測定されたアクセスタイムＴ１より正確である。
【００４６】
しかしながら、システムＬＳＩ４０１内の記憶装置４０２自体にて測定されたアクセスタイムＴ３には、テスト回路４０８の動作時間である遅延時間αが含まれており、その遅延時間αが記憶装置４０２のアクセスタイムＴ３の誤差になるという問題がある。
【００４７】
また、前述のシステムＬＳＩ４０１の内部に設けられたそれぞれの記憶装置４０２は、通常、論理回路４０３から出力された信号ＩＮ３が入力され、その信号ＩＮ３に基づいてメモリセルアレイ内の各メモリセルを動作させるような内部処理を行い、その後、それぞれのメモリセルの記憶データに基づいた信号ＯＵＴ３を論理回路４０３に出力する。この場合、論理回路４０３から記憶装置４０２に出力される信号ＩＮ３の立ち上がり時間または立ち下がり時間によって、記憶装置４０２のメモリセルアレイ内の各メモリセルを動作させるような内部処理の開始時間が変化する。すなわち、記憶装置４０２のアクセスタイムＴ３は、記憶装置４０２に入力される信号ＩＮ３を駆動（出力）する論理回路４０３内に設けられたドライバの駆動能力により記憶装置４０２のアクセスタイムＴ３が変化するおそれがある。
【００４８】
システムＬＳＩ内における記憶装置のアクセスタイムを正確に測定する場合は、本質的に、論理回路に対するアクセスタイムを測定することが必須事項となる。しかし、図６に示すシステムＬＳＩ４０１では、記憶装置４０２のアクセスタイムＴ３を測定する場合、外部入力端子４０４から信号が入力されるため、論理回路４０３内に設けられた記憶装置４０２に入力される信号ＩＮ３を駆動（出力）するドライバの駆動能力を記憶装置４０２のアクセスタイムＴ３に反映させるのは困難である。また、論理回路４０３に対する記憶装置４０２のアクセスタイムＴ３を正確に測定するには、記憶装置４０２の出力部に接続される負荷は、通常の動作時の負荷と同一にしなければならない。ところが、システムＬＳＩ４０１の記憶装置４０２から出力される信号ＯＵＴ２は、直接外部出力端子４０５に出力されるため、その負荷が通常の動作時とは異なっている。
【００４９】
したがって、図６に示すシステムＬＳＩ４０１における記憶装置４０２のアクセスタイムＴ３の測定方法では、論理回路４０３に対する記憶装置４０２のアクセスタイムを正確に測定できない。
【００５０】
本発明は、このような課題を解決するものであり、その目的は、記憶装置および論理回路が設けられたシステムＬＳＩにおいて、論理回路に対する記憶装置のアクセスタイムを正確に測定できる半導体集積回路装置、アクセスタイム測定装置およびアクセスタイム測定方法を提供することにある。
【００５１】
【課題を解決するための手段】
本発明の半導集積回路装置は、少なくとも記憶装置および論理回路を内蔵した半導体集積回路装置において、第１の外部入力端子から論理回路を経由して、記憶装置に至る第１の信号経路と、第１の外部入力端子から第１の信号駆動回路を経由して記憶装置に至る第２の信号経路と、記憶装置から論理回路を経由して、第１の外部出力端子に至る第３の信号経路と、記憶装置から第２の信号駆動回路を経由して第１の外部出力端子に至る第４の信号経路と、を有し、第２の信号経路上に存在する全ての負荷および第１の信号駆動回路の駆動能力は、第１の信号経路上に存在する全ての負荷および論理回路に設けられた第３の信号駆動回路の駆動能力とそれぞれ等しく設定され、第４の信号経路上に存在する全ての負荷および第２の信号駆動回路の駆動能力は、第３の信号経路上に存在する全ての負荷および論理回路に設けられた第４の信号駆動回路の駆動能力とそれぞれ等しく設定されることを、特徴とするものであり、そのことにより上記目的が達成できる。
【００５２】
また、好ましくは、本発明の半導体集積回路装置は、第２の外部入力端子および第２の外部出力端子がさらに設けられており、第２の外部入力端子から第５の信号駆動回路に至る第５の信号経路と、第６の信号駆動回路から第２の外部出力端子に至る第６の信号経路と、を有し、第５の信号駆動回路の出力信号は、第６の信号駆動回路に入力されるとともに、第５の信号経路上に存在する全ての負荷および第５の信号駆動回路の駆動能力は、第２の信号経路上に存在する全ての負荷および第１の信号駆動回路の駆動能力とそれぞれ等しく設定され、第６の信号経路上に存在する全ての負荷および第６の信号駆動回路の駆動能力は、第４の信号経路上に存在する全ての負荷および第２の信号駆動回路の駆動能力とそれぞれ等しく設定される。
【００５３】
さらに、好ましくは、本発明の半導体集積回路装置において、第１の信号経路および第２の信号経路の組が複数存在する場合、第１の外部入力端子から第１の信号駆動回路までの間の負荷と、第１の外部入力端子から論理回路までの間に存在する負荷とは、互いに等しく設定され、第３の信号経路および第４の信号経路の組が複数存在する場合、第２の信号駆動回路から第１の外部出力端子までの間の負荷と、論理回路から第１の外部出力端子までの間に存在する負荷とは、互いに等しく設定される。
【００５４】
さらに、好ましくは、本発明の半導体集積回路装置において、前記各信号駆動回路は、それぞれの出力端が少なくとも開放状態に制御可能なものである。
【００５５】
本発明のアクセスタイム測定方法は、第１の外部入力端子から第２の信号経路を介して記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第４の信号経路を介して第１の外部出力端子に出力されるまでの第１の時間を測定する処理と、第２の外部入力端子から第５の信号経路を介して第５の信号駆動回路に信号を入力し、該信号の応答として第６の信号駆動回路から出力される信号が第６の信号経路を介して第２の外部出力端子に出力されるまでの第２の時間を測定する処理と、該第１の時間と該第２の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、を含み、該第５の信号経路上に存在する全ての負荷、および該第５の信号駆動回路の駆動能力は、前記第２の信号経路上に存在する全ての負荷、および該第２の信号経路に含まれる第１の信号駆動回路の駆動能力とそれぞれ等しく設定され、該第６の信号経路上に存在する全ての負荷、および該第６の信号駆動回路の駆動能力は、前記第４の信号経路上に存在する全ての負荷、および該第４の信号経路に含まれる第２の信号駆動回路の駆動能力とそれぞれ等しく設定されていることを特徴とするものであり、そのことにより、上記目的が達成される。
【００５６】
本発明のアクセスタイム測定回路は、少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の外部入力端子および外部出力端子に、該論理回路を介して接続されるべき記憶装置を有し、該記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定回路において、第３の外部入力端子から第７の信号駆動回路を経由して該記憶装置に至る第７の信号経路と、該記憶装置から第８の信号駆動回路を経由して第３の外部出力端子に至る第８の信号経路と、を有し、該第７の信号経路上に存在するすべての負荷および該第７の信号駆動回路の駆動能力、および、該第８の信号経路上に存在するすべての負荷および該第８の信号駆動回路の駆動能力は、該記憶装置が該半導体集積回路装置に内蔵されたときに、該半導体集積回路装置の外部入力端子および外部出力端子から該論理回路を経由して該記憶装置に至る、該第７の信号経路および該第８の信号経路にそれぞれ対応する各経路に存在する全ての負荷および該論理回路内に設けられた信号駆動回路の駆動能力にそれぞれ等しいことを特徴とするものであり、そのことにより上記目的が達成される。
【００５７】
また、好ましくは、本発明のアクセスタイム測定回路において、第４の外部入力端子および第４の外部出力端子がさらに設けられており、第４の外部入力端子から第９の信号駆動回路に至る第９の信号経路と、第１０の信号駆動回路から第４の外部出力端子に至る第１０の信号経路を有し、第９の信号駆動回路の出力信号は、第１０の信号駆動回路に入力されるとともに、第９の信号経路上に存在するすべての負荷および第９の信号駆動回路の駆動能力は、第７の信号経路上に存在するすべての負荷および第７の信号駆動回路の駆動能力とそれぞれ等しく設定され、第１０の信号経路上に存在するすべての負荷および第１０の信号駆動回路の駆動能力は、第８の信号経路上に存在するすべての負荷および第８の信号駆動回路の駆動能力とそれぞれ等しく設定される。
【００５８】
さらに、好ましくは、本発明のアクセスタイム測定回路において、第７の信号経路が複数存在する場合、各第３の外部入力端子と各第７の信号駆動回路との間のそれぞれの配線における負荷は互いに等しく設定され、第８の信号経路が複数存在する場合、各第８の信号駆動回路と前記各第３の外部端子との間の配線における負荷は互いに等しく設定される。
【００５９】
本発明のアクセスタイム測定方法は、少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の第３の外部入力端子および第３の外部出力端子に、該論理回路を介して接続されるべき記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定方法であって、該第３の外部入力端子から第７の信号経路を介して該記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第８の信号経路を介して該第３の外部出力端子に出力されるまでの第３の時間を測定する処理と、第４の外部入力端子から第９の信号経路を介して第９の信号駆動回路に信号を入力し、該信号の応答として第１０の信号駆動回路から出力される信号が第１０の信号経路を介して第４の外部出力端子に出力するまでの第４の時間を測定する処理と、該第３の時間と該第４の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、を含み、該第９の信号経路上に存在する全ての負荷、および該第９の信号駆動回路の駆動能力は、前記第７の信号経路上に存在する全ての負荷、および該第７の信号経路に含まれる第７の信号駆動回路の駆動能力とそれぞれ等しく設定され、該第１０の信号経路上に存在する全ての負荷、および該第１０の信号駆動回路の駆動能力は、前記第８の信号経路上に存在する全ての負荷、および該第８の信号経路に含まれる第８の信号駆動回路の駆動能力とそれぞれ等しく設定されていることを特徴とするものであり、そのことにより上記目的が達成される。
【００６０】
上記構成により、以下、その作用を説明する。
【００６１】
本発明の半導体集積回路装置は、第１の外部入力端子から第１の信号駆動回路を経由して記憶装置に至る第２の信号経路、および、記憶装置から第２の信号駆動回路を経由して第１の外部出力端子に至る第４の信号経路が設けられており、第２の信号経路上に存在する全ての負荷と第１の信号駆動回路の駆動能力とが、第１の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第３の信号駆動回路の駆動能力とにそれぞれ等しく設定され、さらに、第４の信号経路上に存在する全ての負荷と第２の信号駆動回路の駆動能力とが、第３の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第４の信号駆動回路の駆動能力とにそれぞれ等しく設定されている。
【００６２】
このような構成により、本発明の半導体集積回路装置は、記憶装置のアクセスタイムの測定において、記憶装置の動作状態が論理回路から出力される信号に基づいて動作している状態と同等になり、論理回路に対する記憶装置のアクセスタイムの遅延時間等の測定誤差が抑制され、アクセスタイムの測定精度が向上する。
【００６３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００６４】
図１は、本発明の実施形態の半導体集積回路装置の一例であるシステムＬＳＩ１０１の構成を示すブロック図である。
【００６５】
図１に示すシステムＬＳＩ１０１は、外部回路からの信号が入力される外部入力端子１０４、外部回路に信号を出力する外部出力端子１０５、データ読み出し機能を有する記憶装置１０２、記憶装置１０２を動作させる論理回路１０３およびテスト用外部入力端子１０８とテスト用外部出力端子１０９との間にテスト経路が設けられたテスト回路１１０を有する。
【００６６】
記憶装置１０２は、入力信号を受取り、データの読み出し用の回路であるワード線を選択するロウデコーダおよびビット線を選択するカラムデコーダに入力信号を伝達するバッファ回路、ロウデコーダに接続されている複数のワード線とカラムデコーダの接続されている複数のビット線との交差部に記憶素子であるメモリセルがマトリクス状に配置されているメモリセルアレイ、メモリセルアレイの記憶データ信号をカラムデコーダを介して受け取り外部に出力するデータ出力回路等が設けられている。また、記憶装置１０２が読み出し機能以外に、書き込みおよび消去機能が設けられている場合には、読み出し、書込みおよび消去の動作にて必要となる回路も設けられるが、本実施形態では図示していない。
【００６７】
論理回路１０３は、外部入力端子１０４を介して入力される信号によって動作するクロックドインバータＩＮＶ５および６、記憶装置から出力された信号によって動作するクロックドインバータＩＮＶ７および８等が設けられている。
【００６８】
外部入力端子１０４と記憶回路１０２との間の配線には、クロックドインバータＩＮＶ１および２が直列に設けられており、記憶回路１０２と外部出力端子１０５との間の配線には、クロックドインバータＩＮＶ３および４が直列に設けられている。
【００６９】
テスト回路１１０は、テスト用外部入力端子１０８とクロックドインバータＩＮＶ１０との間の入力側配線と、クロックドインバータＩＮＶ１１とテスト用外部出力端子１０９との間の出力側配線と、入力側配線と出力側配線との間に接続されている内部配線とを有している。
【００７０】
入力側配線には、外部入力端子１０４と記憶回路１０２との間の配線に設けられているクロックドインバータＩＮＶ１および２と同等の駆動能力を備えたクロックドインバータＩＮＶ９および１０が直列に設けられており、さらにテスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間には、寄生負荷として論理回路１０３のクロックドインバータＩＮＶ５に相当するクロックドインバータＩＮＶ１３が接続されている。
【００７１】
一方、出力側配線には、記憶回路１０２と外部出力端子１０５との間の配線に設けられているクロックドインバータＩＮＶ３および４と同等の駆動能力を備えたクロックドインバータＩＮＶ１１および１２が直列に設けられており、さらにクロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間には、寄生負荷として論理回路１０３のクロックドインバータＩＮＶ８に相当するクロックドインバータＩＮＶ１４が接続されている。
【００７２】
内部配線は、配線遅延が発生しないように、配線長さが短く設定されている。
【００７３】
図１に示すシステムＬＳＩ１０１は、記憶装置１０２を動作させる信号を生成する論理回路１０３が設けられており、この論理回路１０３への信号の入力は外部入力端子１０４を介して行われ、論理回路１０３は、記憶装置１０２の動作信号を出力し、記憶装置１０２は、その動作信号に基づいて動作し、記憶装置１０２から読み出されたデータは論理回路１０３を経由して外部出力端子１０５より外部回路に出力される。外部入力端子１０４および外部出力端子１０５は、論理回路１０３に対する記憶装置１０２のアクセスタイムを測定する際にも使用される。
【００７４】
論理回路１０３に対する記憶装置１０２のアクセスタイムを測定する場合には、外部入力端子１０４から記憶装置１０２を経由して外部出力端子１０５に戻る測定回路Ａの他に、テスト用外部入力端子１０８、テスト用外部出力端子１０９等を有するテスト回路１１０も使用される。
【００７５】
この場合、上記測定回路Ａにおいて、外部入力端子１０４側に設けられるクロックドインバータＩＮＶ１および２と、クロックドインバータＩＮＶ５および６とは、記憶装置１０２のアクセスタイムの測定用の信号ＩＮ２と論理回路１０３から記憶装置１０２に出力される信号ＩＮ３との衝突を防止するようにそれぞれ制御される。例えば、信号ＩＮ２が出力されている際には、クロックドインバータＩＮＶ１および２はＯＮ状態となり、クロックドインバータＩＮＶ５および６は制御信号が入力されて信号ＩＮ３がフローティング状態になるように制御される。
【００７６】
同様に、外部出力端子１０５側に設けられるクロックドインバータＩＮＶ３および４と、クロックドインバータＩＮＶ７および８とは、記憶装置１０２から出力されクロックドインバータＩＮＶ３および４を経由したアクセスタイムの測定用の信号ＯＵＴ２と論理回路１０３から出力される信号ＯＵＴ３との衝突を防止するようにそれぞれ制御される。例えば、信号ＯＵＴ２が出力されている際には、クロックドインバータＩＮＶ３および４はＯＮ状態となり、クロックドインバータＩＮＶ７および８は制御信号が入力されて信号ＯＵＴ３がフローティング状態になるように制御される。
【００７７】
尚、本実施形態では、クロックドインバータを使用した例を示したが、このクロックドインバータ以外に、出力状態がＨＩＧＨレベル、ＬＯＷレベル、フローティング状態の３状態を切り替えられる他の論理回路を用いて構成しても良い。
【００７８】
次に、システムＬＳＩ１０１の動作を信号の伝達方法とともに説明する。
【００７９】
外部入力端子１０４に入力される信号ＩＮ１は、クロックドインバータＩＮＶ１および論理回路１０３に入力される。本実施形態では、信号ＩＮ１が入力される論理回路１０３内の回路としてクロックドインバータＩＮＶ５およびＩＮ６を図示している。信号ＩＮ１が入力される論理回路１０３内の回路にクロックドインバータを用いる場合は、記憶装置１０２のアクセスタイムの測定時には、クロックドインバータＩＮＶ５およびＩＮ６に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、論理回路１０３が動作を行わないようにすることができる。また、この場合は、論理回路１０３を使用する通常の動作時には、クロックドインバータＩＮＶ１およびＩＮ２に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、アクセスタイムの測定に使用する前述の測定回路Ａが動作を行わないようにすることができる。この結果、信号ＩＮ１が入力される回路にクロックドインバータを用いることによって、システムＬＳＩ１０１における消費電流の低減が図れる。
【００８０】
通常、外部入力端子１０４は、複数設けられている。このため、各外部入力端子１０４とクロックドインバータＩＮＶ１との間のそれぞれの配線は、全て線幅および配線長さが同一に設定され、さらに、各外部入力端子１０４とクロックドインバータＩＮＶ１との間のそれぞれの配線は、各外部入力端子１０４と論理回路１０３内のクロックドインバータＩＮＶ５との間のそれぞれの配線と、線幅および配線長さが同一に設定されている。これにより、各外部入力端子１０４に接続されるそれぞれの配線の線幅および配線長さのバラツキが防止され、記憶装置１０２のアクセスタイムの測定時と、論理回路１０３の動作時とにおいて、各信号の遅延時間の誤差が抑制される。
【００８１】
信号ＩＮ１が入力されたクロックドインバータＩＮＶ１の出力信号は、クロックドインバータＩＮＶ２に入力され、クロックドインバータＩＮＶ２の出力信号である信号ＩＮ２は記憶装置１０２に入力される。論理回路１０３に対する記憶装置１０２のアクセスタイムの正確な測定は、クロックドインバータＩＮＶ２の駆動能力を、論理回路１０３内に設けられ信号ＩＮ３を出力するクロックドインバータＩＮＶ６の駆動能力と同等にする必要がある。さらに、クロックドインバータＩＮ２と記憶装置１０２との間の信号ＩＮ２が伝達される配線の線幅および配線長さは、論理回路１０３と記憶装置１０２との間の信号ＩＮ３が伝達される配線の線幅および配線長さと同一になるように設定されている。
【００８２】
一方、記憶装置１０２の出力側では、記憶装置１０２から出力される信号ＯＵＴ１は、アクセスタイムの測定用のクロックドインバータＩＮＶ３および論理回路１０３内のクロックドインバータＩＮＶ７に入力される。記憶装置１０２から信号ＯＵＴ１が出力される回路部にクロックドインバータを用いる場合は、記憶装置１０２のアクセスタイムの測定時には、クロックドインバータＩＮＶ７およびＩＮ８に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、論理回路１０３が動作を行わないようにすることができる。また、この場合は、論理回路１０３を使用する通常の動作時には、クロックドインバータＩＮＶ３およびＩＮ４に制御信号を入力し、それらの出力端子をフローティング状態にすることによって、アクセスタイムの測定に使用する前述の測定回路Ａが動作を行わないようにすることができる。この結果、信号ＯＵＴ１が出力される回路にクロックドインバータを用いることによって、システムＬＳＩ１０１における消費電流の低減が図れる。
【００８３】
記憶回路１０２から出力される信号ＯＵＴ１は、クロックドインバータＩＮＶ３に向かう経路と論理回路１０３内のクロックドインバータＩＮＶ７に向かう経路に分岐されるが、分岐点からクロックドインバータＩＮＶ３およびクロックドインバータＩＮＶ７までのそれぞれの配線は、互いに線幅および配線長さが同一になるように設定されており、両方の配線における信号の遅延時間に誤差が抑制される。また、クロックドインバータＩＮＶ３のゲート容量は、論理回路内１０３内のクロックドインバータＩＮＶ７のゲート容量と同一にされ、記憶装置１０２とクロックドインバータＩＮＶ３との間の配線の負荷が記憶装置１０２とクロックドインバータＩＮＶ７との間の配線の負荷と同一になるよう設定されている。 クロックドインバータＩＮＶ３の出力信号は、クロックドインバータＩＮＶ４に入力され、クロックドインバータＩＮＶ４の出力信号である信号ＯＵＴ２が外部出力端子１０５に出力される。クロックドインバータＩＮＶ４の駆動能力は、論理回路１０３内に設けられた外部出力端子１０５に信号ＯＵＴ３を出力するクロックドインバータＩＮＶ８の駆動能力と同等に設定される。クロックドインバータＩＮＶ４およびクロックドインバータＩＮＶ８と外部出力端子１０５との間のそれぞれの配線の線幅および配線長さを等しくすることによって、記憶装置１０２のアクセスタイムの測定時と、論理回路１０３の動作時とにおいて、クロックドインバータＩＮＶ４およびクロックドインバータＩＮＶ８から出力されるそれぞれの信号ＯＵＴ２およびＯＵＴ３の外部出力端子１０５まで伝送されるそれぞれの遅延時間の誤差が抑制される。
【００８４】
また、外部入力端子１０４と同様に外部出力端子１０５も、通常、複数備えられているため、各外部出力端子１０５とクロックドインバータＩＮＶ４との間のそれぞれの配線と、各外部出力端子１０５と論理回路１０３内のクロックドインバータＩＮＶ８との間のそれぞれの配線とは、線幅および配線長さが同一に設定されている。
【００８５】
次に、テスト回路１１０における信号の伝達および遅延時間について説明する。テスト用外部入力端子１０８から入力される信号ＩＮ４は、クロックドインバータＩＮＶ９に入力される。さらに、信号ＩＮ４は、論理回路１０３内のクロックドインバータＩＮＶ５に対応する寄生負荷としてのクロックドインバータＩＮＶ１３にも入力される。このため、テスト用外部入力端子１０８からクロックドインバータＩＮＶ１３までの配線は、信号ＩＮ１が伝送される外部入力端子１０４からクロックドインバータＩＮＶ５までの配線の線幅および配線長さと同一になるように設定されている。
【００８６】
クロックドインバータＩＮＶ９の出力信号は、クロックドインバータＩＮＶ１０に入力される。クロックドインバータＩＮＶ１０から内部配線に出力される内部信号ＴＥＳは、内部配線を経由してクロックドインバータＩＮＶ１１に入力され、クロックドインバータＩＮＶ１１の出力信号は、クロックドインバータＩＮＶ１２に入力される。クロックドインバータＩＮＶ１２は、信号ＯＵＴ４を出力し、信号ＯＵＴ４がテスト用外部出力端子１０９を介して外部回路に出力される。 信号ＯＵＴ４が伝送されるクロックドインバータＩＮＶ１２からテスト用外部出力端子１０９までの配線には、論理回路１０３内のクロックドインバータＩＮＶ８に対応する寄生負荷としてのクロックドインバータＩＮＶ１４の出力端子が接続される。このため、クロックドインバータＩＮＶ１４からテスト用外部出力端子１０９までの配線は、信号ＯＵＴ３が伝送されるクロックドインバータＩＮＶ８から外部出力端子１０５までの配線の線幅および配線長さと同一になるように設定されている。尚、クロックドインバータＩＮＶ９〜１２の駆動能力は、それぞれクロックドインバータＩＮＶ１〜４の駆動能力と同等である。
【００８７】
また、信号ＩＮ４および信号ＯＵＴ４が伝送される各配線の線幅および配線長さは、それぞれ信号ＩＮ１および信号ＯＵＴ２が伝送されるそれぞれの配線の線幅および配線長さと同一に設定されている。クロックドインバータＩＮＶ１０の出力信号である内部信号ＴＥＳが伝送されるクロックドインバータＩＮＶ１０の出力端子とクロックドインバータＩＮＶ１０の出力端子との間の内部配線は、信号の配線遅延が生じない長さに設定されている。
【００８８】
ここで、クロックドインバータＩＮＶ５〜８に入力される制御信号は、クロックドインバータＩＮＶ１〜４とに入力される制御信号と同一信号であり、記憶装置１０２のアクセスタイムの測定の場合のみに、クロックドインバータＩＮＶ１〜４が動作するように設定されている。また、テスト回路１１０において、負荷を等しくするために、接続されているクロックドインバータＩＮＶ１３および１４は、常に、制御信号が入力され、出力端子がフローティング状態になり、動作しないように設定されている。
【００８９】
次に、記憶装置１０２のアクセスタイムの測定方法を説明する。まず、アクセスタイムを測定する前に、論理回路１０３内のクロックドインバータＩＮＶ５〜８は、制御信号が入力され、出力端子がフローティング状態になり、動作しないように設定される。そして、クロックドインバータＩＮＶ１〜４が動作状態となるアクセスタイムの測定回路を設定する。その後、外部入力端子１０４を介して信号ＩＮ１がクロックドインバータＩＮＶ１に入力され、クロックドインバータＩＮＶ１および２は信号ＩＮ１より信号ＩＮ２を生成し、記憶装置１０２にはアクセスタイムの測定用の信号ＩＮ２が入力される。記憶装置１０２は、信号ＩＮ２に対応した動作を行い、アクセスタイムの測定用の信号ＯＵＴ１を出力する。信号ＯＵＴ１は、クロックドインバータＩＮＶ３に入力され、クロックドインバータＩＮＶ３および４は信号ＯＵＴ１より信号ＯＵＴ２を生成し、外部出力端子１０５に出力する。
【００９０】
図２は、システムＬＳＩ１０１内の記憶装置１０２のアクセスタイムの測定における各信号のタイミングチャートである。図示されている各信号は、それぞれ図１に示すシステムＬＳＩ１０１内のそれぞれの信号に対応している。
【００９１】
図２を用いて記憶装置１０２の論理回路１０３に対するアクセスタイムの測定方法を説明する。
【００９２】
まず始めに、図２の（Ａ）に示すように、外部入力端子１０４に信号ＩＮ１を入力する。
【００９３】
信号ＩＮ１は、図２の（Ｂ）に示すように、外部入力端子１０４とクロックドインバータＩＮＶ１との間の配線による負荷と、外部入力端子１０４と論理回路１０３との間の配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ５のゲート容量とによって、伝送の遅延が生じ遅延時間Ｔｉｎ１後に、クロックドインバータＩＮＶ１に入力される。
【００９４】
その後、図２の（Ｃ）に示すように、クロックドインバータＩＮＶ１および２による信号の遅延時間Ｔｉｎ２後に、信号ＩＮ２がクロックドインバータＩＮＶ２から出力され、記憶装置１０２に入力される。
【００９５】
信号ＩＮ２が入力された記憶装置１０２は、信号ＩＮ２に基づく所定の動作を行い、図２の（Ｄ）に示すように、信号ＩＮ２が入力されてからアクセスタイムＴａｃ以前は無効データが出力され、アクセスタイムＴａｃ後に有効データが信号ＯＵＴ１として出力される。ここで、アクセスタイムＴａｃには、クロックドインバータＩＮＶ２と記憶装置１０２との間の配線による負荷と、記憶装置１０２と論理回路１０３との間の入力側配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ６の接合容量とによる信号ＩＮ２の遅延時間、および、記憶装置１０２とクロックドインバータＩＮＶ３との間の配線による負荷と、記憶装置１０２と論理回路１０３との間の出力側配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ７のゲート容量とによる信号ＯＵＴ１の遅延時間が含まれている。しかし、記憶装置１０２の論理回路１０３に対するアクセスタイムを測定するときには、上記二つの遅延時間も記憶装置１０２のアクセスタイムとして含めなければならないので、ここでは問題にならない。
【００９６】
続いて、図２の（Ｅ）に示すように、記憶装置１０２から出力された信号ＯＵＴ１がクロックドインバータＩＮＶ３に入力されてからクロックドインバータＩＮＶ３とクロックドインバータＩＮＶ４による遅延時間Ｔｏｕｔ２後に、クロックドインバータＩＮＶ４から信号ＯＵＴ２が出力される。
【００９７】
信号ＯＵＴ２は、図２の（Ｆ）に示すように、クロックドインバータＩＮＶ４と外部出力端子１０５との間の配線による負荷と、外部出力端子１０５と論理回路１０３との間の配線による負荷と、論理回路１０３内のクロックドインバータＩＮＶ８の接合容量とのために伝送の遅延が生じ、遅延時間Ｔｏｕｔ３後に外部出力端子１０５に出力される。
【００９８】
したがって、外部入力端子１０４に信号が入力され、外部出力端子１０５に信号が出力されるまでの時間Ｔ４は、以下の（４）式で表される。
【００９９】
Ｔ４＝Ｔｉｎ１＋Ｔｉｎ２＋Ｔａｃ＋Ｔｏｕｔ２＋Ｔｏｕｔ３‥‥（４）
時間Ｔ４を表す（４）式において、Ｔｉｎ１、Ｔｉｎ２、Ｔｏｕｔ３、Ｔｏｕｔ４は、記憶装置１０２のアクセスタイムＴａｃに対してそれぞれ誤差となるので、これらの誤差をテスト回路１１０を用いて、以下の方法で測定する。
【０１００】
まず始めに、図２の（Ｇ）に示すように、テスト用外部入力端子１０８に信号ＩＮ４を入力する。信号ＩＮ４は、テスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間の配線による負荷と、クロックドインバータＩＮＶ１３によるクロックドインバータＩＮＶ５のゲート容量に等しい負荷とによる遅延時間後に、クロックドインバータＩＮＶ９に入力される。テスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間の配線の線幅および配線長さは、外部入力端子１０４とクロックドインバータＩＮＶ１との間の配線の線幅および配線長さと同一に設定されている。このため、テスト用外部入力端子１０８とクロックドインバータＩＮＶ９との間の配線における信号ＩＮ４の遅延時間はＴｉｎ１と等しくなる。この時の信号ＩＮ４のタイミングチャートを図２の（Ｈ）に示す。
【０１０１】
その後、信号ＩＮ４は、クロックドインバータＩＮＶ９に入力され、クロックドインバータＩＮＶ９および１０による遅延時間後に、クロックドインバータＩＮＶ１０から内部信号ＴＥＳが出力される。クロックドインバータＩＮＶ９および１０の駆動能力は、クロックドインバータＩＮＶ１および２の駆動能力とそれぞれ等しいため、クロックドインバータＩＮＶ９および１０による遅延時間はＴｉｎ２に等しくなる。この時の内部信号ＴＥＳのタイミングチャートを図２の（Ｉ）に示す。
【０１０２】
次に、内部信号ＴＥＳは、クロックドインバータＩＮＶ１０とクロックドインバータＩＮＶ１１との間の内部配線を伝送されクロックドインバータＩＮＶ１１に入力される。この時、その内部配線は、配線長さが短く設定されているため、内部配線による内部信号ＴＥＳの遅延時間は考慮しなくても良い。
【０１０３】
その後、内部信号ＴＥＳがクロックドインバータＩＮＶ１１に入力され、クロックドインバータＩＮＶ１１および１２による遅延時間後に、クロックドインバータＩＮＶ１２から信号ＯＵＴ４が出力される。クロックドインバータＩＮＶ１１および１２の駆動能力は、クロックドインバータＩＮＶ３およびＩＮＶ４の駆動能力とそれぞれ等しいため、クロックドインバータＩＮＶ１１および１２による遅延時間はＴｏｕｔ２に等しくなる。この時の信号ＯＵＴ４のタイミングチャートを図２の（Ｊ）に示す。
【０１０４】
信号ＯＵＴ４は、クロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間の配線による負荷と、クロックドインバータＩＮＶ１４によるクロックドインバータＩＮＶ８の接合容量に等しい負荷とによる遅延時間後に、テスト用外部出力端子１０９に出力される。クロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間の配線の線幅および配線長さは、クロックドインバータＩＮＶ４と外部出力端子１０５のと間の配線の線幅および配線長さと同一に設定されているため、クロックドインバータＩＮＶ１２とテスト用外部出力端子１０９との間の配線の遅延時間はＴｏｕｔ３と等しくなる。この時のテスト用外部出力端子１０９における信号のタイミングチャートを図２の（Ｋ）に示す。
【０１０５】
したがって、テスト回路１１０において、テスト用外部入力端子１０８に信号を入力し、テスト用外部出力端子１０９に信号が出力されるまでの時間Ｔ５は、以下の（５）式で表される。
【０１０６】
Ｔ５＝Ｔｉｎ１＋Ｔｉｎ２＋Ｔｏｕｔ２＋Ｔｏｕｔ３‥‥‥（５）
このように、（４）式で示す時間Ｔ４の中に含まれる誤差は、テスト回路１１０を用いて時間Ｔ５を測定することによって、適切に測定することが可能となる。 したがって、記憶装置１０２の論理回路に対するアクセスタイムＴａｃは、以下の（６）式で算出される。
【０１０７】
Ｔａｃ＝Ｔ４−Ｔ５‥‥‥‥（６）
以上、説明したように本実施形態によれば、記憶装置１０２に対する信号の入出力をそれぞれ外部入力端子１０４および外部入出力端子１０５から直接行わず、論理回路１０３を想定したクロックドインバータおよび配線を介して行うため、記憶装置１０２の動作時の状態は、論理回路１０３から出力される信号に基づいて動作している状態と等しくなり、測定される記憶装置１０２のアクセスタイムＴａｃは、論理回路１０３に対する記憶装置１０２のアクセスタイムと等しくなる。さらに、論理回路１０３に対する記憶装置１０２のアクセスタイムの測定において、外部入力端子１０４および外部入力端子１０５と、論理回路１０３とを想定したクロックドインバータ間の配線による負荷と、クロックドインバータによる信号の遅延による誤差は、テスト回路１１０を用いてテスト用外部入力端子１０８およびテスト用外部出力端子１０９の間の遅延時間を測定することで適切に測定できる。
【０１０８】
システムＬＳＩの開発では、全ての回路を最初からシステムＬＳＩとして１チップ化する手法が一般的であるが、個別の回路毎にチップを作製し、そのチップ毎の動作確認を行った後に、システムＬＳＩとして１チップ化するという開発手法もある。このような開発手法は、論理回路および記憶装置のような各回路にそれぞれテスト用の外部入力端子および外部出力端子を設ける必要があり、記憶装置の動作確認はテスト用外部入力端子およびテスト用外部出力端子を用いて行われる。このような場合に本発明を適用する例を説明する。
【０１０９】
図３は、本発明の実施形態のアクセスタイム測定回路である記憶装置測定回路の構成を示すブロック図である。図３に示す記憶装置測定回路２０１は、記憶装置２０２のアクセスタイムの測定が目的であるため、論理回路は設けられていない。
【０１１０】
記憶装置測定回路２０１内の記憶装置２０２は、汎用半導体記憶装置と同様の機能を持つ入力端子２０６および出力端子２０７が設けられている。通常、入力端子は、記憶装置２０２の記憶容量に対応するアドレス信号の数および記憶装置２０２の制御信号の数が必要であり、出力端子は、データ出力バスの数および記憶装置２０２の動作状態を示す信号の数が必要となるが、図３では、説明を簡略化するため入力端子および出力端子がそれぞれ１個の場合を示す。さらに、記憶装置２０２は、システムＬＳＩで使用する記憶装置２０２であるため、記憶装置２０２の入力側には、論理回路からの信号を受け取る回路および入力端子２０６からの信号と論理回路からの信号を切り替える入力選択回路が設けられている。一方、出力側にも記憶データを出力端子２０７と論理回路のどちらに出力するかを切り替える出力選択回路が設けられている。入力選択回路および出力選択回路の制御は選択信号によって行われ、この選択信号は、記憶装置２０２以外の外部回路等から入力される。
【０１１１】
記憶装置測定回路２０１内の記憶装置２０２は、入力端子２０６、出力端子２０７、入力選択回路および出力選択回路以外の構成は、図１の示すシステムＬＳＩ１０１内の記憶装置１０２と同様の構成になっている。
【０１１２】
図３に示す記憶装置測定回路２０１には、システムＬＳＩに使用される記憶装置２０２の他に、論理回路に対する記憶装置２０２のアクセスタイムＴａｃを測定するためのテスト２１０回路、外部入力端子２０４および外部出力端子２０５が設けられている。
【０１１３】
外部入力端子２０４と記憶装置２０２内の入力選択回路との間の配線には、ＮＡＮＤ回路ＮＡＮＤ１およびインバータＩＮＶ１が直列に設けられている。記憶装置２０２内の出力選択回路と外部出力端子２０５との間の配線には、インバータＩＮＶ１および３が直列に設けられている。
【０１１４】
テスト回路２１０は、テスト用外部入力端子２０８とインバータＩＮＶ４との間の入力側配線、インバータＩＮＶ５とテスト用外部出力端子２０９との間の出力側配線およびインバータＩＮＶ４とインバータＩＮＶ５との間の内部配線が設けられている。尚、図３に示す記憶装置測定回路２０１では、ＮＡＮＤ回路を用いた場合の例を示したが、ＮＡＮＤ回路をＮＯＲ回路またはその他論理回路を用いて構成しても良い。
【０１１５】
外部入力端子２０４に入力される信号ＩＮ１は、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子に入力される。通常、外部入力端子２０４は、複数設けられているため、各外部入力端子２０４とＮＡＮＤ回路ＮＡＮＤ１との間のそれぞれの配線は全て線幅および配線長さを均一に設定し、入力される複数の信号の間で遅延時間のバラツキが出ないようにしなければならない。また、ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端子には、論理回路に対する記憶装置２０２のアクセスタイムを測定するための経路を有効にするため、入力信号を切り替える制御信号が入力される。ＮＡＮＤ回路ＮＡＮＤ１の出力信号は、インバータＩＮＶ１に入力され、インバータＩＮＶ１から出力される信号ＩＮ２は、記憶装置２０２の入力信号記憶装置２０２内の入力選択回路に入力される。論理回路に対する記憶装置２０２のアクセスタイムの正確な測定は、インバータＩＮＶ１の駆動能力を、システムＬＳＩの論理回路内に設けられる記憶装置２０２への入力信号を出力するインバータ等のドライバの駆動能力と同等にする必要がある。さらに、信号ＩＮ２が伝達されるインバータＩＮＶ１と記憶装置２０２との間の配線の線幅および配線長さは、システムＬＳＩに搭載された場合の配線の線幅および配線長さと等しくなるように設定されている。
【０１１６】
一方、記憶装置２０２の出力側では、記憶装置２０２から論理回路に出力される信号に相当する信号ＯＵＴ２がインバータＩＮＶ２に入力される。記憶装置２０２とインバータＩＮＶ２との間の信号ＯＵＴ２が伝送される配線の線幅および配線長さは、システムＬＳＩに搭載された場合の配線の線幅および配線長さと等しくなるように設定され、インバータＩＮＶ２ゲート容量は、システムＬＳＩに搭載された場合の信号ＯＵＴ２に対するゲート容量と同等になるように設定される。インバータＩＮＶ２の出力信号は、外部出力端子２０５に出力される信号の極性を調整するインバータＩＮＶ３に入力され、インバータＩＮＶ３は信号ＯＵＴ３を出力し、この信号ＯＵＴ３が外部出力端子２０５に伝送される。
【０１１７】
また、外部入力端子２０４と同様に外部出力端子２０５も、通常、複数備えられているため、信号ＯＵＴ３が伝達される各外部出力端子２０５とインバータＩＮＶ３との間のそれぞれの配線にてアクセスタイムの誤差が出ないように、それぞれの配線の線幅および配線長さを均一に設定する必要がある。
【０１１８】
また、テスト回路２１０において、テスト用外部入力端子２０８から入力される信号ＩＮ４は、ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端子に入力される。ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端子には、ＮＡＮＤ回路ＮＡＮＤ１に入力される入力信号を切り替える制御信号が入力される。ＮＡＮＤ回路ＮＡＮＤ２の出力信号は、インバータＩＮＶ４に入力される。インバータＩＮＶ４から内部配線に出力される内部信号ＴＥＳは、内部配線を経由してインバータＩＮＶ５に入力され、インバータＩＮＶ５の出力信号は、インバータＩＮＶ６に入力される。インバータＩＮＶ６は、信号ＯＵＴ４を出力し、信号ＯＵＴ４がテスト用外部出力端子２０９を介して外部回路に出力される。ここで、インバータＩＮＶ４〜６の駆動能力は、それぞれインバータＩＮＶ１〜３の駆動能力と同等に設定されており、ＮＡＮＤ回路ＮＡＮＤ２の駆動能力もＮＡＮＤ回路ＮＡＮＤ１の駆動能力と同等に設定されている。さらに、入力信号ＩＮ４および出力信号ＯＵＴ４が伝達される配線の線幅および配線長さは、それぞれ入力信号ＩＮ１および出力信号ＯＵＴ３の伝達される配線の線幅および配線長さと同等になるように設定されている。インバータＩＮＶ４の出力端子とインバータＩＮＶ５の出力端子との間の内部配線は、信号の配線遅延が生じない長さに設定されている。
【０１１９】
記憶装置２０２のアクセスタイムＴａｃの測定方法は、図１に示す記憶装置１０２のアクセスタイムＴａｃの測定方法と同様である。
【０１２０】
図３に示す記憶装置測定回路２０１によって、記憶装置２０２は、記憶装置２０２のアクセスタイムを測定した後に、システムＬＳＩ上に論理回路等とともに搭載され１チップ化される場合には、アクセスタイムの測定回路が不要となり、削除することができるため、システムＬＳＩの面積削減にも寄与する。
【０１２１】
【発明の効果】
本発明の半導体集積回路装置は、第１の外部入力端子から論理回路を経由して、記憶装置に至る第１の信号経路と、第１の外部入力端子から第１の信号駆動回路を経由して記憶装置に至る第２の信号経路と、記憶装置から論理回路を経由して、第１の外部出力端子に至る第３の信号経路および記憶装置から第２の信号駆動回路を経由して第１の外部出力端子に至る第４の信号経路が設けられており、第２の信号経路上に存在する全ての負荷と第１の信号駆動回路の駆動能力とが、第１の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第３の信号駆動回路の駆動能力とにそれぞれ等しく設定され、さらに、第４の信号経路上に存在する全ての負荷と第２の信号駆動回路の駆動能力とが、第３の信号経路上に存在する全ての負荷と論理回路に設けられた信号を駆動する第４の信号駆動回路の駆動能力とにそれぞれ等しく設定されることによって、論理回路に対する記憶装置のアクセスタイムが正確に測定できる。
【図面の簡単な説明】
【図１】本発明の実施形態である半導体集積回路装置の構成を示すブロック図である。
【図２】図１に示す半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【図３】本発明の実施形態のアクセスタイム測定回路の構成を示すブロック図である。
【図４】従来の半導体集積回路装置の構成を示すブロック図を示す。
【図５】図４に示す従来の半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【図６】従来の他の半導体集積回路装置の構成を示すブロック図を示す。
【図７】図５に示す従来の他の半導体集積回路装置内の記憶装置のアクセスタイムの測定における各信号のタイミングチャートである。
【符号の説明】
１０１ システムＬＳＩ
１０２ 記憶装置
１０３ 論理回路
１０４ 外部入力端子
１０５ 外部出力端子
１０８ テスト用外部入力端子
１０９ テスト用外部出力端子
１１０ テスト回路
２０１ 記憶装置測定回路
２０２ 記憶装置
２０４ 外部入力端子
２０５ 外部出力端子
２０６ 入力端子
２０７ 出力端子
２０８ テスト用外部入力端子
２０９ テスト用外部出力端子
２１０ テスト回路
Claims (9)
- 少なくとも記憶装置および論理回路を内蔵した半導体集積回路装置において、
第１の外部入力端子から該論理回路を経由して、該記憶装置に至る第１の信号経路と、
該第１の外部入力端子から第１の信号駆動回路を経由して該記憶装置に至る第２の信号経路と、
該記憶装置から該論理回路を経由して、第１の外部出力端子に至る第３の信号経路と、
該記憶装置から第２の信号駆動回路を経由して該第１の外部出力端子に至る第４の信号経路と、
を有し、
該第２の信号経路上に存在する全ての負荷および該第１の信号駆動回路の駆動能力は、該第１の信号経路上に存在する全ての負荷および該論理回路に設けられた第３の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第４の信号経路上に存在する全ての負荷および該第２の信号駆動回路の駆動能力は、該第３の信号経路上に存在する全ての負荷および該論理回路に設けられた第４の信号駆動回路の駆動能力とそれぞれ等しく設定されることを、特徴とする半導体集積回路装置。 - 第２の外部入力端子および第２の外部出力端子がさらに設けられており、
該第２の外部入力端子から第５の信号駆動回路に至る第５の信号経路と、
第６の信号駆動回路から該第２の外部出力端子に至る第６の信号経路と、
を有し、
該第５の信号駆動回路の出力信号は、該第６の信号駆動回路に入力されるとともに、
該第５の信号経路上に存在する全ての負荷および該第５の信号駆動回路の駆動能力は、前記第２の信号経路上に存在する全ての負荷および前記第１の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第６の信号経路上に存在する全ての負荷および該第６の信号駆動回路の駆動能力は、前記第４の信号経路上に存在する全ての負荷および前記第２の信号駆動回路の駆動能力とそれぞれ等しく設定される請求項１に記載の半導体集積回路装置。 - 前記第１の信号経路および前記第２の信号経路の組が複数存在する場合、
前記第１の外部入力端子から前記第１の信号駆動回路までの間の負荷と、該第１の外部入力端子から前記論理回路までの間に存在する負荷とは、互いに等しく設定され、
前記第３の信号経路および前記第４の信号経路の組が複数存在する場合、
前記第２の信号駆動回路から前記第１の外部出力端子までの間の負荷と、該論理回路から該第１の外部出力端子までの間に存在する負荷とは、互いに等しく設定される請求項１に記載の半導体集積回路装置。 - 前記各信号駆動回路は、それぞれの出力端が少なくとも開放状態に制御可能なものである請求項１〜３のいずれかに記載の半導体集積回路装置。
- 第１の外部入力端子から第２の信号経路を介して記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第４の信号経路を介して第１の外部出力端子に出力されるまでの第１の時間を測定する処理と、
第２の外部入力端子から第５の信号経路を介して第５の信号駆動回路に信号を入力し、該信号の応答として第６の信号駆動回路から出力される信号が第６の信号経路を介して第２の外部出力端子に出力されるまでの第２の時間を測定する処理と、
該第１の時間と該第２の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、
を含み、
該第５の信号経路上に存在する全ての負荷、および該第５の信号駆動回路の駆動能力は 、前記第２の信号経路上に存在する全ての負荷、および該第２の信号経路に含まれる第１の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第６の信号経路上に存在する全ての負荷、および該第６の信号駆動回路の駆動能力は、前記第４の信号経路上に存在する全ての負荷、および該第４の信号経路に含まれる第２の信号駆動回路の駆動能力とそれぞれ等しく設定されている
ことを特徴とするアクセスタイム測定方法。 - 少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の外部入力端子および外部出力端子に、該論理回路を介して接続されるべき記憶装置を有し、該記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定回路において、
第３の外部入力端子から第７の信号駆動回路を経由して該記憶装置に至る第７の信号経路と、
該記憶装置から第８の信号駆動回路を経由して第３の外部出力端子に至る第８の信号経路と、
を有し、
該第７の信号経路上に存在するすべての負荷および該第７の信号駆動回路の駆動能力、および、該第８の信号経路上に存在するすべての負荷および該第８の信号駆動回路の駆動能力は、
該記憶装置が該半導体集積回路装置に内蔵されたときに、該半導体集積回路装置の外部入力端子および外部出力端子から該論理回路を経由して該記憶装置に至る、該第７の信号経路および該第８の信号経路にそれぞれ対応する各経路に存在する全ての負荷および該論理回路内に設けられた信号駆動回路の駆動能力にそれぞれ等しいことを特徴とするアクセスタイム測定回路。 - 第４の外部入力端子および第４の外部出力端子がさらに設けられており、
第４の外部入力端子から第９の信号駆動回路に至る第９の信号経路と、
第１０の信号駆動回路から第４の外部出力端子に至る第１０の信号経路を有し、
該第９の信号駆動回路の出力信号は、該第１０の信号駆動回路に入力されるとともに、
該第９の信号経路上に存在するすべての負荷および該第９の信号駆動回路の駆動能力は、該第７の信号経路上に存在するすべての負荷および該第７の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第１０の信号経路上に存在するすべての負荷および該第１０の信号駆動回路の駆動能力は、該第８の信号経路上に存在するすべての負荷および該第８の信号駆動回路の駆動能力とそれぞれ等しく設定される請求項６に記載のアクセスタイム測定回路。 - 前記第７の信号経路が複数存在する場合、
前記各第３の外部入力端子と前記各第７の信号駆動回路との間のそれぞれの配線における負荷は互いに等しく設定され、
前記第８の信号経路が複数存在する場合、
前記各第８の信号駆動回路と前記各第３の外部端子との間の配線における負荷は互いに等しく設定される請求項６に記載のアクセスタイム測定回路。 - 少なくとも論理回路を含む半導体集積回路装置に内蔵されて、該半導体集積回路装置の第３の外部入力端子および第３の外部出力端子に、該論理回路を介して接続されるべき記憶装置のアクセスタイムを、該記憶装置が該論理回路とともに該半導体集積回路装置に内蔵される前の段階で測定するアクセスタイム測定方法であって、
該第３の外部入力端子から第７の信号経路を介して該記憶装置に信号を入力し、該信号の応答として該記憶装置から出力される信号が第８の信号経路を介して該第３の外部出力端子に出力されるまでの第３の時間を測定する処理と、
第４の外部入力端子から第９の信号経路を介して第９の信号駆動回路に信号を入力し、該信号の応答として第１０の信号駆動回路から出力される信号が第１０の信号経路を介して第４の外部出力端子に出力するまでの第４の時間を測定する処理と、
該第３の時間と該第４の時間との差を計算することより、該記憶装置のアクセスタイムを算出する処理と、
を含み、
該第９の信号経路上に存在する全ての負荷、および該第９の信号駆動回路の駆動能力は、前記第７の信号経路上に存在する全ての負荷、および該第７の信号経路に含まれる第７の信号駆動回路の駆動能力とそれぞれ等しく設定され、
該第１０の信号経路上に存在する全ての負荷、および該第１０の信号駆動回路の駆動能力は、前記第８の信号経路上に存在する全ての負荷、および該第８の信号経路に含まれる第８の信号駆動回路の駆動能力とそれぞれ等しく設定されている
ことを特徴とするアクセスタイム測定方法。
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| Application Number | Priority Date | Filing Date | Title |
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