JP2004311608A - 半導体集積回路 - Google Patents
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Abstract
【課題】データの入出力を実行する入出力回路の不良を自動的に検知し、その不良結果に基づいて不良の入出力回路を救済する半導体集積回路を提供する。
【解決手段】本発明は、入出力回路と、入出力回路を救済するための予備入出力回路とを設ける。また、内部ノードに伝達された内部データ信号と外部端子に伝達された外部データ信号との比較に基づいて入出力回路の不良を判定する判定回路を設けて、当該判定回路の判定結果に基づいて予備入出力回路と切換える制御回路を設ける。当該構成により、入出力回路で不良が生じた場合においても、判定回路の判定結果に基づいて予備入出力回路に切換えることにより不良となった入出力回路を救済することができる。
【選択図】 図３
【解決手段】本発明は、入出力回路と、入出力回路を救済するための予備入出力回路とを設ける。また、内部ノードに伝達された内部データ信号と外部端子に伝達された外部データ信号との比較に基づいて入出力回路の不良を判定する判定回路を設けて、当該判定回路の判定結果に基づいて予備入出力回路と切換える制御回路を設ける。当該構成により、入出力回路で不良が生じた場合においても、判定回路の判定結果に基づいて予備入出力回路に切換えることにより不良となった入出力回路を救済することができる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に不良となった入出力回路を救済する冗長回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路等のデバイスの故障は、３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、摩耗故障期間を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現われたものである。この不良の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき、急激に故障率が増大する。デバイスは、上記の偶発故障期間内で使用することが望ましくこの領域が耐用期間となる。
【０００３】
一方で、ユーザは、この偶発故障期間内に生じた偶発故障を即座に検知し、不良品の除去等の対応が求められる。
【０００４】
特開２０００−２９８５９号公報においては、データを出力する出力回路において、出力回路の出力端子の破壊等により本来出力すべきデータレベルが異なった場合に異常を検知することが可能な半導体集積回路について開示されている。
【０００５】
また、特開平６−８３９８４号公報においては、マイクロコンピュータ間での入出力回路を介するデータ転送において、端子破壊等によるデータの異常転送を高速に検出することが可能な入出力回路について開示されている。
【０００６】
したがって、これらの構成により、データの入力もしくは出力を実行する回路において、異常を即座に検知し、対応することが可能である。
【０００７】
【特許文献１】
特開２０００−２９８５９号公報（図１：２頁）
【０００８】
【特許文献２】
特開平６−８３９８４号公報（図３：２頁）
【０００９】
【発明が解決しようとする課題】
一方、上記公報に基づく方式に基づき、データの入力もしくは出力を実行する回路（以下においては、入出力回路ともいう）において、異常を検出し、不良品を除去することが可能であるが、当該異常検出に基づいて不良の入出力回路を冗長回路に置換することが可能であれば偶発故障が生じた場合においても、さらに耐用寿命を延ばすことが可能である。
【００１０】
本発明は、データの入出力を実行する入出力回路の不良を自動的に検知し、その不良結果に基づいて不良の入出力回路を救済する半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体集積装置は、入出力回路と、予備入出力回路と、判定回路と、制御回路とを含む。入出力回路は、内部回路と電気的に接続された内部ノードと外部端子との間で信号を授受する。予備入出力回路は、内部ノードと外部端子との間に設けられ、不良である入出力回路の救済に用いられる。判定回路は、内部ノードに伝達された内部データ信号と外部端子に伝達された外部データ信号との比較に基づいて入出力回路の不良を判定する。制御回路は、判定回路の判定結果に基づいて入出力回路と予備入出力回路とを切換える。
【００１２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１３】
図１は、本発明の実施の形態に従うメモリデバイス１の概略ブロック図である。なお、本発明の実施の形態においては、半導体集積回路として一例としてメモリアレイを含むメモリデバイス１を用いて説明するが、メモリデバイス１以外の他のデバイスについても同様に適用可能である。
【００１４】
図１を参照して、本発明の実施の形態１に従うメモリデバイス１は、行列状に集積配置されたメモリアレイ５と、アドレスピン７♯から入力されるアドレスＡＤＤに基づいてメモリアレイ５の行選択を実行する行選択回路３と、アドレスＡＤＤに基づいてメモリアレイ５の列選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてメモリアレイ５の選択列と入出力線ＩＯとを電気的に結合する入出力制御回路９と、入出力線ＩＯと外部端子８との間でデータＤＱの授受を実行するデータ入出力回路部６と、制御信号ピン７から入力されるコマンドＣＭＤに応じてメモリデバイス１全体を制御するコントロール回路２とを備える。
【００１５】
図２は、本発明の実施の形態に従うデータ入出力回路部６の概略ブロック図である。
【００１６】
図２を参照して、本発明の実施の形態に従うデータ入出力回路部６は、記憶部１０と、不良解析を実行する制御信号を生成するためのタイミング信号発生回路１５と、入出力回路の入力不良を判定する入力良否判定回路２５と、入出力回路の出力不良を判定する出力良否判定回路２０と、入出力線ＩＯからの内部データの入力を受けるとともに入出力線ＩＯに対して外部から伝達された外部データを出力するインターフェイス部６０と、インターフェイス部６０を介して入出力線ＩＯと外部端子８との間でデータの入出力を実行する入出力回路３０と、入出力回路３０の冗長回路として設けられる予備入出力回路４０とを備える。また、データ入出力回路部６は、入力不良解析時において、入出力回路に対して所望のテストデータを入力する入力テストユニット５５とを備える。
【００１７】
記憶部１０は、入力良否判定回路２５および出力良否判定回路２０からの判定結果の入力を受けて記憶し、入出力回路３０と予備入出力回路４０とを切換える切換制御信号ＳＥを生成する。
【００１８】
タイミング信号発生回路１５は、制御信号ＩＯＥおよびＣＴならびにクロック信号ＣＬＫの入力に基づいて不良解析の実行を指示する制御信号を生成する。
【００１９】
出力良否判定回路２０は、外部端子８と電気的に結合されたノードＮＢに伝達されたデータと、ノードＮＡを介してインターフェイス部６０から入出力回路３０に伝達されるデータとを比較する。
【００２０】
入力良否判定回路２５は、クロック信号ＣＬＫに同期して動作し、ノードＮＢ，ＮＣ，ＮＤのデータレベルをそれぞれ比較する。また、制御信号ＨＩＺに応答して、外部端子８が開放状態である場合においても不良解析を実行可能である。
【００２１】
入出力回路３０は、制御信号ＩＯＥに応答して入出力動作を切換え、入力動作においてはノードＮＢに伝達された信号をノードＮＤに出力し、出力動作においてはノードＮＡに伝達された信号をノードＮＢに出力する。予備入出力回路４０も同様の機能を有し、制御信号ＩＯＥに応答して入出力動作を切換え、入力動作においてはノードＮＢに伝達された信号をノードＮＤに出力し、出力動作においてはノードＮＡに伝達された信号をノードＮＢに出力する。入出力回路３０および予備入出力回路４０は、記憶部１０に設定される切換制御信号ＳＥに応答して切換えられる。
【００２２】
図３は、図２のデータ入出力回路部６の具体的な回路構成図である。
図３を参照して、タイミング信号発生回路１５は、クロックパルス設定回路１６と、不良解析信号生成回路１８と、タイミング信号生成ユニット１７とを含む。なお、本構成は、８ビットの入出力データの不良解析に対応可能な構成であるが、各ビットの不良解析は同様の構成であるためここでは、１ビットの入出力データの不良解析について説明する。
【００２３】
クロックパルス設定回路１６は、フリップフロップ回路ＦＦ１と、インバータＩＶ１と、ドライバ回路ＣＩ１，ＣＩ２とを含む。
【００２４】
フリップフロップ回路のノードＴは、クロック信号ＣＬＫの入力を受ける。また、フリップフロップ回路ＦＦ１の出力ノードＱＣは、フリップフロップ回路ＦＦ１の入力ノードＤにフィードバックされる。また、ドライバ回路ＣＩ２は、制御信号ＩＯＥ（「Ｌ」レベル）に応答して活性化され、フリップフロップ回路ＦＦ１の出力ノードＱから伝達される信号をノードＮ０に伝達する。すなわち、いわゆるバッファ回路として機能する。以下において説明するドライバ回路についても同様である。また、ドライバ回路ＣＩ１は、インバータＩＶ１を介する制御信号ＩＯＥの反転信号（「Ｌ」レベル）に応答して活性化され、クロック信号ＣＬＫをノードＮ０に伝達する。ここで、フリップフロップ回路ＦＦ１は、クロック信号ＣＬＫの立下りに同期して動作する。具体的には、クロック信号ＣＬＫの周期の１／２倍のクロック信号ＣＬＫ１が出力ノードＱから出力される。したがって、クロックパルス設定回路１６は、制御信号ＩＯＥ（「Ｈ」レベル）に応答して、ノードＮ０からクロック信号ＣＬＫを不良解析信号生成回路１８に伝達する。一方、制御信号ＩＯＥ（「Ｌ」レベル）に応答して、ノードＮ０からクロック信号ＣＬＫ１を不良解析信号生成回路１８に伝達する。なお、フリップフロップ回路ＦＦ１は、外部から入力される制御信号ＲＳＴに応答して初期状態にリセットされる。
【００２５】
不良解析信号生成回路１８は、フリップフロップ回路ＦＦ２，ＦＦ３と、インバータＩＶ２と、ＡＮＤ回路ＡＤ２と、レジスタ１９とを含む。
【００２６】
フリップフロップ回路ＦＦ２は、不良解析時において、入力ノードに制御信号ＣＴ（「Ｈ」レベル）を受ける。また、入力ノードＴにノードＮ０から伝達されたクロック信号を受ける。フリップフロップ回路ＦＦ２は、ノードＮ０から伝達されるクロック信号に同期して動作する。具体的には、入力ノードＴに入力されるノードＮ０から伝達されるクロック信号の立下りに同期して、入力ノードＤに入力される制御信号ＣＴを取り込み、出力ノードＱから出力する。フリップフロップ回路ＦＦ２の出力ノードＱから出力される信号は、フリップフロップ回路ＦＦ３の入力ノードＳに伝達される。フリップフロップ回路ＦＦ２の出力ノードＱＣは、出力ノードＱの反転信号をレジスタ１９の入力ノードＩＮに伝達する。なお、フリップフロップ回路ＦＦ２は、外部から入力される制御信号ＲＳＴに応答して初期状態にリセットされる。
【００２７】
レジスタ１９は、入力ノードＴに伝達されるクロック信号に同期して動作する。具体的には、入力ノードＩＮに伝達された信号に基づいて、ノードＮ０から伝達されるクロック信号の立下り（「Ｌ」レベル）に同期して、昇順的に１ビットずつ出力ノードＱ０〜Ｑ７から選択信号（「Ｈ」レベル）を出力する。また、出力ノードＱ７から選択信号（「Ｈ」レベル）が出力された後次のクロック信号の立下りに同期して、レジスタ１９は、出力ノードＯＵＴから「Ｈ」レベルの信号を出力する。
【００２８】
フリップフロップ回路ＦＦ３は、インバータＩＶ２を介する出力ノードＯＵＴからの反転信号を入力ノードＲに受ける。また、フリップフロップ回路ＦＦ３は、入力ノードＳに伝達された信号に応答して、出力ノードＰから所定の論理レベルの信号を出力する。具体的には、入力ノードＳに「Ｈ」レベルの信号が入力されると、フリップフロップ回路ＦＦ３は、出力ノードＰから「Ｈ」レベルの信号を出力する。そして、入力ノードＲに「Ｌ」レベルの信号が入力されると、出力ノードＰから出力信号をリセットして「Ｌ」レベルに設定する。
【００２９】
一例として、制御信号ＣＴ（「Ｈ」レベル）が入力された場合、フリップフロップ回路ＦＦ２は、クロック信号の立下り（「Ｌ」レベル）に同期して、制御信号ＣＴ（「Ｈ」レベル）をラッチして、出力ノードＱから「Ｈ」レベルの信号を出力する。フリップフロップ回路ＦＦ３は、入力ノードＳに「Ｈ」レベルの信号を受けて、出力ノードＱから「Ｈ」レベルの信号を出力する。また、レジスタ１９は、フリップフロップ回路ＦＦ２の出力ノードＱＣから「Ｌ」レベルの信号を入力ノードＩＮに受ける。これに伴い、レジスタ１９は、活性化され、クロック信号の立下りに同期して昇順的に出力ノードＱ０〜Ｑ７からそれぞれ選択信号（「Ｈ」レベル）を出力する。したがって、まず最初に出力ノードＱ０から選択信号（「Ｈ」レベル）が出力される。
【００３０】
ＡＮＤ回路ＡＤ２は、フリップフロップ回路ＦＦ３の出力ノードＰから伝達される信号と、ノードＮ０から伝達されるクロック信号との入力を受けて、そのＡＮＤ論理演算結果を記憶部１０のレジスタ１２の入力ノードＴに出力する。
【００３１】
ここで、ＡＮＤ回路ＡＤ２の出力信号について考える。ＡＮＤ回路ＡＤ２の一方の入力信号は、フリップフロップ回路ＦＦ３の出力ノードＰから伝達される信号である。この出力ノードＰから伝達される信号は、一旦「Ｈ」レベルに設定されると、固定された状態を維持し続ける。したがって、ＡＮＤ回路ＡＤ２は、他方に入力される信号の論理レベルをそのまま出力する。すなわち、レジスタ１２の入力ノードＴには、ノードＮ０から伝達されるクロック信号が入力される。
【００３２】
タイミング信号生成ユニット１７は、ＮＡＮＤ回路ＮＤ３，ＮＤ４と、インバータＩＶ８とを含む。ＮＡＮＤ回路ＮＤ４は、レジスタ１９の出力ノードＱ０から伝達される選択信号と制御信号ＩＯＥとの入力を受けてそのＮＡＮＤ論理演算結果を入力良否判定回路２５に出力する。ＮＡＮＤ回路ＮＤ３は、インバータＩＶ８を介する制御信号ＩＯＥの反転信号とレジスタ１９の出力ノードＱ０から伝達された信号とを受けてそのＮＡＮＤ論理演算結果を出力良否判定回路２０に出力する。一例として、出力ノードＱ０から「Ｈ」レベルの選択信号が伝達された場合、制御信号ＩＯＥ（「Ｈ」レベル）に応答して、ＮＡＮＤ回路ＮＤ４は、その出力信号を「Ｌ」レベルに設定する。一方、制御信号ＩＯＥ（「Ｌ」レベル）に応答して、ＮＡＮＤ回路ＮＤ３は、その出力信号を「Ｌ」レベルに設定する。
【００３３】
記憶部１０は、レジスタ１１，１２と、抵抗１３とを含む。レジスタ１２は、入力ノードＩＮに入力される判定データＤＩＮをノードＴに入力される信号に同期して出力ノードＱ０〜Ｑ７から昇順的に出力する。レジスタ１１は、レジスタ１２の出力ノードＱ０〜Ｑ７から出力された判定データＤＩＮを保持し、入力ノードＴに入力される信号に応答して出力ノードＱ０〜Ｑ７からそれぞれ切換制御信号ＳＥとして出力する。なお、レジスタ１１の入力ノードＴは、フリップフロップ回路ＦＦ３の出力ノードＰから伝達される信号を受ける。抵抗１３は、入力ノードＩＮと接地電圧ＧＮＤとの間に配置される。この抵抗は、記憶部１０においてレジスタ１２に入力される判定データＤＩＮの初期状態を「Ｌ」レベルに設定するために設けられている。
【００３４】
出力良否判定回路２０は、ドライバ回路ＣＩ１１と、排他的論理ＯＲ回路ＸＮ３とを含む。排他的論理ＯＲ回路ＸＮ３は、ノードＮＡおよび外部端子８と電気的に結合されるノードＮＢにそれぞれ伝達される信号を受けて、その排他的論理ＯＲ演算結果を出力する。ドライバ回路ＣＩ１１は、タイミング信号生成ユニット１７のＮＡＮＤ回路ＮＤ３からの出力信号（「Ｌ」レベル）に応答して活性化され、排他的論理ＯＲ回路ＸＮ３の出力信号を判定データＤＩＮとして出力する。具体的には、ノードＮＡとノードＮＢに伝達される信号レベルが同一であれば判定データＤＩＮは「Ｌ」レベルに設定される。一方、ノードＮＡとノードＮＢに伝達される信号が不一致であれば判定データＤＩＮは「Ｈ」レベルに設定される。すなわち、判定データＤＩＮが「Ｌ」レベルであれば正常、「Ｈ」レベルであれば不良と判定される。
【００３５】
入力良否判定回路２５は、フリップフロップ回路ＦＦ５〜ＦＦ７と、ドライバ回路ＣＩ９，ＣＩ１０，ＣＩ１２と、ＯＲ回路ＯＲ１と、排他的論理ＯＲ回路ＸＮ１，ＸＮ２と、インバータＩＶ６，ＩＶ７とを含む。排他的論理ＯＲ回路ＸＮ１は、出力ノードＮＤおよび外部端子８と電気的に結合されるノードＮＢにそれぞれ伝達された信号を受けて、その排他的論理ＯＲ演算結果をフリップフロップ回路ＦＦ６の入力ノードＤに出力する。したがって、ノードＮＤとノードＮＢに伝達された信号が一致していればフリップフロップ回路ＦＦ６の入力ノードＤに「Ｌ」レベルが入力される。一方、不一致であれば、入力ノードＤに「Ｈ」レベルが入力される。
【００３６】
フリップフロップ回路ＦＦ７は、フリップフロップ回路ＦＦ１と同様の構成であり、出力ノードＱＣと入力ノードＤとが電気的に結合されたフィードバック構成であり、入力ノードＴにクロック信号ＣＬＫが入力される。すなわち、出力ノードＴから１／２倍の周期のクロック信号ＣＬＫ１が出力される。フリップフロップ回路ＦＦ６は、入力ノードＴに入力されるクロック信号ＣＬＫ１の立下りに同期して、入力ノードＤに入力される排他的論理ＯＲ回路ＸＮ１の出力信号を取り込んで、出力ノードＱから出力する。
【００３７】
排他的論理ＯＲ回路ＸＮ２は、ノードＮＣ、ＮＤおよびＮ１に伝達された信号をそれぞれ受けてその排他的論理ＯＲ演算結果をノードＮ２に出力する。フリップフロップ回路ＦＦ５は、インバータＩＶ７を介するクロック信号ＣＬＫの反転信号の入力に同期して動作する。具体的には、入力ノードＴに入力されるクロック信号ＣＬＫの反転信号の立下り（「Ｌ」レベル）に同期して、ノードＮ２に伝達される信号をラッチして、出力ノードＱから出力する。ドライバ回路ＣＩ９は、制御信号ＨＩＺのインバータＩＶ６を介する反転信号（「Ｌ」レベル）の入力を受けて活性化され、外部端子８と電気的に結合されたノードＮＢに伝達された信号をノードＮ１に伝達する。ドライバ回路ＣＩ１０は、制御信号ＨＩＺ（「Ｌ」レベル）の入力に応答してクロック信号ＣＬＫをノードＮ１に伝達する。したがって、制御信号ＨＩＺが「Ｈ」レベルの場合には、ノードＮＢからノードＮ１に信号が伝達される。一方、制御信号ＨＩＺが「Ｌ」レベルの場合には、クロック信号ＣＬＫがノードＮ１に伝達される。通常の場合には制御信号ＨＩＺは「Ｌ」レベルに設定され低る。したがって、ノードＮＢとノードＮＤとに伝達される信号のみの一致／不一致が判定されるが、制御信号ＨＩＺが「Ｈ」レベルの場合には、ノードＮＢ，ＮＣ，ＮＤに伝達される信号の一致／不一致が判定される。この制御信号ＨＩＺは、外部端子８が開放状態である場合において、不良解析を実行する場合には「Ｈ」レベルに設定される。
【００３８】
ＯＲ回路ＯＲ１は、フリップフロップ回路ＦＦ５，ＦＦ６およびノードＮ２に伝達された信号のＯＲ論理演算結果を出力する。ドライバ回路ＣＩ１２は、タイミング信号生成ユニット１７のＮＡＮＤ回路ＮＤ２の出力信号に応答して活性化され、ＯＲ回路ＯＲ１から出力された信号を判定データＤＩＮとして記憶部１０に出力する。具体的には、上述したように判定データＤＩＮが「Ｌ」レベルであれば正常、「Ｈ」レベルであれば不良と判定される。なお、フリップフロップ回路ＦＦ５〜ＦＦ７は、制御信号ＣＴ（「Ｌ」レベル）に応答して初期状態にリセットされる。
【００３９】
入出力回路３０は、抵抗３６と、ドライバ回路ＣＩ７，ＣＩ８と、トランスファーゲート３２と、インバータ３１とを含む。
【００４０】
ドライバ回路ＣＩ８と、トランスファーゲート３２は、ノードＮＡと、外部端子８と電気的に結合されるノードＮＢとの間に直列に接続される。
ドライバ回路ＣＩ８は、切換制御信号ＳＥに応じてトランスファーゲート３２を介してノードＮＡに伝達された信号をノードＮＢに伝達する。トランスファーゲート３２は、制御信号ＩＯＥおよびインバータ３１を介するその反転信号に応じてオンする。抵抗３６は、ノードＮＣと、外部端子８と電気的に結合されるノードＮＢとの間に配置される。ドライバ回路ＣＩ７は、切換制御信号ＳＥに応じてノードＮＣに伝達された信号をノードＮＤに伝達する。
【００４１】
予備入出力回路４０は、抵抗４６と、インバータ４１，ＩＶ５と、トランスファーゲート４２と、ドライバ回路ＣＩ５，ＣＩ６とを含む。ドライバ回路ＣＩ６と、トランスファーゲート４２は、ノードＮＡと、外部端子８と電気的に結合されるノードＮＢとの間に直列に接続される。
【００４２】
ドライバ回路ＣＩ６は、切換制御信号ＳＥのインバータＩＶ５を介する反転信号に応じてトランスファーゲート４２を介してノードＮＡに伝達された信号をノードＮＢに伝達する。トランスファーゲート４２は、制御信号ＩＯＥおよびインバータ４１を介するその反転信号に応じてオンする。抵抗４６は、ノードＮＣと、外部端子８と電気的に結合されるノードＮＢとの間に配置される。ドライバ回路ＣＩ５は、切換制御信号ＳＥのインバータＩＶ５を介する反転信号に応答してノードＮＣに伝達された信号をノードＮＤに伝達する。抵抗３６および４６は、外部とのショート状態を防止するために設けられる。
【００４３】
入力テストユニット５５は、フリップフロップ回路ＦＦ４と、インバータＩＶ３と、ＡＮＤ回路ＡＤ１と、ＮＡＮＤ回路ＮＤ１，ＮＤ２と、ドライバ回路ＣＩ３，ＣＩ４とを含む。
【００４４】
フリップフロップ回路ＦＦ４は、フリップフロップ回路ＦＦ１と同様の構成であり、出力ノードＱＣと入力ノードＤとが電気的に結合されるフィードバック構成であり、入力ノードＴにクロック信号ＣＬＫが入力される。すなわち、出力ノードＱから１／２倍の周期のクロック信号ＣＬＫ１が出力される。ＡＮＤ回路ＡＤ１は、インバータＩＶ３を介する制御信号ＩＯＥの反転信号とフリップフロップ回路ＦＦ４の出力ノードＱから伝達されるクロック信号ＣＬＫ１の入力とを受けて、そのＡＮＤ論理演算結果をＮＡＮＤ回路ＮＤ１，ＮＤ２にそれぞれ出力する。
【００４５】
ＮＡＮＤ回路ＮＤ１は、クロック信号ＣＬＫとＡＮＤ回路ＡＤ１の出力信号とレジスタ１９から出力される選択信号とを受けてそのＮＡＮＤ論理演算結果を出力する。ＮＡＮＤ回路ＮＤ２は、インバータＩＶ４を介するクロック信号ＣＬＫの反転信号とレジスタ１９から出力される選択信号とＡＮＤ回路ＡＤ１から出力される信号とを受けてそのＮＡＮＤ論理演算結果を出力する。ドライバ回路ＣＩ３は、ＮＡＮＤ回路ＮＤ１の出力信号（「Ｌ」レベル）に応答して電源電圧ＶＣＣの電圧レベルすなわち「Ｈ」レベルをノードＮＣに駆動する。ドライバ回路ＣＩ４は、ＮＡＮＤ回路ＮＤ２の出力信号（「Ｌ」レベル）に応答して接地電圧ＧＮＤの電圧レベルすなわち「Ｌ」レベルをノードＮＣに駆動する。なお、フリップフロップ回路ＦＦ４は、制御信号ＣＴ（「Ｌ」レベル）に応答して初期状態にリセットされる。
【００４６】
上記においては、８ビットのデータ入出力が可能なデータ入出力回路部６において、１ビットのデータの入出力を実行する入出力回路および予備入出力回路の構成について主に説明したが、他のビットに対応する入出力回路および予備入出力回路の構成についても同様の構成である。具体的には、各ビット毎に入出力回路３０、予備入出力回路４０、入力良否判定回路２５、出力良否判定回路２０、入力テストユニット５５、タイミング信号生成ユニット１７が設けられる。
【００４７】
一方、記憶部１０、クロックパルス設定回路１６、不良解析信号生成回路１８は全ビットに対応して共通に設けられる。各ビット毎に設けられたタイミング信号生成ユニット１７は、レジスタ１９からの出力ノードＱからそれぞれ出力される選択信号に応答して対応する出力良否判定回路および入力良否判定回路を活性化させる。
【００４８】
図４のタイミングチャート図を用いて、本発明の実施の形態に従うデータ入出力回路部６の出力不良解析について説明する。
【００４９】
図４を参照して、時刻Ｔ１において、制御信号ＣＴが「Ｈ」レベルに設定される。これに伴い、不良解析が実行される。なお、この場合、制御信号ＩＯＥは、「Ｈ」レベルとする。
【００５０】
クロックパルス設定回路１６において、制御信号ＩＯＥ（「Ｈ」レベル）に応答して、ドライバ回路ＣＩ１が活性化される。これに伴い、クロックパルス設定回路１６のノードＮ０からクロック信号ＣＬＫが不良解析信号生成回路１８に入力される。不良解析信号生成回路１８において、フリップフロップ回路ＦＦ２は、クロック信号ＣＬＫの立下り（「Ｌ」レベル）に同期して、制御信号ＣＴ（「Ｈ」レベル）をラッチして、出力ノードＱから「Ｈ」レベルおよび出力ノードＱＣから「Ｌ」レベルの信号をそれぞれ出力する。これに伴い、上述したようにレジスタ１９の出力ノードＱ０から選択信号（「Ｈ」レベル）が出力される。タイミング信号生成ユニット１７は、制御信号ＩＯＥ（「Ｈ」レベル）および選択信号（「Ｈ」レベル）の入力に伴い、ＮＡＮＤ回路ＮＤ４から出力信号（「Ｌ」レベル）を出力する。したがって、出力良否判定回路２０のドライバ回路ＣＩ１１が活性化される。
【００５１】
出力良否判定回路２０は、ノードＮＡおよびノードＮＢにそれぞれ伝達される信号が一致するか否かを判定し、判定データＤＩＮを出力する。
【００５２】
記憶部１０のレジスタ１２は、上述したように入力ノードＴに入力されるクロック信号に同期して動作する。すなわち、時刻Ｔ３のクロック信号ＣＬＫの立ち下がり（「Ｌ」レベル）に同期して判定データＤＩＮを出力ノードＱ０に設定する。これに伴い、ビット０の判定が実行される。
【００５３】
また、同様の動作が時刻Ｔ３以降、ビット０について説明したのと同様に各ビットに対して実行される。ビット７の判定が完了した時、レジスタ１９の出力ノードＯＵＴは「Ｈ」レベルに設定される。これに伴い、フリップフロップ回路ＦＦ３は、出力ノードＰを「Ｌ」レベルに設定する。したがって、レジスタ１１は、フリップフロップ回路ＦＦ３からの「Ｌ」レベルの出力信号を受けて、レジスタ１２で設定された各出力ノードＱの信号に基づいて各ビットに対応する切換制御信号ＳＥを設定する。たとえば、レジスタ１２の出力ノードＱ０が判定データＤＩＮ（「Ｈ」レベル）の入力を受けて設定された場合、レジスタ１１の出力ノードＱ０から出力される切換制御信号ＳＥは「Ｈ」レベルに設定される。これに伴い、正規の入出力回路３０から冗長構成の予備入出力回路４０に切換えられる。
【００５４】
本実施の形態の構成により、出力良否判定回路２０により、自動的に出力の良否を判定し、判定結果に応じて不良の入出力回路を救済し、予備の入出力回路に置換することができる。
【００５５】
図５のタイミングチャート図を用いて本発明の実施の形態に従うデータ入出力回路部６の入力不良解析について説明する。なお、制御信号ＨＩＺは、「Ｌ」レベルに設定されているものとする。
【００５６】
図５を参照して、時刻Ｔ４において、制御信号ＣＴが「Ｈ」レベルに設定される。これに伴い、不良解析が実行される。なお、この場合、制御信号ＩＯＥは、「Ｌ」レベルとする。本実施の形態に従う入力不良解析は、外部から入力される信号の不良解析ならびに内部でテスト信号として生成されるテストデータの不良解析を並列に実行する。具体的には、２周期のクロック信号ＣＬＫにおいて、１ビットの入力不良解析が実行され、最初の１周期のクロック信号ＣＬＫにおいて、外部入力の不良解析が実行される。一方、残りの一周期のクロック信号ＣＬＫにおいて、内部でテスト信号として生成されるテストデータの不良解析が実行される。
【００５７】
クロックパルス設定回路１６において、制御信号ＩＯＥ（「Ｌ」レベル）に応答して、ドライバ回路ＣＩ２が活性化される。これに伴い、クロックパルス設定回路１６のノードＮ０からクロック信号ＣＬＫの１／２倍の周期のクロック信号ＣＬＫ１が不良解析信号生成回路１８に入力される。不良解析信号生成回路１８において、フリップフロップ回路ＦＦ２は、クロック信号ＣＬＫ１の立下り（「Ｌ」レベル）に同期して、制御信号ＣＴ（「Ｈ」レベル）をラッチして、出力ノードＱから「Ｈ」レベルおよび出力ノードＱＣから「Ｌ」レベルの信号をそれぞれ出力する。これに伴い、上述したようにレジスタ１９の出力ノードＱ０から選択信号（「Ｈ」レベル）が出力される。タイミング信号生成ユニット１７は、制御信号ＩＯＥ（「Ｌ」レベル）および選択信号（「Ｈ」レベル）の入力に伴い、ＮＡＮＤ回路ＮＤ３から出力信号（「Ｌ」レベル）を出力する。したがって、入力良否判定回路２５のドライバ回路ＣＩ１２が活性化される。
【００５８】
入力良否判定回路２５は、時刻Ｔ４−Ｔ５の最初の１周期のクロック信号ＣＬＫの期間において、ノードＮＢおよびノードＮＤに伝達された信号が一致するか否かを判定し、その判定結果をフリップフロップ回路ＦＦ６の入力ノードＤに入力する。フリップフロップ回路ＦＦ６は、その判定結果をラッチして出力ノードＱから出力する。これに伴い、外部端子８から入力されるデータの入力判定を実行することができる。具体的には、ノードＮＢおよびノードＮＤに伝達された信号が一致していれば、フリップフロップ回路ＦＦ６に「Ｌ」レベルの信号が出力ノードＱから出力され、不一致であれば、「Ｈ」レベルの信号が出力ノードＱから出力される。
【００５９】
時刻Ｔ５において、入力テストユニット５５によって生成されたテストデータの不良解析が実行される。
【００６０】
入力テストユニット５５は、クロック信号ＣＬＫ１の立上り（「Ｈ」レベル）に同期して活性化される。具体的には、ＡＮＤ回路ＡＤ１は、クロック信号ＣＬＫ１が「Ｈ」レベルの場合にその出力信号を「Ｈ」レベルに設定する。入力テストユニット５５において、時刻Ｔ５においてクロック信号ＣＬＫが「Ｌ」レベルに立ち下がるに従い、ＮＡＮＤ回路ＮＤ２はその出力信号を「Ｌ」レベルに設定する。これに伴い、ドライバ回路ＣＩ４が活性化される。したがって、ノードＮＣに接地電圧ＧＮＤすなわち「Ｌ」レベルの信号が駆動される。
【００６１】
これに基づき、入力良否判定回路２５の排他的論理ＯＲ回路ＸＮ２において、ノードＮＣおよびノードＮＤに伝達された信号と、クロック信号ＣＬＫとがすべて同じ論理レベルすなわち「Ｌ」レベルとして一致しているか否かを判定する。排他的論理ＯＲ回路ＸＮ２に入力される信号が全て「Ｌ」レベルで一致している場合には、「Ｌ」レベルが出力され正常である。一方、入力される信号の１つが「Ｈ」レベルである場合には、「Ｈ」レベルが出力され不良である。この排他的論理ＯＲ回路ＸＮ２の判定結果は、時刻Ｔ６においてフリップフロップ回路ＦＦ５において保持され、出力ノードＱから出力される。
【００６２】
また、時刻Ｔ６において、クロック信号ＣＬＫの立上り（「Ｈ」レベル）に同期して、ＮＡＮＤ回路ＮＤ１がその出力信号を「Ｌ」レベルに設定する。これに伴い、ドライバ回路ＣＩ３が活性化される。したがって、ノードＮＣに電源電圧ＶＣＣすなわち「Ｈ」レベルの信号が駆動される。
【００６３】
これに基づき、入力良否判定回路２５の排他的論理ＯＲ回路ＸＮ２において、ノードＮＣおよびノードＮＤに伝達された信号と、クロック信号ＣＬＫとがすべて同じ論理レベルすなわち「Ｈ」レベルとして一致しているか否かを判定する。排他的論理ＯＲ回路ＸＮ２の出力信号が「Ｌ」レベルであれば全て一致として正常であり、「Ｈ」レベルであれば不一致として不良であると判定することができる。この排他的論理ＯＲ回路ＸＮ２の判定結果はノードＮ２を介して、ＯＲ回路ＯＲ１に入力される。
【００６４】
最終的にＯＲ回路ＯＲ１は、フリップフロップ回路ＦＦ５，ＦＦ６にラッチしていた判定結果および時刻Ｔ６以降において排他的論理ＯＲ回路ＸＮ２から出力される出力信号のＯＲ論理演算結果を判定データＤＩＮとして出力する。上述したように判定データＤＩＮが「Ｌ」レベルであれば正常と判定され、「Ｈ」レベルであれば不良と判定される。
【００６５】
記憶部１０のレジスタ１２は、上述したように入力ノードＴに入力されるクロック信号に同期して動作する。すなわち、時刻Ｔ７のクロック信号ＣＬＫ１の立ち下がり（「Ｌ」レベル）に同期して判定データＤＩＮを出力ノードＱ０に設定する。これに伴い、ビット０の判定が完了する。
【００６６】
時刻Ｔ７以降において、クロック信号ＣＬＫ１の立下り（「Ｌ」レベル）に同期して、同様の不良解析がビット０について説明したのと同様に各ビットで実行される。ビット７の判定が完了した時、レジスタ１９の出力ノードＯＵＴは「Ｈ」レベルに設定される。フリップフロップ回路ＦＦ３は、これに伴い、出力ノードＰを「Ｌ」レベルに設定する。したがって、レジスタ１１は、フリップフロップ回路ＦＦ３からの「Ｌ」レベルの出力信号を受けて、レジスタ１２で設定された各出力ノードＱの信号に基づいて各ビットに対応する切換制御信号ＳＥを設定する。たとえば、レジスタ１２の出力ノードＱ０が判定データＤＩＮ（「Ｈ」レベル）の入力を受けて設定された場合、レジスタ１１の出力ノードＱ０から出力される切換制御信号ＳＥは、「Ｈ」レベルに設定される。これに伴い、正規の入出力回路３０から冗長構成の予備入出力回路４０に切り換えられる。
【００６７】
本実施の形態の構成により、入力良否判定回路２５により、自動的に入力の良否を判定し、判定結果に応じて不良の入出力回路を救済し、予備の入出力回路に置換することができる。なお、上記のタイミングチャート図においては、制御信号ＨＩＺを「Ｌ」レベルである場合について、「Ｌ」レベルのテストデータの入力判定および「Ｈ」レベルのテストデータの入力判定を実行する構成について説明したが、制御信号ＨＩＺを「Ｈ」レベルに設定することにより、外部端子８が開放状態である場合における入力判定を実行することも可能である。具体的には、排他的論理ＯＲ回路ＸＮ２において、ノードＮＢ，ＮＣ，ＮＤに伝達された信号の一致／不一致が判定される。
【００６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６９】
【発明の効果】
以上説明したように、本発明は、入出力回路と、入出力回路を救済するための予備入出力回路とを設ける。また、内部ノードに伝達された内部データ信号と外部端子に伝達された外部データ信号との比較に基づいて入出力回路の不良を判定する判定回路を設けて、当該判定回路の判定結果に基づいて予備入出力回路と切換える制御回路を設ける。当該構成により、不良が入出力回路で生じた場合においても、判定回路の判定結果に基づいて予備入出力回路に切換えることにより不良となった入出力回路を救済することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うメモリデバイス１の概略ブロック図である。
【図２】本発明の実施の形態に従うデータ入出力回路部６の概略ブロック図である。
【図３】データ入出力回路部６の具体的な回路構成図である。
【図４】本発明の実施の形態に従うデータ入出力回路部の出力不良解析について説明するタイミングチャート図である。
【図５】本発明の実施の形態に従うデータ入出力回路部の入力不良解析について説明するタイミングチャート図である。
【符号の説明】
１ メモリデバイス、２ コントロール回路、３ 行選択回路、４ 列選択回路、５ メモリアレイ、６ データ入出力回路部、７ 制御信号ピン、７＃ アドレスピン、８ 外部端子、９ 入出力制御回路、１０ 記憶部、１５ タイミング信号発生回路、２０ 出力良否判定回路、２５ 入力良否判定回路、３０ 入出力回路、４０ 予備入出力回路、５５ 入力テストユニット、６０ インターフェイス部。
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に不良となった入出力回路を救済する冗長回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路等のデバイスの故障は、３つの期間に大別され、時間の経過につれて初期故障期間、偶発故障期間、摩耗故障期間を挙げることができる。初期故障は、使用直後に発生する故障でデバイス作製時の欠陥が現われたものである。この不良の割合は時間とともに急速に減少していく。その後は低い故障率がある一定期間長く続く偶発故障期間に入る。やがてデバイスは耐用寿命に近づき、急激に故障率が増大する。デバイスは、上記の偶発故障期間内で使用することが望ましくこの領域が耐用期間となる。
【０００３】
一方で、ユーザは、この偶発故障期間内に生じた偶発故障を即座に検知し、不良品の除去等の対応が求められる。
【０００４】
特開２０００−２９８５９号公報においては、データを出力する出力回路において、出力回路の出力端子の破壊等により本来出力すべきデータレベルが異なった場合に異常を検知することが可能な半導体集積回路について開示されている。
【０００５】
また、特開平６−８３９８４号公報においては、マイクロコンピュータ間での入出力回路を介するデータ転送において、端子破壊等によるデータの異常転送を高速に検出することが可能な入出力回路について開示されている。
【０００６】
したがって、これらの構成により、データの入力もしくは出力を実行する回路において、異常を即座に検知し、対応することが可能である。
【０００７】
【特許文献１】
特開２０００−２９８５９号公報（図１：２頁）
【０００８】
【特許文献２】
特開平６−８３９８４号公報（図３：２頁）
【０００９】
【発明が解決しようとする課題】
一方、上記公報に基づく方式に基づき、データの入力もしくは出力を実行する回路（以下においては、入出力回路ともいう）において、異常を検出し、不良品を除去することが可能であるが、当該異常検出に基づいて不良の入出力回路を冗長回路に置換することが可能であれば偶発故障が生じた場合においても、さらに耐用寿命を延ばすことが可能である。
【００１０】
本発明は、データの入出力を実行する入出力回路の不良を自動的に検知し、その不良結果に基づいて不良の入出力回路を救済する半導体集積回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体集積装置は、入出力回路と、予備入出力回路と、判定回路と、制御回路とを含む。入出力回路は、内部回路と電気的に接続された内部ノードと外部端子との間で信号を授受する。予備入出力回路は、内部ノードと外部端子との間に設けられ、不良である入出力回路の救済に用いられる。判定回路は、内部ノードに伝達された内部データ信号と外部端子に伝達された外部データ信号との比較に基づいて入出力回路の不良を判定する。制御回路は、判定回路の判定結果に基づいて入出力回路と予備入出力回路とを切換える。
【００１２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００１３】
図１は、本発明の実施の形態に従うメモリデバイス１の概略ブロック図である。なお、本発明の実施の形態においては、半導体集積回路として一例としてメモリアレイを含むメモリデバイス１を用いて説明するが、メモリデバイス１以外の他のデバイスについても同様に適用可能である。
【００１４】
図１を参照して、本発明の実施の形態１に従うメモリデバイス１は、行列状に集積配置されたメモリアレイ５と、アドレスピン７♯から入力されるアドレスＡＤＤに基づいてメモリアレイ５の行選択を実行する行選択回路３と、アドレスＡＤＤに基づいてメモリアレイ５の列選択を実行する列選択回路４と、列選択回路４の列選択結果に基づいてメモリアレイ５の選択列と入出力線ＩＯとを電気的に結合する入出力制御回路９と、入出力線ＩＯと外部端子８との間でデータＤＱの授受を実行するデータ入出力回路部６と、制御信号ピン７から入力されるコマンドＣＭＤに応じてメモリデバイス１全体を制御するコントロール回路２とを備える。
【００１５】
図２は、本発明の実施の形態に従うデータ入出力回路部６の概略ブロック図である。
【００１６】
図２を参照して、本発明の実施の形態に従うデータ入出力回路部６は、記憶部１０と、不良解析を実行する制御信号を生成するためのタイミング信号発生回路１５と、入出力回路の入力不良を判定する入力良否判定回路２５と、入出力回路の出力不良を判定する出力良否判定回路２０と、入出力線ＩＯからの内部データの入力を受けるとともに入出力線ＩＯに対して外部から伝達された外部データを出力するインターフェイス部６０と、インターフェイス部６０を介して入出力線ＩＯと外部端子８との間でデータの入出力を実行する入出力回路３０と、入出力回路３０の冗長回路として設けられる予備入出力回路４０とを備える。また、データ入出力回路部６は、入力不良解析時において、入出力回路に対して所望のテストデータを入力する入力テストユニット５５とを備える。
【００１７】
記憶部１０は、入力良否判定回路２５および出力良否判定回路２０からの判定結果の入力を受けて記憶し、入出力回路３０と予備入出力回路４０とを切換える切換制御信号ＳＥを生成する。
【００１８】
タイミング信号発生回路１５は、制御信号ＩＯＥおよびＣＴならびにクロック信号ＣＬＫの入力に基づいて不良解析の実行を指示する制御信号を生成する。
【００１９】
出力良否判定回路２０は、外部端子８と電気的に結合されたノードＮＢに伝達されたデータと、ノードＮＡを介してインターフェイス部６０から入出力回路３０に伝達されるデータとを比較する。
【００２０】
入力良否判定回路２５は、クロック信号ＣＬＫに同期して動作し、ノードＮＢ，ＮＣ，ＮＤのデータレベルをそれぞれ比較する。また、制御信号ＨＩＺに応答して、外部端子８が開放状態である場合においても不良解析を実行可能である。
【００２１】
入出力回路３０は、制御信号ＩＯＥに応答して入出力動作を切換え、入力動作においてはノードＮＢに伝達された信号をノードＮＤに出力し、出力動作においてはノードＮＡに伝達された信号をノードＮＢに出力する。予備入出力回路４０も同様の機能を有し、制御信号ＩＯＥに応答して入出力動作を切換え、入力動作においてはノードＮＢに伝達された信号をノードＮＤに出力し、出力動作においてはノードＮＡに伝達された信号をノードＮＢに出力する。入出力回路３０および予備入出力回路４０は、記憶部１０に設定される切換制御信号ＳＥに応答して切換えられる。
【００２２】
図３は、図２のデータ入出力回路部６の具体的な回路構成図である。
図３を参照して、タイミング信号発生回路１５は、クロックパルス設定回路１６と、不良解析信号生成回路１８と、タイミング信号生成ユニット１７とを含む。なお、本構成は、８ビットの入出力データの不良解析に対応可能な構成であるが、各ビットの不良解析は同様の構成であるためここでは、１ビットの入出力データの不良解析について説明する。
【００２３】
クロックパルス設定回路１６は、フリップフロップ回路ＦＦ１と、インバータＩＶ１と、ドライバ回路ＣＩ１，ＣＩ２とを含む。
【００２４】
フリップフロップ回路のノードＴは、クロック信号ＣＬＫの入力を受ける。また、フリップフロップ回路ＦＦ１の出力ノードＱＣは、フリップフロップ回路ＦＦ１の入力ノードＤにフィードバックされる。また、ドライバ回路ＣＩ２は、制御信号ＩＯＥ（「Ｌ」レベル）に応答して活性化され、フリップフロップ回路ＦＦ１の出力ノードＱから伝達される信号をノードＮ０に伝達する。すなわち、いわゆるバッファ回路として機能する。以下において説明するドライバ回路についても同様である。また、ドライバ回路ＣＩ１は、インバータＩＶ１を介する制御信号ＩＯＥの反転信号（「Ｌ」レベル）に応答して活性化され、クロック信号ＣＬＫをノードＮ０に伝達する。ここで、フリップフロップ回路ＦＦ１は、クロック信号ＣＬＫの立下りに同期して動作する。具体的には、クロック信号ＣＬＫの周期の１／２倍のクロック信号ＣＬＫ１が出力ノードＱから出力される。したがって、クロックパルス設定回路１６は、制御信号ＩＯＥ（「Ｈ」レベル）に応答して、ノードＮ０からクロック信号ＣＬＫを不良解析信号生成回路１８に伝達する。一方、制御信号ＩＯＥ（「Ｌ」レベル）に応答して、ノードＮ０からクロック信号ＣＬＫ１を不良解析信号生成回路１８に伝達する。なお、フリップフロップ回路ＦＦ１は、外部から入力される制御信号ＲＳＴに応答して初期状態にリセットされる。
【００２５】
不良解析信号生成回路１８は、フリップフロップ回路ＦＦ２，ＦＦ３と、インバータＩＶ２と、ＡＮＤ回路ＡＤ２と、レジスタ１９とを含む。
【００２６】
フリップフロップ回路ＦＦ２は、不良解析時において、入力ノードに制御信号ＣＴ（「Ｈ」レベル）を受ける。また、入力ノードＴにノードＮ０から伝達されたクロック信号を受ける。フリップフロップ回路ＦＦ２は、ノードＮ０から伝達されるクロック信号に同期して動作する。具体的には、入力ノードＴに入力されるノードＮ０から伝達されるクロック信号の立下りに同期して、入力ノードＤに入力される制御信号ＣＴを取り込み、出力ノードＱから出力する。フリップフロップ回路ＦＦ２の出力ノードＱから出力される信号は、フリップフロップ回路ＦＦ３の入力ノードＳに伝達される。フリップフロップ回路ＦＦ２の出力ノードＱＣは、出力ノードＱの反転信号をレジスタ１９の入力ノードＩＮに伝達する。なお、フリップフロップ回路ＦＦ２は、外部から入力される制御信号ＲＳＴに応答して初期状態にリセットされる。
【００２７】
レジスタ１９は、入力ノードＴに伝達されるクロック信号に同期して動作する。具体的には、入力ノードＩＮに伝達された信号に基づいて、ノードＮ０から伝達されるクロック信号の立下り（「Ｌ」レベル）に同期して、昇順的に１ビットずつ出力ノードＱ０〜Ｑ７から選択信号（「Ｈ」レベル）を出力する。また、出力ノードＱ７から選択信号（「Ｈ」レベル）が出力された後次のクロック信号の立下りに同期して、レジスタ１９は、出力ノードＯＵＴから「Ｈ」レベルの信号を出力する。
【００２８】
フリップフロップ回路ＦＦ３は、インバータＩＶ２を介する出力ノードＯＵＴからの反転信号を入力ノードＲに受ける。また、フリップフロップ回路ＦＦ３は、入力ノードＳに伝達された信号に応答して、出力ノードＰから所定の論理レベルの信号を出力する。具体的には、入力ノードＳに「Ｈ」レベルの信号が入力されると、フリップフロップ回路ＦＦ３は、出力ノードＰから「Ｈ」レベルの信号を出力する。そして、入力ノードＲに「Ｌ」レベルの信号が入力されると、出力ノードＰから出力信号をリセットして「Ｌ」レベルに設定する。
【００２９】
一例として、制御信号ＣＴ（「Ｈ」レベル）が入力された場合、フリップフロップ回路ＦＦ２は、クロック信号の立下り（「Ｌ」レベル）に同期して、制御信号ＣＴ（「Ｈ」レベル）をラッチして、出力ノードＱから「Ｈ」レベルの信号を出力する。フリップフロップ回路ＦＦ３は、入力ノードＳに「Ｈ」レベルの信号を受けて、出力ノードＱから「Ｈ」レベルの信号を出力する。また、レジスタ１９は、フリップフロップ回路ＦＦ２の出力ノードＱＣから「Ｌ」レベルの信号を入力ノードＩＮに受ける。これに伴い、レジスタ１９は、活性化され、クロック信号の立下りに同期して昇順的に出力ノードＱ０〜Ｑ７からそれぞれ選択信号（「Ｈ」レベル）を出力する。したがって、まず最初に出力ノードＱ０から選択信号（「Ｈ」レベル）が出力される。
【００３０】
ＡＮＤ回路ＡＤ２は、フリップフロップ回路ＦＦ３の出力ノードＰから伝達される信号と、ノードＮ０から伝達されるクロック信号との入力を受けて、そのＡＮＤ論理演算結果を記憶部１０のレジスタ１２の入力ノードＴに出力する。
【００３１】
ここで、ＡＮＤ回路ＡＤ２の出力信号について考える。ＡＮＤ回路ＡＤ２の一方の入力信号は、フリップフロップ回路ＦＦ３の出力ノードＰから伝達される信号である。この出力ノードＰから伝達される信号は、一旦「Ｈ」レベルに設定されると、固定された状態を維持し続ける。したがって、ＡＮＤ回路ＡＤ２は、他方に入力される信号の論理レベルをそのまま出力する。すなわち、レジスタ１２の入力ノードＴには、ノードＮ０から伝達されるクロック信号が入力される。
【００３２】
タイミング信号生成ユニット１７は、ＮＡＮＤ回路ＮＤ３，ＮＤ４と、インバータＩＶ８とを含む。ＮＡＮＤ回路ＮＤ４は、レジスタ１９の出力ノードＱ０から伝達される選択信号と制御信号ＩＯＥとの入力を受けてそのＮＡＮＤ論理演算結果を入力良否判定回路２５に出力する。ＮＡＮＤ回路ＮＤ３は、インバータＩＶ８を介する制御信号ＩＯＥの反転信号とレジスタ１９の出力ノードＱ０から伝達された信号とを受けてそのＮＡＮＤ論理演算結果を出力良否判定回路２０に出力する。一例として、出力ノードＱ０から「Ｈ」レベルの選択信号が伝達された場合、制御信号ＩＯＥ（「Ｈ」レベル）に応答して、ＮＡＮＤ回路ＮＤ４は、その出力信号を「Ｌ」レベルに設定する。一方、制御信号ＩＯＥ（「Ｌ」レベル）に応答して、ＮＡＮＤ回路ＮＤ３は、その出力信号を「Ｌ」レベルに設定する。
【００３３】
記憶部１０は、レジスタ１１，１２と、抵抗１３とを含む。レジスタ１２は、入力ノードＩＮに入力される判定データＤＩＮをノードＴに入力される信号に同期して出力ノードＱ０〜Ｑ７から昇順的に出力する。レジスタ１１は、レジスタ１２の出力ノードＱ０〜Ｑ７から出力された判定データＤＩＮを保持し、入力ノードＴに入力される信号に応答して出力ノードＱ０〜Ｑ７からそれぞれ切換制御信号ＳＥとして出力する。なお、レジスタ１１の入力ノードＴは、フリップフロップ回路ＦＦ３の出力ノードＰから伝達される信号を受ける。抵抗１３は、入力ノードＩＮと接地電圧ＧＮＤとの間に配置される。この抵抗は、記憶部１０においてレジスタ１２に入力される判定データＤＩＮの初期状態を「Ｌ」レベルに設定するために設けられている。
【００３４】
出力良否判定回路２０は、ドライバ回路ＣＩ１１と、排他的論理ＯＲ回路ＸＮ３とを含む。排他的論理ＯＲ回路ＸＮ３は、ノードＮＡおよび外部端子８と電気的に結合されるノードＮＢにそれぞれ伝達される信号を受けて、その排他的論理ＯＲ演算結果を出力する。ドライバ回路ＣＩ１１は、タイミング信号生成ユニット１７のＮＡＮＤ回路ＮＤ３からの出力信号（「Ｌ」レベル）に応答して活性化され、排他的論理ＯＲ回路ＸＮ３の出力信号を判定データＤＩＮとして出力する。具体的には、ノードＮＡとノードＮＢに伝達される信号レベルが同一であれば判定データＤＩＮは「Ｌ」レベルに設定される。一方、ノードＮＡとノードＮＢに伝達される信号が不一致であれば判定データＤＩＮは「Ｈ」レベルに設定される。すなわち、判定データＤＩＮが「Ｌ」レベルであれば正常、「Ｈ」レベルであれば不良と判定される。
【００３５】
入力良否判定回路２５は、フリップフロップ回路ＦＦ５〜ＦＦ７と、ドライバ回路ＣＩ９，ＣＩ１０，ＣＩ１２と、ＯＲ回路ＯＲ１と、排他的論理ＯＲ回路ＸＮ１，ＸＮ２と、インバータＩＶ６，ＩＶ７とを含む。排他的論理ＯＲ回路ＸＮ１は、出力ノードＮＤおよび外部端子８と電気的に結合されるノードＮＢにそれぞれ伝達された信号を受けて、その排他的論理ＯＲ演算結果をフリップフロップ回路ＦＦ６の入力ノードＤに出力する。したがって、ノードＮＤとノードＮＢに伝達された信号が一致していればフリップフロップ回路ＦＦ６の入力ノードＤに「Ｌ」レベルが入力される。一方、不一致であれば、入力ノードＤに「Ｈ」レベルが入力される。
【００３６】
フリップフロップ回路ＦＦ７は、フリップフロップ回路ＦＦ１と同様の構成であり、出力ノードＱＣと入力ノードＤとが電気的に結合されたフィードバック構成であり、入力ノードＴにクロック信号ＣＬＫが入力される。すなわち、出力ノードＴから１／２倍の周期のクロック信号ＣＬＫ１が出力される。フリップフロップ回路ＦＦ６は、入力ノードＴに入力されるクロック信号ＣＬＫ１の立下りに同期して、入力ノードＤに入力される排他的論理ＯＲ回路ＸＮ１の出力信号を取り込んで、出力ノードＱから出力する。
【００３７】
排他的論理ＯＲ回路ＸＮ２は、ノードＮＣ、ＮＤおよびＮ１に伝達された信号をそれぞれ受けてその排他的論理ＯＲ演算結果をノードＮ２に出力する。フリップフロップ回路ＦＦ５は、インバータＩＶ７を介するクロック信号ＣＬＫの反転信号の入力に同期して動作する。具体的には、入力ノードＴに入力されるクロック信号ＣＬＫの反転信号の立下り（「Ｌ」レベル）に同期して、ノードＮ２に伝達される信号をラッチして、出力ノードＱから出力する。ドライバ回路ＣＩ９は、制御信号ＨＩＺのインバータＩＶ６を介する反転信号（「Ｌ」レベル）の入力を受けて活性化され、外部端子８と電気的に結合されたノードＮＢに伝達された信号をノードＮ１に伝達する。ドライバ回路ＣＩ１０は、制御信号ＨＩＺ（「Ｌ」レベル）の入力に応答してクロック信号ＣＬＫをノードＮ１に伝達する。したがって、制御信号ＨＩＺが「Ｈ」レベルの場合には、ノードＮＢからノードＮ１に信号が伝達される。一方、制御信号ＨＩＺが「Ｌ」レベルの場合には、クロック信号ＣＬＫがノードＮ１に伝達される。通常の場合には制御信号ＨＩＺは「Ｌ」レベルに設定され低る。したがって、ノードＮＢとノードＮＤとに伝達される信号のみの一致／不一致が判定されるが、制御信号ＨＩＺが「Ｈ」レベルの場合には、ノードＮＢ，ＮＣ，ＮＤに伝達される信号の一致／不一致が判定される。この制御信号ＨＩＺは、外部端子８が開放状態である場合において、不良解析を実行する場合には「Ｈ」レベルに設定される。
【００３８】
ＯＲ回路ＯＲ１は、フリップフロップ回路ＦＦ５，ＦＦ６およびノードＮ２に伝達された信号のＯＲ論理演算結果を出力する。ドライバ回路ＣＩ１２は、タイミング信号生成ユニット１７のＮＡＮＤ回路ＮＤ２の出力信号に応答して活性化され、ＯＲ回路ＯＲ１から出力された信号を判定データＤＩＮとして記憶部１０に出力する。具体的には、上述したように判定データＤＩＮが「Ｌ」レベルであれば正常、「Ｈ」レベルであれば不良と判定される。なお、フリップフロップ回路ＦＦ５〜ＦＦ７は、制御信号ＣＴ（「Ｌ」レベル）に応答して初期状態にリセットされる。
【００３９】
入出力回路３０は、抵抗３６と、ドライバ回路ＣＩ７，ＣＩ８と、トランスファーゲート３２と、インバータ３１とを含む。
【００４０】
ドライバ回路ＣＩ８と、トランスファーゲート３２は、ノードＮＡと、外部端子８と電気的に結合されるノードＮＢとの間に直列に接続される。
ドライバ回路ＣＩ８は、切換制御信号ＳＥに応じてトランスファーゲート３２を介してノードＮＡに伝達された信号をノードＮＢに伝達する。トランスファーゲート３２は、制御信号ＩＯＥおよびインバータ３１を介するその反転信号に応じてオンする。抵抗３６は、ノードＮＣと、外部端子８と電気的に結合されるノードＮＢとの間に配置される。ドライバ回路ＣＩ７は、切換制御信号ＳＥに応じてノードＮＣに伝達された信号をノードＮＤに伝達する。
【００４１】
予備入出力回路４０は、抵抗４６と、インバータ４１，ＩＶ５と、トランスファーゲート４２と、ドライバ回路ＣＩ５，ＣＩ６とを含む。ドライバ回路ＣＩ６と、トランスファーゲート４２は、ノードＮＡと、外部端子８と電気的に結合されるノードＮＢとの間に直列に接続される。
【００４２】
ドライバ回路ＣＩ６は、切換制御信号ＳＥのインバータＩＶ５を介する反転信号に応じてトランスファーゲート４２を介してノードＮＡに伝達された信号をノードＮＢに伝達する。トランスファーゲート４２は、制御信号ＩＯＥおよびインバータ４１を介するその反転信号に応じてオンする。抵抗４６は、ノードＮＣと、外部端子８と電気的に結合されるノードＮＢとの間に配置される。ドライバ回路ＣＩ５は、切換制御信号ＳＥのインバータＩＶ５を介する反転信号に応答してノードＮＣに伝達された信号をノードＮＤに伝達する。抵抗３６および４６は、外部とのショート状態を防止するために設けられる。
【００４３】
入力テストユニット５５は、フリップフロップ回路ＦＦ４と、インバータＩＶ３と、ＡＮＤ回路ＡＤ１と、ＮＡＮＤ回路ＮＤ１，ＮＤ２と、ドライバ回路ＣＩ３，ＣＩ４とを含む。
【００４４】
フリップフロップ回路ＦＦ４は、フリップフロップ回路ＦＦ１と同様の構成であり、出力ノードＱＣと入力ノードＤとが電気的に結合されるフィードバック構成であり、入力ノードＴにクロック信号ＣＬＫが入力される。すなわち、出力ノードＱから１／２倍の周期のクロック信号ＣＬＫ１が出力される。ＡＮＤ回路ＡＤ１は、インバータＩＶ３を介する制御信号ＩＯＥの反転信号とフリップフロップ回路ＦＦ４の出力ノードＱから伝達されるクロック信号ＣＬＫ１の入力とを受けて、そのＡＮＤ論理演算結果をＮＡＮＤ回路ＮＤ１，ＮＤ２にそれぞれ出力する。
【００４５】
ＮＡＮＤ回路ＮＤ１は、クロック信号ＣＬＫとＡＮＤ回路ＡＤ１の出力信号とレジスタ１９から出力される選択信号とを受けてそのＮＡＮＤ論理演算結果を出力する。ＮＡＮＤ回路ＮＤ２は、インバータＩＶ４を介するクロック信号ＣＬＫの反転信号とレジスタ１９から出力される選択信号とＡＮＤ回路ＡＤ１から出力される信号とを受けてそのＮＡＮＤ論理演算結果を出力する。ドライバ回路ＣＩ３は、ＮＡＮＤ回路ＮＤ１の出力信号（「Ｌ」レベル）に応答して電源電圧ＶＣＣの電圧レベルすなわち「Ｈ」レベルをノードＮＣに駆動する。ドライバ回路ＣＩ４は、ＮＡＮＤ回路ＮＤ２の出力信号（「Ｌ」レベル）に応答して接地電圧ＧＮＤの電圧レベルすなわち「Ｌ」レベルをノードＮＣに駆動する。なお、フリップフロップ回路ＦＦ４は、制御信号ＣＴ（「Ｌ」レベル）に応答して初期状態にリセットされる。
【００４６】
上記においては、８ビットのデータ入出力が可能なデータ入出力回路部６において、１ビットのデータの入出力を実行する入出力回路および予備入出力回路の構成について主に説明したが、他のビットに対応する入出力回路および予備入出力回路の構成についても同様の構成である。具体的には、各ビット毎に入出力回路３０、予備入出力回路４０、入力良否判定回路２５、出力良否判定回路２０、入力テストユニット５５、タイミング信号生成ユニット１７が設けられる。
【００４７】
一方、記憶部１０、クロックパルス設定回路１６、不良解析信号生成回路１８は全ビットに対応して共通に設けられる。各ビット毎に設けられたタイミング信号生成ユニット１７は、レジスタ１９からの出力ノードＱからそれぞれ出力される選択信号に応答して対応する出力良否判定回路および入力良否判定回路を活性化させる。
【００４８】
図４のタイミングチャート図を用いて、本発明の実施の形態に従うデータ入出力回路部６の出力不良解析について説明する。
【００４９】
図４を参照して、時刻Ｔ１において、制御信号ＣＴが「Ｈ」レベルに設定される。これに伴い、不良解析が実行される。なお、この場合、制御信号ＩＯＥは、「Ｈ」レベルとする。
【００５０】
クロックパルス設定回路１６において、制御信号ＩＯＥ（「Ｈ」レベル）に応答して、ドライバ回路ＣＩ１が活性化される。これに伴い、クロックパルス設定回路１６のノードＮ０からクロック信号ＣＬＫが不良解析信号生成回路１８に入力される。不良解析信号生成回路１８において、フリップフロップ回路ＦＦ２は、クロック信号ＣＬＫの立下り（「Ｌ」レベル）に同期して、制御信号ＣＴ（「Ｈ」レベル）をラッチして、出力ノードＱから「Ｈ」レベルおよび出力ノードＱＣから「Ｌ」レベルの信号をそれぞれ出力する。これに伴い、上述したようにレジスタ１９の出力ノードＱ０から選択信号（「Ｈ」レベル）が出力される。タイミング信号生成ユニット１７は、制御信号ＩＯＥ（「Ｈ」レベル）および選択信号（「Ｈ」レベル）の入力に伴い、ＮＡＮＤ回路ＮＤ４から出力信号（「Ｌ」レベル）を出力する。したがって、出力良否判定回路２０のドライバ回路ＣＩ１１が活性化される。
【００５１】
出力良否判定回路２０は、ノードＮＡおよびノードＮＢにそれぞれ伝達される信号が一致するか否かを判定し、判定データＤＩＮを出力する。
【００５２】
記憶部１０のレジスタ１２は、上述したように入力ノードＴに入力されるクロック信号に同期して動作する。すなわち、時刻Ｔ３のクロック信号ＣＬＫの立ち下がり（「Ｌ」レベル）に同期して判定データＤＩＮを出力ノードＱ０に設定する。これに伴い、ビット０の判定が実行される。
【００５３】
また、同様の動作が時刻Ｔ３以降、ビット０について説明したのと同様に各ビットに対して実行される。ビット７の判定が完了した時、レジスタ１９の出力ノードＯＵＴは「Ｈ」レベルに設定される。これに伴い、フリップフロップ回路ＦＦ３は、出力ノードＰを「Ｌ」レベルに設定する。したがって、レジスタ１１は、フリップフロップ回路ＦＦ３からの「Ｌ」レベルの出力信号を受けて、レジスタ１２で設定された各出力ノードＱの信号に基づいて各ビットに対応する切換制御信号ＳＥを設定する。たとえば、レジスタ１２の出力ノードＱ０が判定データＤＩＮ（「Ｈ」レベル）の入力を受けて設定された場合、レジスタ１１の出力ノードＱ０から出力される切換制御信号ＳＥは「Ｈ」レベルに設定される。これに伴い、正規の入出力回路３０から冗長構成の予備入出力回路４０に切換えられる。
【００５４】
本実施の形態の構成により、出力良否判定回路２０により、自動的に出力の良否を判定し、判定結果に応じて不良の入出力回路を救済し、予備の入出力回路に置換することができる。
【００５５】
図５のタイミングチャート図を用いて本発明の実施の形態に従うデータ入出力回路部６の入力不良解析について説明する。なお、制御信号ＨＩＺは、「Ｌ」レベルに設定されているものとする。
【００５６】
図５を参照して、時刻Ｔ４において、制御信号ＣＴが「Ｈ」レベルに設定される。これに伴い、不良解析が実行される。なお、この場合、制御信号ＩＯＥは、「Ｌ」レベルとする。本実施の形態に従う入力不良解析は、外部から入力される信号の不良解析ならびに内部でテスト信号として生成されるテストデータの不良解析を並列に実行する。具体的には、２周期のクロック信号ＣＬＫにおいて、１ビットの入力不良解析が実行され、最初の１周期のクロック信号ＣＬＫにおいて、外部入力の不良解析が実行される。一方、残りの一周期のクロック信号ＣＬＫにおいて、内部でテスト信号として生成されるテストデータの不良解析が実行される。
【００５７】
クロックパルス設定回路１６において、制御信号ＩＯＥ（「Ｌ」レベル）に応答して、ドライバ回路ＣＩ２が活性化される。これに伴い、クロックパルス設定回路１６のノードＮ０からクロック信号ＣＬＫの１／２倍の周期のクロック信号ＣＬＫ１が不良解析信号生成回路１８に入力される。不良解析信号生成回路１８において、フリップフロップ回路ＦＦ２は、クロック信号ＣＬＫ１の立下り（「Ｌ」レベル）に同期して、制御信号ＣＴ（「Ｈ」レベル）をラッチして、出力ノードＱから「Ｈ」レベルおよび出力ノードＱＣから「Ｌ」レベルの信号をそれぞれ出力する。これに伴い、上述したようにレジスタ１９の出力ノードＱ０から選択信号（「Ｈ」レベル）が出力される。タイミング信号生成ユニット１７は、制御信号ＩＯＥ（「Ｌ」レベル）および選択信号（「Ｈ」レベル）の入力に伴い、ＮＡＮＤ回路ＮＤ３から出力信号（「Ｌ」レベル）を出力する。したがって、入力良否判定回路２５のドライバ回路ＣＩ１２が活性化される。
【００５８】
入力良否判定回路２５は、時刻Ｔ４−Ｔ５の最初の１周期のクロック信号ＣＬＫの期間において、ノードＮＢおよびノードＮＤに伝達された信号が一致するか否かを判定し、その判定結果をフリップフロップ回路ＦＦ６の入力ノードＤに入力する。フリップフロップ回路ＦＦ６は、その判定結果をラッチして出力ノードＱから出力する。これに伴い、外部端子８から入力されるデータの入力判定を実行することができる。具体的には、ノードＮＢおよびノードＮＤに伝達された信号が一致していれば、フリップフロップ回路ＦＦ６に「Ｌ」レベルの信号が出力ノードＱから出力され、不一致であれば、「Ｈ」レベルの信号が出力ノードＱから出力される。
【００５９】
時刻Ｔ５において、入力テストユニット５５によって生成されたテストデータの不良解析が実行される。
【００６０】
入力テストユニット５５は、クロック信号ＣＬＫ１の立上り（「Ｈ」レベル）に同期して活性化される。具体的には、ＡＮＤ回路ＡＤ１は、クロック信号ＣＬＫ１が「Ｈ」レベルの場合にその出力信号を「Ｈ」レベルに設定する。入力テストユニット５５において、時刻Ｔ５においてクロック信号ＣＬＫが「Ｌ」レベルに立ち下がるに従い、ＮＡＮＤ回路ＮＤ２はその出力信号を「Ｌ」レベルに設定する。これに伴い、ドライバ回路ＣＩ４が活性化される。したがって、ノードＮＣに接地電圧ＧＮＤすなわち「Ｌ」レベルの信号が駆動される。
【００６１】
これに基づき、入力良否判定回路２５の排他的論理ＯＲ回路ＸＮ２において、ノードＮＣおよびノードＮＤに伝達された信号と、クロック信号ＣＬＫとがすべて同じ論理レベルすなわち「Ｌ」レベルとして一致しているか否かを判定する。排他的論理ＯＲ回路ＸＮ２に入力される信号が全て「Ｌ」レベルで一致している場合には、「Ｌ」レベルが出力され正常である。一方、入力される信号の１つが「Ｈ」レベルである場合には、「Ｈ」レベルが出力され不良である。この排他的論理ＯＲ回路ＸＮ２の判定結果は、時刻Ｔ６においてフリップフロップ回路ＦＦ５において保持され、出力ノードＱから出力される。
【００６２】
また、時刻Ｔ６において、クロック信号ＣＬＫの立上り（「Ｈ」レベル）に同期して、ＮＡＮＤ回路ＮＤ１がその出力信号を「Ｌ」レベルに設定する。これに伴い、ドライバ回路ＣＩ３が活性化される。したがって、ノードＮＣに電源電圧ＶＣＣすなわち「Ｈ」レベルの信号が駆動される。
【００６３】
これに基づき、入力良否判定回路２５の排他的論理ＯＲ回路ＸＮ２において、ノードＮＣおよびノードＮＤに伝達された信号と、クロック信号ＣＬＫとがすべて同じ論理レベルすなわち「Ｈ」レベルとして一致しているか否かを判定する。排他的論理ＯＲ回路ＸＮ２の出力信号が「Ｌ」レベルであれば全て一致として正常であり、「Ｈ」レベルであれば不一致として不良であると判定することができる。この排他的論理ＯＲ回路ＸＮ２の判定結果はノードＮ２を介して、ＯＲ回路ＯＲ１に入力される。
【００６４】
最終的にＯＲ回路ＯＲ１は、フリップフロップ回路ＦＦ５，ＦＦ６にラッチしていた判定結果および時刻Ｔ６以降において排他的論理ＯＲ回路ＸＮ２から出力される出力信号のＯＲ論理演算結果を判定データＤＩＮとして出力する。上述したように判定データＤＩＮが「Ｌ」レベルであれば正常と判定され、「Ｈ」レベルであれば不良と判定される。
【００６５】
記憶部１０のレジスタ１２は、上述したように入力ノードＴに入力されるクロック信号に同期して動作する。すなわち、時刻Ｔ７のクロック信号ＣＬＫ１の立ち下がり（「Ｌ」レベル）に同期して判定データＤＩＮを出力ノードＱ０に設定する。これに伴い、ビット０の判定が完了する。
【００６６】
時刻Ｔ７以降において、クロック信号ＣＬＫ１の立下り（「Ｌ」レベル）に同期して、同様の不良解析がビット０について説明したのと同様に各ビットで実行される。ビット７の判定が完了した時、レジスタ１９の出力ノードＯＵＴは「Ｈ」レベルに設定される。フリップフロップ回路ＦＦ３は、これに伴い、出力ノードＰを「Ｌ」レベルに設定する。したがって、レジスタ１１は、フリップフロップ回路ＦＦ３からの「Ｌ」レベルの出力信号を受けて、レジスタ１２で設定された各出力ノードＱの信号に基づいて各ビットに対応する切換制御信号ＳＥを設定する。たとえば、レジスタ１２の出力ノードＱ０が判定データＤＩＮ（「Ｈ」レベル）の入力を受けて設定された場合、レジスタ１１の出力ノードＱ０から出力される切換制御信号ＳＥは、「Ｈ」レベルに設定される。これに伴い、正規の入出力回路３０から冗長構成の予備入出力回路４０に切り換えられる。
【００６７】
本実施の形態の構成により、入力良否判定回路２５により、自動的に入力の良否を判定し、判定結果に応じて不良の入出力回路を救済し、予備の入出力回路に置換することができる。なお、上記のタイミングチャート図においては、制御信号ＨＩＺを「Ｌ」レベルである場合について、「Ｌ」レベルのテストデータの入力判定および「Ｈ」レベルのテストデータの入力判定を実行する構成について説明したが、制御信号ＨＩＺを「Ｈ」レベルに設定することにより、外部端子８が開放状態である場合における入力判定を実行することも可能である。具体的には、排他的論理ＯＲ回路ＸＮ２において、ノードＮＢ，ＮＣ，ＮＤに伝達された信号の一致／不一致が判定される。
【００６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６９】
【発明の効果】
以上説明したように、本発明は、入出力回路と、入出力回路を救済するための予備入出力回路とを設ける。また、内部ノードに伝達された内部データ信号と外部端子に伝達された外部データ信号との比較に基づいて入出力回路の不良を判定する判定回路を設けて、当該判定回路の判定結果に基づいて予備入出力回路と切換える制御回路を設ける。当該構成により、不良が入出力回路で生じた場合においても、判定回路の判定結果に基づいて予備入出力回路に切換えることにより不良となった入出力回路を救済することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うメモリデバイス１の概略ブロック図である。
【図２】本発明の実施の形態に従うデータ入出力回路部６の概略ブロック図である。
【図３】データ入出力回路部６の具体的な回路構成図である。
【図４】本発明の実施の形態に従うデータ入出力回路部の出力不良解析について説明するタイミングチャート図である。
【図５】本発明の実施の形態に従うデータ入出力回路部の入力不良解析について説明するタイミングチャート図である。
【符号の説明】
１ メモリデバイス、２ コントロール回路、３ 行選択回路、４ 列選択回路、５ メモリアレイ、６ データ入出力回路部、７ 制御信号ピン、７＃ アドレスピン、８ 外部端子、９ 入出力制御回路、１０ 記憶部、１５ タイミング信号発生回路、２０ 出力良否判定回路、２５ 入力良否判定回路、３０ 入出力回路、４０ 予備入出力回路、５５ 入力テストユニット、６０ インターフェイス部。
Claims (5)
- 内部回路と電気的に接続された内部ノードと外部端子との間で信号を授受するための入出力回路と、
前記内部ノードと前記外部端子との間に設けられ、不良である前記入出力回路の救済に用いられる予備入出力回路と、
前記内部ノードに伝達された内部データ信号と前記外部端子に伝達された外部データ信号との比較に基づいて前記入出力回路の不良を判定する判定回路と、
前記判定回路の判定結果に基づいて前記入出力回路と前記予備入出力回路とを切換えるための制御回路とを備える、半導体集積回路。 - 前記入出力回路は、前記内部ノードに伝達された前記内部データ信号を前記外部端子に伝達するための出力回路を含み、
前記予備入出力回路は、前記出力回路の代わりに、前記内部ノードに伝達された前記内部データ信号を前記外部端子に伝達するための予備出力回路を含み、
前記判定回路は、
前記外部端子に伝達される前記外部データ信号と、前記内部ノードに伝達された前記内部データ信号とを比較し、切換データを生成する比較部を含み、
前記制御回路は、前記切換データに応じて前記出力回路と前記予備出力回路とを切換える、請求項１記載の半導体集積回路。 - 前記入出力回路は、前記外部端子に入力された前記外部データ信号を前記内部ノードに伝達するための入力回路を含み、
前記予備入出力回路は、前記入力回路の代わりに、前記外部端子に入力された前記外部データ信号を前記内部ノードに伝達するための予備入力回路を含み、
前記判定回路は、
前記外部端子に入力された前記外部データ信号と、前記内部ノードに伝達される前記内部データ信号とを比較し、切換データを生成する比較部を含み、
前記制御回路は、前記切換データに応じて前記入力回路と前記予備入力回路とを切換える、請求項１記載の半導体集積回路。 - 前記制御回路は、外部からの指示に応答して前記判定回路の比較部の比較動作を指示するための活性化信号を生成する信号生成回路を含む、請求項２もしくは３記載の半導体集積回路。
- 前記入力回路および前記予備入力回路の各々は、前記内部ノードと前記外部端子との間のサブノードと、前記内部ノードとの間に設けられ、前記サブノードに伝達された信号を増幅して前記内部ノードに出力するドライバ回路を含み、
前記制御回路は、前記サブノードに対して所望のテストデータ信号を伝達するテストユニットを含み、
前記比較部は、
前記外部端子に入力される前記外部データ信号と、前記内部データ信号との比較動作を実行する第１の比較ユニットと、
前記サブノードに伝達される前記所望のテストデータ信号と、前記内部データ信号との比較動作を実行する第２の比較ユニットと、
前記第１および第２の比較ユニットの比較結果に基づいて前記切換データを生成するデータ生成部とを含む、請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003101114A JP2004311608A (ja) | 2003-04-04 | 2003-04-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003101114A JP2004311608A (ja) | 2003-04-04 | 2003-04-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004311608A true JP2004311608A (ja) | 2004-11-04 |
Family
ID=33465011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003101114A Withdrawn JP2004311608A (ja) | 2003-04-04 | 2003-04-04 | 半導体集積回路 |
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| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009164933A (ja) * | 2008-01-08 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| JP2012191213A (ja) * | 2011-03-11 | 2012-10-04 | Altera Corp | Ｉ／ｏ積層体を含むシステム及びこのシステムを製造する方法 |
| US9054699B2 (en) | 2010-10-29 | 2015-06-09 | Fujitsu Limited | Switching device of semiconductor circuit and switching method of the same |
| JP2016109452A (ja) * | 2014-12-02 | 2016-06-20 | 富士通株式会社 | 試験回路および試験回路の制御方法 |
-
2003
- 2003-04-04 JP JP2003101114A patent/JP2004311608A/ja not_active Withdrawn
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|---|---|---|---|---|
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| JP2012191213A (ja) * | 2011-03-11 | 2012-10-04 | Altera Corp | Ｉ／ｏ積層体を含むシステム及びこのシステムを製造する方法 |
| JP2016109452A (ja) * | 2014-12-02 | 2016-06-20 | 富士通株式会社 | 試験回路および試験回路の制御方法 |
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