KR100945941B1 - 반도체 메모리 장치 - Google Patents

Abstract

반도체 메모리 장치는 테스트신호에 응답하여 제어신호와 전압신호를 출력하는 테스트 제어부와 상기 제어신호에 따라 제1 노드를 풀다운 구동하여 컬럼선택신호로 출력하는 신호 출력부와 어드레스신호를 디코딩하여 어드레스 디코딩신호로 출력하는 디코딩부 및 상기 전압신호에 따라 비구동하여 상기 어드레스 디코딩신호에 의한 상기 컬럼선택신호의 출력을 차단하는 차단부를 포함한다.

테스트 신호, 컬럼 선택 신호, 디코딩, 어드레스

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 프리 디코더에 관한 것이다.

일반적으로 공정기술의 발달과 더불어 반도체 메모리가 고집적화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다.

이러한 테스트를 위해 반도체 메모리는 고유의 기능을 수행하는 회로 이외에 테스트 모드 회로를 포함하고 있는데, 디램의 집적 밀도가 커짐에 따라 테스트 시간이 점점 증가하고 있다.

도 1 은 종래 기술에 의한 테스트 신호를 포함하는 프리 디코더의 회로도이다.

도 1 을 참고하면, 종래 기술은 어드레스 신호(BAY<1>,BAY<2>)에 응답하여 어드레스 디코딩 신호(ADEC<0:3>)를 출력하는 디코더(1)와, 어드레스 디코딩 신 호(ADEC<0:3>)와 테스트 신호(TM_EVYI,TM_ODYI)에 응답하여 컬럼 선택 신호(LAY12<0:3>)를 출력하는 신호 출력부(2)를 포함한다.

신호 출력부(2)는 어드레스 디코딩 신호(ADEC<0:3>)와 테스트 신호(TM_EVYI,TM_ODYI)에 응답하여 부정 논리곱 연산하는 연산부(21)와, 연산부(21)의 출력신호를 버퍼링하는 버퍼부(22)를 포함한다.

이러한 종래 기술은 어드레스 신호를 디코딩하여 컬럼 선택 신호(LAY12<0:3>) 중 어느 하나의 신호를 인에이블 시킨다. 그리고, 제1테스트 신호(TM_EVYI)가 인에이블되면 짝수번째 컬럼 선택 신호(LAY12<0>,LAY12<2>)를 인에이블 시키고, 제2테스트 신호(TM_ODYI)가 인에이블도면 홀수번째 컬럼 선택 신호(LAY12<1>,LAY12<3>)를 인에이블 시켜 동작한다.

그런데, 이러한 종래 기술은 어드레스 디코딩 신호(ADEC<0:3>)와 테스트 신호(TM_EVYI,TM_ODYI)에 응답하여 구동하는 연산부(21)와, 버퍼부(22)를 거쳐 컬럼 선택 신호(LAY12<0:3>)를 출력하는 구성이므로 노멀 동작이나 테스트 동작 시 속도 저하를 초래하는 문제점이 있다.

따라서, 본 발명은 노멀 동작이나 테스트 동작에서 빠르게 컬럼 어드레스 신호를 디코딩하여 컬럼 선택 신호를 출력하는 반도체 메모리 장치를 개시한다.

이러한 본 발명은 테스트신호에 응답하여 제어신호와 전압신호를 출력하는 테스트 제어부와 상기 제어신호에 따라 제1 노드를 풀다운 구동하여 컬럼선택신호로 출력하는 신호 출력부와 어드레스신호를 디코딩하여 어드레스 디코딩신호로 출력하는 디코딩부 및 상기 전압신호에 따라 비구동하여 상기 어드레스 디코딩신호에 의한 상기 컬럼선택신호의 출력을 차단하는 차단부를 포함하는 반도체 메모리 장치를 포함한다.

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이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2 는 본 발명에 의한 반도체 메모리 장치의 블럭도이다.

도 2 를 참고하면, 본 발명은 테스트 신호(TM_EVYI, TM_ODYI)에 응답하여 제어신호(PARA_EV, PARA_OD)와 전압신호(PU_EV,PU_OD)를 출력하는 테스트 제어부(3)와, 어드레스 신호(A<0>,A<1>)를 디코딩하여 컬럼 선택 신호(LAY23<0:3>)를 출력하되, 상기 제어신호(PARA_EV, PARA_OD)와 전압신호(PU_EV,PU_OD)에 따라 그 동작이 제어되는 프리 디코딩부(4)를 포함한다.

도 3 은 도 2의 테스트 제어부의 회로도이다.

도 2와, 도 3을 참고하면, 테스트 제어부(3)는 테스트 신호(TM_EVYI, TM_ODYI)에 응답하여 제어신호(PARA_EV, PARA_OD)를 출력하는 제어신호 생성부(31)와, 상기 제어신호(PARA_EV, PARA_OD)에 응답하여 상기 전압신호(PU_EV,PU_OD)를 출력하는 전압 구동부(32)를 포함한다.

제어신호 생성부(31)는 테스트 신호(TM_EVYI, TM_ODYI)를 버퍼링하는 버퍼소자(311,312)를 포함한다.

상기 전압 구동부(32)는 제어신호(PARA_EV, PARA_OD)에 응답하여 풀-업 구동하는 풀-업 구동소자(321,322)를 포함한다.

이러한 테스트 제어부(3)는 제1테스트 신호(TM_EVYI)에 응답하여 제1전압신호(PU_EV)와 제1제어신호(PARA_EV)를 출력하는 제1테스트 제어부와, 제2테스트 신호(TM_ODYI)에 응답하여 제2전압신호(PU_OD)와 제2제어신호(PARA_OD)를 출력하는 제2테스트 제어부를 포함한다.

제1테스트 신호(TM_EVYI)는 짝수번째 컬럼 선택 신호를 인에이블 시킬 때 하이 레벨로 입력되는 신호이고, 제2테스트 신호(TM_ODYI)는 홀수번째 컬럼 선택 신호를 인에이블 시킬 때 하이 레벨로 입력되는 신호이다. 그리고, 모든 컬럼 선택 신호를 인에이블 시킬 때 제1테스트 신호(TM_EVYI)와 제2테스트 신호(TM_ODYI)는 하이 레벨로 입력된다.

제1테스트 신호(TM_EVYI)가 하이 레벨로 입력되고, 제2테스트 신호(TM_ODYI)가 로우 레벨로 입력되면, 제1제어신호(PARA_EV)를 하이 레벨로 출력되고, 제2제어 신호(PARA_OD)는 로우 레벨로 출력된다. 그리고, 제1전압 신호(PU_EV)는 제1풀-업 구동소자(321)의 오프로 전원이 차단되고, 제2전압신호(PU_OD)는 제2풀-업 구동소자(322)의 온으로 전원이 공급된다.

그리고, 제1테스트 신호(TM_EVYI)가 로우 레벨로 입력되고, 제2테스트 신호(TM_ODYI)가 하이 레벨로 입력되면, 제1제어신호(PARA_EV)를 로우 레벨로 출력되고, 제2제어신호(PARA_OD)는 하이 레벨로 출력된다. 그리고, 제1전압 신호(PU_EV)는 제1풀-업 구동소자(321)의 온으로 전원이 공급되고, 제2전압신호(PU_OD)는 제2풀-업 구동소자(322)의 오프로 전원이 차단된다.

도 4 는 도 2의 프리 디코딩부의 회로도이다.

도 4 를 참고하면, 프리 디코딩부(4)는 어드레스 신호(A<0>,A<1>)를 디코딩하여 어드레스 디코딩 신호(ADEC<0:3>)를 출력하는 디코딩부(41)와, 상기 어드레스 디코딩 신호(ADEC<0:3>)를 컬럼 선택 신호(LAY23<0:3>)로 출력하되, 상기 전압신호(PU_EV,PU_OD)와 제어신호(PARA_EV,PARA_OD)에 따라 그 동작이 제어되는 신호 출력부(42)를 포함한다.

신호 출력부(42)는 전압신호(PU_EV,PU_OD)에 응답하여 구동하되, 상기 어드레스 디코딩 신호(ADEC<0:3>)와 어드레스 정보 신호(BYPCYI)에 응답하여 부정 논리곱 연산하는 제1연산부(421)와, 상기 제어신호(PARA_EV,PARA_OD)에 응답하여 상기 제1연산부(421)의 출력 노드(A,B,C,D)의 전압을 설정하는 전압 설정부(422)와, 상기 제1연산부(421)의 출력 노드(A,B,C,D)의 전압을 버퍼링하는 버퍼부(423)를 포함한다.

어드레스 정보 신호(BYPCYI)는 상기 어드레스 신호(A<0>,A<1>)가 리페어 어드레스인 경우 로우 레벨로 인에이블되는 신호이다. 만약, 어드레스 정보 신호(BYPCYI)가 로우 레벨로 인에이블되면 어드레스 신호(A<0>,A<1>)와 테스트 신호(TM_EVYI, TM_ODYI)에 관계없이 컬럼 선택 신호(LAY23<0:3>)는 모두 로우 레벨로 디스에이블된다.

이와 같이 구성된 본 발명의 동작을 도면을 참고하여 상세히 설명하면 다음과 같다. 어드레스 정보 신호(BYPCYI)는 하이 레벨로 디스에이블 상태에서 노멀 동작과 테스트 동작일 때를 나누어 설명한다.

먼저, 노멀 동작일 때는 제1,2테스트 신호(TM_EVYI, TM_ODYI)는 로우 레벨로 입력된다.

그러면, 제1,2제어신호(PARA_EV, PARA_OD)는 로우 레벨로 출력되고, 제1,2전압신호(PU_EV,PU_OD)는 제1,2풀-업 소자(321,322)의 턴-온으로 전원이 공급된다.

결국, 어드레스 신호(A<0>,A<1>)에 따라 어드레스 디코딩 신호(ADEC<0:3>) 중 어느 하나가 인에이블되어 컬럼 선택 신호(LAY23<0:3>) 중 어느 하나를 인에이블 시켜 출력한다.

종래 기술에 의한 도 1 의 프리 디코더는 두 개의 낸드 게이트와 두 개의 인버터 버퍼링 소자를 통해 컬럼 선택 신호(LAY12<0:3>)를 출력하지만, 본 발명은 하나의 낸드 게이트와 하나의 버퍼링 소자를 통해 컬럼 선택 신호(LAY23<0:3>)를 출력하므로 더 빠르게 동작한다.

다음으로, 테스트 동작일 때는 제1,2테스트 신호(TM_EVYI, TM_ODYI) 중 어느 하나가 하이 레벨로 입력되거나 모두 하이 레벨로 입력된다. 여기서는 짝수번째 컬럼 선택 신호(LAY23<0>,<2>)를 인에이블 시키기 위한 테스트 동작을 설명한다.

짝수번째 컬럼 선택 신호(LAY23<0>,<2>)를 인에이블 시키기 위해서는 제1테스트 신호(TM_EVYI)가 하이 레벨로 입력되고, 제2테스트 신호(TM_ODYI)가 로우 레벨로 입력된다.

그러면, 제1제어신호(PARA_EV)를 하이 레벨로 출력되고, 제2제어신호(PARA_OD)는 로우 레벨로 출력된다. 그리고, 제1전압 신호(PU_EV)는 제1풀-업 구동소자(321)의 오프로 전원이 차단되고, 제2전압신호(PU_OD)는 제2풀-업 구동소자(322)의 온으로 전원이 공급된다.

그러면, 전압 설정부(422)의 제1,3풀-다운 소자(N1,N3)는 하이 레벨의 제1제어신호(PARA_EV)에 응답하여 A노드와 C노드를 풀-다운 구동하고, 제1논리소자(ND1)와 제3논리소자(ND3)는 전원 공급이 차단되어 짝수번째 컬럼 선택 신호(LAY23<0>,<2>)가 하이 레벨로 출력된다.

결국, 노멀 동작과 마찬가지로 하나의 낸드 게이트와 하나의 버퍼링 소자를 통해 컬럼 선택 신호(LAY23<0:2>)를 인에이블 시켜 출력하므로 종래 기술보다 더 빠르게 동작한다.

도 1 은 종래 기술에 의한 프리 디코더의 회로도이다.

도 2 는 본 발명에 의한 반도체 메모리 장치의 블럭도이다.

도 3 은 도 2의 테스트 제어부의 회로도이다.

도 4 는 도 2의 프리 디코딩부의 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

3 : 테스트 제어부 31 : 제어신호 생성부

32 : 전압 구동부 4 : 프리 디코딩부

41 : 디코딩부 42 : 신호 출력부

Claims (15)

1. 테스트신호에 응답하여 제어신호와 전압신호를 출력하는 테스트 제어부;

   상기 제어신호에 따라 제1 노드를 풀다운 구동하여 컬럼선택신호로 출력하는 신호 출력부;

   어드레스신호를 디코딩하여 어드레스 디코딩신호로 출력하는 디코딩부; 및

   상기 전압신호에 따라 비구동하여 상기 어드레스 디코딩신호에 의한 상기 컬럼선택신호의 출력을 차단하는 차단부를 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서, 상기 테스트 제어부는

   상기 테스트신호를 버퍼링하여 상기 제어신호로 출력하는 제어신호 생성부; 및

   상기 제어신호에 따라 제2 노드를 풀업 구동하여 상기 전압신호로 출력하는 전압 구동부를 포함하는 반도체 메모리 장치.
3. 제 2 항에 있어서, 상기 제어신호 생성부는

   상기 테스트신호를 버퍼링하는 버퍼소자를 포함하는 반도체 메모리 장치.
4. 제 2 항에 있어서, 상기 전압 구동부는

   상기 제어신호에 응답하여 풀업 구동하는 풀업 구동소자를 포함하는 반도체 메모리 장치.
5. 제 1 항에 있어서, 상기 테스트 제어부는

   짝수의 컬럼선택신호를 인에이블시키기 위한 제1 테스트신호에 응답하여 제1 전압신호와 제1 제어신호를 출력하는 제1 테스트 제어부; 및

   홀수의 컬럼선택신호를 인에이블시키기 위한 제2 테스트 신호에 응답하여 제2 전압신호와 제2 제어신호를 출력하는 제2 테스트 제어부를 포함하는 반도체 메모리 장치.
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7. 제 1 항에 있어서, 상기 차단부는 상기 전압신호에 의해 구동 여부가 결정되고, 상기 어드레스 디코딩신호와 어드레스 정보신호를 논리곱하는 제1 연산부를 포함하는 반도체 메모리 장치.
8. 제 7 항에 있어서,

   상기 어드레스 정보신호는 상기 어드레스신호가 리페어 어드레스인 경우 인에이블되는 반도체 메모리 장치.
9. 제 7 항에 있어서,

   상기 제1 연산부의 출력노드의 전압을 버퍼링하는 버퍼부를 더 포함하는 반도체 메모리 장치.
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