JPH1166859A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1166859A JPH1166859A JP9235343A JP23534397A JPH1166859A JP H1166859 A JPH1166859 A JP H1166859A JP 9235343 A JP9235343 A JP 9235343A JP 23534397 A JP23534397 A JP 23534397A JP H1166859 A JPH1166859 A JP H1166859A
- Authority
- JP
- Japan
- Prior art keywords
- data
- internal
- signal
- bus
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】最大消費電流値あるいはバースト中の平均消費
電流の低減する半導体記憶装置の提供。 【解決手段】内部同期信号ICLK1、ICLK2を出力する内部
同期信号発生回路、内部カラムアドレス信号IADD及び最
下位の内部カラムアドレス信号IY0を出力するバースト
カウンタ、入力バッファの出力を入力しICLK1に同期し
てライトバスWBUS1を駆動するD-F/F6、IY0を入力する反
転素子I1、D-F/F6の出力を入力する反転素子I2、ライト
バスWBUS2を駆動するD-F/F7、WBUS1とD-F/F７間に接続
されゲートが反転素子I1の出力に接続されたトランジス
タTG1、反転素子Ｉ2の出力とD-F/F７間に接続されゲー
トにIY0を接続したトランジスタTG2、IADDを入力しカラ
ムスイッチYSWを出力するカラムデコーダ8、YSW、及びW
BUF2を入力するセンスアンプ列9、センスアンプ列とビ
ット線を介して接続されたメモリセルアレイ10を備え
る。
電流の低減する半導体記憶装置の提供。 【解決手段】内部同期信号ICLK1、ICLK2を出力する内部
同期信号発生回路、内部カラムアドレス信号IADD及び最
下位の内部カラムアドレス信号IY0を出力するバースト
カウンタ、入力バッファの出力を入力しICLK1に同期し
てライトバスWBUS1を駆動するD-F/F6、IY0を入力する反
転素子I1、D-F/F6の出力を入力する反転素子I2、ライト
バスWBUS2を駆動するD-F/F7、WBUS1とD-F/F７間に接続
されゲートが反転素子I1の出力に接続されたトランジス
タTG1、反転素子Ｉ2の出力とD-F/F７間に接続されゲー
トにIY0を接続したトランジスタTG2、IADDを入力しカラ
ムスイッチYSWを出力するカラムデコーダ8、YSW、及びW
BUF2を入力するセンスアンプ列9、センスアンプ列とビ
ット線を介して接続されたメモリセルアレイ10を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にデータバスの充放電電流の削減を図るようにし
たデータバス制御回路に関する。
し、特にデータバスの充放電電流の削減を図るようにし
たデータバス制御回路に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっており、１００Ｍ
Ｈｚを超える外部クロックに同期して動作する同期型半
導体記憶装置も提案されている。なお、この種の半導体
記憶装置に関する公知文献として、例えば特開昭６１−
１４８６９２号公報（発明の名称：「記憶装置」）、特
開平６−７６５６６号公報（発明の名称：「半導体メモ
リ装置」、特開平７−４５０６８号公報（発明の名称：
「同期型半導体記憶装置」）等の記載が参照される。
憶装置の高速化を要望する声が高まっており、１００Ｍ
Ｈｚを超える外部クロックに同期して動作する同期型半
導体記憶装置も提案されている。なお、この種の半導体
記憶装置に関する公知文献として、例えば特開昭６１−
１４８６９２号公報（発明の名称：「記憶装置」）、特
開平６−７６５６６号公報（発明の名称：「半導体メモ
リ装置」、特開平７−４５０６８号公報（発明の名称：
「同期型半導体記憶装置」）等の記載が参照される。
【０００３】これら従来の同期型半導体記憶装置の構成
の一例を図７に示す。図７を参照すると、この同期型半
導体記憶装置は、アドレス信号ＡＤＤを入力する入力バ
ッファ１と、外部クロックＣＬＫを入力する入力バッフ
ァ２と、書き込みデータを入力する端子ＤＱに接続した
入力バッファ３と、入力バッファ２の出力を入力し内部
同期信号ＩＣＬＫ１及びＩＣＬＫ２を出力する内部同期
信号発生回路５と、入力バッファ１の出力及び内部同期
信号ＩＣＬＫ１を入力し内部カラムアドレス信号ＩＡＤ
Ｄを出力するバーストカウンタ１２と、入力バッファ３
の出力を入力し内部同期信号ＩＣＬＫ１に同期してライ
トバスＷＢＵＳ１を駆動するＤ型フリップフロップ（Ｄ
−Ｆ／Ｆ）回路６と、ライトバスＷＢＵＳ１を入力し内
部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ２
を駆動するＤ−Ｆ／Ｆ回路７と、内部カラムアドレス信
号ＩＡＤＤを入力しカラムスイッチＹＳＷを出力するカ
ラムデコーダ８と、カラムスイッチＹＳＷ及びライトバ
スＷＢＵＳ２を入力するセンスアンプ列９と、センスア
ンプ列９とビット線を介して接続されたメモリセルアレ
イ１０と、を少なくとも備えて構成されている。
の一例を図７に示す。図７を参照すると、この同期型半
導体記憶装置は、アドレス信号ＡＤＤを入力する入力バ
ッファ１と、外部クロックＣＬＫを入力する入力バッフ
ァ２と、書き込みデータを入力する端子ＤＱに接続した
入力バッファ３と、入力バッファ２の出力を入力し内部
同期信号ＩＣＬＫ１及びＩＣＬＫ２を出力する内部同期
信号発生回路５と、入力バッファ１の出力及び内部同期
信号ＩＣＬＫ１を入力し内部カラムアドレス信号ＩＡＤ
Ｄを出力するバーストカウンタ１２と、入力バッファ３
の出力を入力し内部同期信号ＩＣＬＫ１に同期してライ
トバスＷＢＵＳ１を駆動するＤ型フリップフロップ（Ｄ
−Ｆ／Ｆ）回路６と、ライトバスＷＢＵＳ１を入力し内
部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ２
を駆動するＤ−Ｆ／Ｆ回路７と、内部カラムアドレス信
号ＩＡＤＤを入力しカラムスイッチＹＳＷを出力するカ
ラムデコーダ８と、カラムスイッチＹＳＷ及びライトバ
スＷＢＵＳ２を入力するセンスアンプ列９と、センスア
ンプ列９とビット線を介して接続されたメモリセルアレ
イ１０と、を少なくとも備えて構成されている。
【０００４】この従来の同期型半導体記憶装置の動作の
一例を図８にタイミング波形図として示す。
一例を図８にタイミング波形図として示す。
【０００５】内部同期信号ＩＣＬＫ１は、外部クロック
ＣＬＫの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈ
レベルへの遷移）から即生成されるパルスであり、内部
同期信号ＩＣＬＫ２は、内部同期信号ＩＣＬＫ１より予
め定められた遅延の後生成されるパルスである。
ＣＬＫの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈ
レベルへの遷移）から即生成されるパルスであり、内部
同期信号ＩＣＬＫ２は、内部同期信号ＩＣＬＫ１より予
め定められた遅延の後生成されるパルスである。
【０００６】書き込み動作の起点となるＣ１サイクルで
の外部クロックＣＬＫの立ち上がりエッジにて、外部ア
ドレス信号ＡＤＤにＹ＝０を与えると、内部同期信号Ｉ
ＣＬＫ１に同期してＣ１、Ｃ２、Ｃ３、Ｃ４のサイクル
でそれぞれＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３の内部カラ
ムアドレスＩＡＤＤが生成される。これは、この同期型
半導体記憶装置がバースト長４での動作機能を有してい
るためで、１回の外部アドレス入力によりバースト長の
数だけ、内部カラムアドレス信号ＩＡＤＤをバーストカ
ウンタ１２で生成する。
の外部クロックＣＬＫの立ち上がりエッジにて、外部ア
ドレス信号ＡＤＤにＹ＝０を与えると、内部同期信号Ｉ
ＣＬＫ１に同期してＣ１、Ｃ２、Ｃ３、Ｃ４のサイクル
でそれぞれＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３の内部カラ
ムアドレスＩＡＤＤが生成される。これは、この同期型
半導体記憶装置がバースト長４での動作機能を有してい
るためで、１回の外部アドレス入力によりバースト長の
数だけ、内部カラムアドレス信号ＩＡＤＤをバーストカ
ウンタ１２で生成する。
【０００７】この内部カラムアドレスの順は、Ｃ１サイ
クルにおける外部アドレス信号、及びバーストのタイプ
によって決まる。表１は、バーストのタイプがシーケン
シヤルタイプの場合で、Ｃ１サイクルでの外部アドレス
信号ＡＤＤの下位２ビット（Ａ１，Ａ０）の論理レベル
に応じて、表１に示す順に、下位２ビットが変化する。
なお、バースト長が「４」の場合は、内部カラムアドレ
スの下位２ビット以外は固定である。
クルにおける外部アドレス信号、及びバーストのタイプ
によって決まる。表１は、バーストのタイプがシーケン
シヤルタイプの場合で、Ｃ１サイクルでの外部アドレス
信号ＡＤＤの下位２ビット（Ａ１，Ａ０）の論理レベル
に応じて、表１に示す順に、下位２ビットが変化する。
なお、バースト長が「４」の場合は、内部カラムアドレ
スの下位２ビット以外は固定である。
【０００８】表２は、バーストのタイプがインターリー
ブタイプの場合を示したものであり、同様に、下位２ビ
ットのみが変化する。
ブタイプの場合を示したものであり、同様に、下位２ビ
ットのみが変化する。
【０００９】このようにバーストカウンタ１２を有し、
内部で自動的にアドレスを順に生成する技術は、ＣＰＵ
の高速化とともに一般的となりつつあり、アドレス順
は、下位２ビットが順にインクリメントされるシーケン
シヤルタイプ、現アドレスと開始アドレスとの排他的論
理和を次アドレスとするインターリーブタイプの２タイ
プをユーザーが選択できるようにした同期型半導体記憶
装置が多い。
内部で自動的にアドレスを順に生成する技術は、ＣＰＵ
の高速化とともに一般的となりつつあり、アドレス順
は、下位２ビットが順にインクリメントされるシーケン
シヤルタイプ、現アドレスと開始アドレスとの排他的論
理和を次アドレスとするインターリーブタイプの２タイ
プをユーザーが選択できるようにした同期型半導体記憶
装置が多い。
【００１０】図８において、ＩＹ０は内部カラムアドレ
スの最下位ビット、ＩＹ１は内部カラムアドレスの下位
から２ビット目を示す。ＩＹ０は内部同期信号ＩＣＬＫ
１に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと
変化し、ＩＹ１は同じくＬｏｗ、Ｌｏｗ、Ｈｉｇｈ、Ｈ
ｉｇｈと変化する。カラムスイッチＹＳＷは内部カラム
アドレスＩＡＤＤに応じて変化する。
スの最下位ビット、ＩＹ１は内部カラムアドレスの下位
から２ビット目を示す。ＩＹ０は内部同期信号ＩＣＬＫ
１に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと
変化し、ＩＹ１は同じくＬｏｗ、Ｌｏｗ、Ｈｉｇｈ、Ｈ
ｉｇｈと変化する。カラムスイッチＹＳＷは内部カラム
アドレスＩＡＤＤに応じて変化する。
【００１１】また、Ｃ１、Ｃ２、Ｃ３、Ｃ４サイクルの
各サイクルでの端子ＤＱへの書き込みデータを、順に、
Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとすると、ライト
バスＷＢＵＳ１のレベルは、内部同期信号ＩＣＬＫ１に
同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと変化
し、ライトバスＷＢＵＳ２のレベルは、内部同期信号Ｉ
ＣＬＫ２に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉ
ｇｈと変化する。
各サイクルでの端子ＤＱへの書き込みデータを、順に、
Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとすると、ライト
バスＷＢＵＳ１のレベルは、内部同期信号ＩＣＬＫ１に
同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと変化
し、ライトバスＷＢＵＳ２のレベルは、内部同期信号Ｉ
ＣＬＫ２に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉ
ｇｈと変化する。
【００１２】内部同期信号ＩＣＬＫ２の生成を、カラム
スイッチＹＳＷの切り替わりに合わせるよう調整するこ
とで、ライトバスＷＢＵＳ２上の書き込みデータを、セ
ンスアンプ列９内の、カラムスイッチＹＳＷにて選択さ
れたセンスアンプに書き込むことがでさる。その後、ビ
ット線を通じて、メモりセルアレイ１０内のメモリセル
に書き込みデータが書き込まれる。
スイッチＹＳＷの切り替わりに合わせるよう調整するこ
とで、ライトバスＷＢＵＳ２上の書き込みデータを、セ
ンスアンプ列９内の、カラムスイッチＹＳＷにて選択さ
れたセンスアンプに書き込むことがでさる。その後、ビ
ット線を通じて、メモりセルアレイ１０内のメモリセル
に書き込みデータが書き込まれる。
【００１３】なお、ライトバスＷＢＵＳ１、ＷＢＵＳ２
にはそれぞれ寄生容量Ｃ１、Ｃ２が存在し（図１参
照）、図８の例のように、毎サイクル書き込みデータが
変化すると、（Ｃ１＋Ｃ２）の容量分の電荷が、毎サイ
クル充電または放電されることになる。
にはそれぞれ寄生容量Ｃ１、Ｃ２が存在し（図１参
照）、図８の例のように、毎サイクル書き込みデータが
変化すると、（Ｃ１＋Ｃ２）の容量分の電荷が、毎サイ
クル充電または放電されることになる。
【００１４】
【表１】
【００１５】
【表２】
【００１６】
【発明が解決しようとする課題】上記した従来の半導体
記憶装置においては、端子ＤＱへの書き込みデータが変
化すると ライトバスＷＢＵＳ１、ＷＢＵＳ２のレベル
も、ともに変化するよう構成されているため、書き込み
データが毎サイクル変化する場合、寄生容量Ｃ１及びＣ
２を、毎サイクル充電または放電している、という問題
を有している。
記憶装置においては、端子ＤＱへの書き込みデータが変
化すると ライトバスＷＢＵＳ１、ＷＢＵＳ２のレベル
も、ともに変化するよう構成されているため、書き込み
データが毎サイクル変化する場合、寄生容量Ｃ１及びＣ
２を、毎サイクル充電または放電している、という問題
を有している。
【００１７】近年の半導体記憶装置の大容量化にともな
うチップサイズの増大で、ライトバスの配線長は長くな
る傾向にあり、この寄生容量も増大してきている。
うチップサイズの増大で、ライトバスの配線長は長くな
る傾向にあり、この寄生容量も増大してきている。
【００１８】さらに、書き込みデータを入力する端子Ｄ
Ｑを複数用意し、並列に多くのデータを書き込む傾向に
もあり、これにともない、ライトバスＷＢＵＳ１、２も
複数用意されるため、ライトバスの充放電による消費電
流増大の問題は無視できなくなってきている。
Ｑを複数用意し、並列に多くのデータを書き込む傾向に
もあり、これにともない、ライトバスＷＢＵＳ１、２も
複数用意されるため、ライトバスの充放電による消費電
流増大の問題は無視できなくなってきている。
【００１９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、最大消費電流値
の低減もしくはバースト中の平均消費電流を低減する半
導体記憶装置を提供することにある。
てなされたものであって、その目的は、最大消費電流値
の低減もしくはバースト中の平均消費電流を低減する半
導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、外部からの基準信号に
同期して内部同期信号を発生する内部同期信号発生回路
と、該基準信号の第１サイクルで外部から入力された外
部アドレスを開始アドレスとし、前記内部同期信号に同
期して、規則的な順で内部アドレス信号を生成するバー
ストカウンタと、メモリセルの記憶データを伝達するデ
ータバスとを備え、該データバスの連続する第１の区間
から第２の区間へのデータ伝達において、前記内部アド
レス信号の最下位アドレスのレベルによって、伝達する
データの極性を反転させるか否かを決定する。
め、本発明の半導体記憶装置は、外部からの基準信号に
同期して内部同期信号を発生する内部同期信号発生回路
と、該基準信号の第１サイクルで外部から入力された外
部アドレスを開始アドレスとし、前記内部同期信号に同
期して、規則的な順で内部アドレス信号を生成するバー
ストカウンタと、メモリセルの記憶データを伝達するデ
ータバスとを備え、該データバスの連続する第１の区間
から第２の区間へのデータ伝達において、前記内部アド
レス信号の最下位アドレスのレベルによって、伝達する
データの極性を反転させるか否かを決定する。
【００２１】また本発明においては、外部からの基準信
号に同期して内部同期信号を発生する内部同期信号発生
回路と、該基準信号の第１サイクルで外部から入力され
た外部アドレスを開始アドレスとし、前記内部同期信号
に同期して、規則的な順で内部アドレス信号を生成する
バーストカウンタと、メモリセルの記憶データを伝達す
るデータバスとを備え、該データバスは、前記内部アド
レスによらず経路が共通な第１の区間と、前記内部アド
レスに応じて、少なくとも第１の経路、第２の経路が選
択される連続した第２の区間とのデータ伝達において、
前記第１の経路との伝達時は伝達するデータの極性を反
転させず、前記第２の経路との伝達時は伝達するデータ
の極性を反転させる。
号に同期して内部同期信号を発生する内部同期信号発生
回路と、該基準信号の第１サイクルで外部から入力され
た外部アドレスを開始アドレスとし、前記内部同期信号
に同期して、規則的な順で内部アドレス信号を生成する
バーストカウンタと、メモリセルの記憶データを伝達す
るデータバスとを備え、該データバスは、前記内部アド
レスによらず経路が共通な第１の区間と、前記内部アド
レスに応じて、少なくとも第１の経路、第２の経路が選
択される連続した第２の区間とのデータ伝達において、
前記第１の経路との伝達時は伝達するデータの極性を反
転させず、前記第２の経路との伝達時は伝達するデータ
の極性を反転させる。
【００２２】さら、本発明においては、好ましくは、メ
モリセルへのデータ書き込みバスも、該メモリセルから
のデータ読み出しバスも、それぞれの第１の区間と第２
の区間とのデータ伝達において、同じ規則によりデータ
の極性を決定する。
モリセルへのデータ書き込みバスも、該メモリセルから
のデータ読み出しバスも、それぞれの第１の区間と第２
の区間とのデータ伝達において、同じ規則によりデータ
の極性を決定する。
【００２３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、外部からの基準信号に同期して内
部同期信号（図２のＩＣＬＫ１、ＩＣＬＫ２）を発生す
る内部同期信号発生回路（図１の５）と、該基準信号の
第１サイクルで外部から入力された外部アドレスを開始
アドレスとし、内部同期信号に同期して、規則的な順で
内部アドレス信号（ＩＡＤＤ）を生成するバーストカウ
ンタ（図１の４）と、メモリセルの記憶データを伝達す
るデータバスと、を備え、該データバスの連続する第１
の区間（ライトバスＷＢＵＳ１）から第２の区間（ライ
トバスＷＢＵＳ２）へのデータの伝達において、内部ア
ドレス信号の最下位アドレス（ＩＹ０）のレベルによっ
て、伝達するデータの極性を反転させるか、またはその
まま伝達するように制御する回路手段（図１のインバー
タＩ１、Ｉ２、トランスファゲートＴＧ１、ＴＧ２）を
備えている。
に説明する。本発明の半導体記憶装置は、その好ましい
実施の形態において、外部からの基準信号に同期して内
部同期信号（図２のＩＣＬＫ１、ＩＣＬＫ２）を発生す
る内部同期信号発生回路（図１の５）と、該基準信号の
第１サイクルで外部から入力された外部アドレスを開始
アドレスとし、内部同期信号に同期して、規則的な順で
内部アドレス信号（ＩＡＤＤ）を生成するバーストカウ
ンタ（図１の４）と、メモリセルの記憶データを伝達す
るデータバスと、を備え、該データバスの連続する第１
の区間（ライトバスＷＢＵＳ１）から第２の区間（ライ
トバスＷＢＵＳ２）へのデータの伝達において、内部ア
ドレス信号の最下位アドレス（ＩＹ０）のレベルによっ
て、伝達するデータの極性を反転させるか、またはその
まま伝達するように制御する回路手段（図１のインバー
タＩ１、Ｉ２、トランスファゲートＴＧ１、ＴＧ２）を
備えている。
【００２４】本発明の実施の形態においては、毎サイク
ル切り替わる内部アドレス信号（ＩＹ０）の最下位ビッ
ト（ＩＹ０）に応じて、ライトバス（ＷＢＵＳ２）の極
性を変えて駆動するよう構成したので、ライトバスのう
ち、レベルの切り替わりが一部でしか発生しない。これ
により、最大消費電流値の低減、あるいはバースト中の
平均消費電流の低減することができる。
ル切り替わる内部アドレス信号（ＩＹ０）の最下位ビッ
ト（ＩＹ０）に応じて、ライトバス（ＷＢＵＳ２）の極
性を変えて駆動するよう構成したので、ライトバスのう
ち、レベルの切り替わりが一部でしか発生しない。これ
により、最大消費電流値の低減、あるいはバースト中の
平均消費電流の低減することができる。
【００２５】また、本発明半導体記憶装置は、その好ま
しい別の実施の形態において、外部からの基準信号に同
期して内部同期信号を発生する内部同期信号発生回路
（図４の５）と、該基準信号の第１サイクルで外部から
入力された外部アドレスを開始アドレスとし、内部同期
信号に同期して、規則的な順で内部アドレス信号（ＩＡ
ＤＤ）を生成するバーストカウンタ（図４の１１）と、
メモリセルの記憶データを伝達するデータバスとを備
え、該データバスは、前記内部アドレスによらず経路が
共通な第１の区間（ＷＢＵＳ１）と、内部アドレスに応
じて、少なくとも第１の経路（ＷＢＵＳ２Ａ）、第２の
経路（ＷＢＵＳ２Ｂ）が選択される連続した第２の区間
とのデータ伝達において、前記第１の経路との伝達時に
は伝達するデータの極性を反転させず、前記第２の経路
との伝達時には伝達するデータの極性を反転させるよう
に構成される。
しい別の実施の形態において、外部からの基準信号に同
期して内部同期信号を発生する内部同期信号発生回路
（図４の５）と、該基準信号の第１サイクルで外部から
入力された外部アドレスを開始アドレスとし、内部同期
信号に同期して、規則的な順で内部アドレス信号（ＩＡ
ＤＤ）を生成するバーストカウンタ（図４の１１）と、
メモリセルの記憶データを伝達するデータバスとを備
え、該データバスは、前記内部アドレスによらず経路が
共通な第１の区間（ＷＢＵＳ１）と、内部アドレスに応
じて、少なくとも第１の経路（ＷＢＵＳ２Ａ）、第２の
経路（ＷＢＵＳ２Ｂ）が選択される連続した第２の区間
とのデータ伝達において、前記第１の経路との伝達時に
は伝達するデータの極性を反転させず、前記第２の経路
との伝達時には伝達するデータの極性を反転させるよう
に構成される。
【００２６】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例の回路構成を示
す図であり、本発明を書き込みデータパスに適用した例
である。
に説明する。図１は、本発明の一実施例の回路構成を示
す図であり、本発明を書き込みデータパスに適用した例
である。
【００２７】図１を参照すると、本実施例の半導体記憶
装置は、アドレス信号ＡＤＤを入力する入力バッファ１
と、外部クロックＣＬＫを入力する入力バッファ２と、
書き込みデータを入力する端子ＤＱに接続した入力バッ
ファ３と、入力バッファ２の出力を入力し内部同期信号
ＩＣＬＫ１及びＩＣＬＫ２を出力する内部同期信号発生
回路５と、入力バッファ１の出力及び内部同期信号ＩＣ
ＬＫ１を入力し内部カラムアドレス信号ＩＡＤＤ及び内
部カラムアドレス信号ＩＹ０を出力するバーストカウン
タ４と、入力バッファ３の出力を入力し内部同期信号Ｉ
ＣＬＫ１に同期してライトバスＷＢＵＳ１を駆動するＤ
型フリップフロップ（Ｄ−Ｆ／Ｆ）回路６と、内部カラ
ムアドレス信号ＩＹ０を入力するインバータＩ１と、Ｄ
−Ｆ／Ｆ回路６の出力を入力するインバータＩ２と、内
部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ２
を駆動するＤ−Ｆ／Ｆ回路７と、ライトバスＷＢＵＳ１
とＤ−Ｆ／Ｆ回路７のデータ入力端の間に接続されゲー
トがインバータＩ１の出力に接続されたＮチャネル型ト
ランジスタＴＧ１と、インバータＩ２の出力とＤ−Ｆ／
Ｆ回路７のデータ入力端子との間に接続されゲートに内
部カラムアドレス信号ＩＹ０を入力するＮチャネル型ト
ランジスタＴＧ２と、内部カラムアドレス信号ＩＡＤＤ
を入力しカラムスイッチＹＳＷを出力するカラムデコー
ダ８と、カラムスイッチＹＳＷ及びライトバスＷＢＵＳ
２を入力するセンスアンプ列９と、センスアンプ列９と
ビット線を介して接続されたメモリセルアレイ１０と、
を少なくとも備えて構成されている。
装置は、アドレス信号ＡＤＤを入力する入力バッファ１
と、外部クロックＣＬＫを入力する入力バッファ２と、
書き込みデータを入力する端子ＤＱに接続した入力バッ
ファ３と、入力バッファ２の出力を入力し内部同期信号
ＩＣＬＫ１及びＩＣＬＫ２を出力する内部同期信号発生
回路５と、入力バッファ１の出力及び内部同期信号ＩＣ
ＬＫ１を入力し内部カラムアドレス信号ＩＡＤＤ及び内
部カラムアドレス信号ＩＹ０を出力するバーストカウン
タ４と、入力バッファ３の出力を入力し内部同期信号Ｉ
ＣＬＫ１に同期してライトバスＷＢＵＳ１を駆動するＤ
型フリップフロップ（Ｄ−Ｆ／Ｆ）回路６と、内部カラ
ムアドレス信号ＩＹ０を入力するインバータＩ１と、Ｄ
−Ｆ／Ｆ回路６の出力を入力するインバータＩ２と、内
部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ２
を駆動するＤ−Ｆ／Ｆ回路７と、ライトバスＷＢＵＳ１
とＤ−Ｆ／Ｆ回路７のデータ入力端の間に接続されゲー
トがインバータＩ１の出力に接続されたＮチャネル型ト
ランジスタＴＧ１と、インバータＩ２の出力とＤ−Ｆ／
Ｆ回路７のデータ入力端子との間に接続されゲートに内
部カラムアドレス信号ＩＹ０を入力するＮチャネル型ト
ランジスタＴＧ２と、内部カラムアドレス信号ＩＡＤＤ
を入力しカラムスイッチＹＳＷを出力するカラムデコー
ダ８と、カラムスイッチＹＳＷ及びライトバスＷＢＵＳ
２を入力するセンスアンプ列９と、センスアンプ列９と
ビット線を介して接続されたメモリセルアレイ１０と、
を少なくとも備えて構成されている。
【００２８】図２は、本発明の一実施例の動作の一例を
示す波形図であり、端子ＤＱへの書き込みデータが毎サ
イクル切り替わる場合を表している。
示す波形図であり、端子ＤＱへの書き込みデータが毎サ
イクル切り替わる場合を表している。
【００２９】内部同期信号ＩＣＬＫ１は、外部クロック
ＣＬＫの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈ
レベルヘの遷移）から即生成されるパルスで、内部同期
信号ＩＣＬＫ２は、内部同期信号ＩＣＬＫ１より予め定
められた遅延の後生成されるパルスである。
ＣＬＫの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈ
レベルヘの遷移）から即生成されるパルスで、内部同期
信号ＩＣＬＫ２は、内部同期信号ＩＣＬＫ１より予め定
められた遅延の後生成されるパルスである。
【００３０】図８に示した従来の同期型半導体記憶装置
と同様に、バースト長４でシーケンシヤルのバーストタ
イプに設定されているならば、書き込み動作の起点とな
るＣ１サイクルでの外部クロックＣＬＫの立ち上がりエ
ッジにて、外部アドレス信号ＡＤＤにＹ＝０を与える
と、内部同期信号ＩＣＬＫ１に同期して、Ｃ１、Ｃ２、
Ｃ３、Ｃ４のサイクルでそれぞれＹ＝０、Ｙ＝１、Ｙ＝
２、Ｙ＝３の内部カラムアドレスＩＡＤＤが生成され
る。
と同様に、バースト長４でシーケンシヤルのバーストタ
イプに設定されているならば、書き込み動作の起点とな
るＣ１サイクルでの外部クロックＣＬＫの立ち上がりエ
ッジにて、外部アドレス信号ＡＤＤにＹ＝０を与える
と、内部同期信号ＩＣＬＫ１に同期して、Ｃ１、Ｃ２、
Ｃ３、Ｃ４のサイクルでそれぞれＹ＝０、Ｙ＝１、Ｙ＝
２、Ｙ＝３の内部カラムアドレスＩＡＤＤが生成され
る。
【００３１】内部カラムアドレス信号ＩＹ０は内部カラ
ムアドレスの最下位ビット、また、図２のＩＹ１は内部
カラムアドレスの下位から２ビット目を示すとすると、
内部カラムアドレス信号ＩＹ０は内部同期信号ＩＣＬＫ
１に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと
変化し、ＩＹ１は、同じく、Ｌｏｗ、Ｌｏｗ、Ｈｉｇ
ｈ、Ｈｉｇｈと変化する。カラムスイッチＹＳＷは内部
カラムアドレスＩＡＤＤに応じて変化する。
ムアドレスの最下位ビット、また、図２のＩＹ１は内部
カラムアドレスの下位から２ビット目を示すとすると、
内部カラムアドレス信号ＩＹ０は内部同期信号ＩＣＬＫ
１に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと
変化し、ＩＹ１は、同じく、Ｌｏｗ、Ｌｏｗ、Ｈｉｇ
ｈ、Ｈｉｇｈと変化する。カラムスイッチＹＳＷは内部
カラムアドレスＩＡＤＤに応じて変化する。
【００３２】また、Ｃ１、Ｃ２、Ｃ３、Ｃ４サイクルで
の端子ＤＱへの書き込みデータを順に、Ｌｏｗ、Ｈｉｇ
ｈ、Ｌｏｗ、Ｈｉｇｈとすると、ライトバスＷＢＵＳ１
のレベルは内部同期信号ＩＣＬＫ１に同期して、Ｌｏ
ｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと変化するが、ライト
バスＷＢＵＳ２のレベルはＬｏｗで変化しない。
の端子ＤＱへの書き込みデータを順に、Ｌｏｗ、Ｈｉｇ
ｈ、Ｌｏｗ、Ｈｉｇｈとすると、ライトバスＷＢＵＳ１
のレベルは内部同期信号ＩＣＬＫ１に同期して、Ｌｏ
ｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと変化するが、ライト
バスＷＢＵＳ２のレベルはＬｏｗで変化しない。
【００３３】これは、Ｃ１サイクル、Ｃ３サイクルでは
内部カラムアドレス信号ＩＹ０がＬｏｗレベルとなるの
で、Ｎチャネル型トランジスタＴＧ１がＯＮし、ライト
バスＷＢＵＳ１のＬｏｗレベルの書き込みデータはその
ままＤ−Ｆ／Ｆ回路７に入力し、よって、内部同期信号
ＩＣＬＫ２に同期して、ライトバスＷＢＵＳ２にＬｏｗ
レベルの書き込みデータが出力され、Ｃ２サイクル、Ｃ
４サイクルでは内部カラムアドレス信号ＩＹ０がＨｉｇ
ｈレベルとなるので、Ｎチャネル型トランジスタＴＧ２
がＯＮし、ライトバスＷＢＵＳ１のＨｉｇｈレベルの書
き込みデータは、インバータＩ２により反転され、Ｌｏ
ｗレベルとして、Ｄ−Ｆ／Ｆ回路７に入力し、よって、
内部同期信号ＩＣＬＫ２に同期して、ライトバスＷＢＵ
Ｓ２にＬｏｗレベルの書き込みデータが出力される、た
めである。
内部カラムアドレス信号ＩＹ０がＬｏｗレベルとなるの
で、Ｎチャネル型トランジスタＴＧ１がＯＮし、ライト
バスＷＢＵＳ１のＬｏｗレベルの書き込みデータはその
ままＤ−Ｆ／Ｆ回路７に入力し、よって、内部同期信号
ＩＣＬＫ２に同期して、ライトバスＷＢＵＳ２にＬｏｗ
レベルの書き込みデータが出力され、Ｃ２サイクル、Ｃ
４サイクルでは内部カラムアドレス信号ＩＹ０がＨｉｇ
ｈレベルとなるので、Ｎチャネル型トランジスタＴＧ２
がＯＮし、ライトバスＷＢＵＳ１のＨｉｇｈレベルの書
き込みデータは、インバータＩ２により反転され、Ｌｏ
ｗレベルとして、Ｄ−Ｆ／Ｆ回路７に入力し、よって、
内部同期信号ＩＣＬＫ２に同期して、ライトバスＷＢＵ
Ｓ２にＬｏｗレベルの書き込みデータが出力される、た
めである。
【００３４】このため、ライトバスＷＢＵＳ２の寄生容
量Ｃ２の電荷は、端子ＤＱへの書き込みデータが毎サイ
クル切り替わっているにもかかわらず充放電されていな
いことになる。
量Ｃ２の電荷は、端子ＤＱへの書き込みデータが毎サイ
クル切り替わっているにもかかわらず充放電されていな
いことになる。
【００３５】図３は、本発明の一実施例の動作の一例を
示す波形図であり、端子ＤＱへの書き込みデータが切り
替わらない場合を表している。
示す波形図であり、端子ＤＱへの書き込みデータが切り
替わらない場合を表している。
【００３６】各内部同期信号、内部カラムアドレス信号
の動作は、図２に示した例と同様である。
の動作は、図２に示した例と同様である。
【００３７】Ｃ１、Ｃ２、Ｃ３、Ｃ４サイクルでの端子
ＤＱへの書き込みデータをＬｏｗ固定とすると、ライト
バスＷＢＵＳ１のレベルもＬｏｗに固定されるが、ライ
トバスＷＢＵＳ２のレベルは、Ｌｏｗ、Ｈｉｇｈ、Ｌｏ
ｗ、Ｈｉｇｈと変化する。
ＤＱへの書き込みデータをＬｏｗ固定とすると、ライト
バスＷＢＵＳ１のレベルもＬｏｗに固定されるが、ライ
トバスＷＢＵＳ２のレベルは、Ｌｏｗ、Ｈｉｇｈ、Ｌｏ
ｗ、Ｈｉｇｈと変化する。
【００３８】これは、Ｃ１サイクル、Ｃ３サイクルで
は、内部カラムアドレス信号ＩＹ０がＬｏｗレベルとな
るので、Ｎチャネル型トランジスタＴＧ１がＯＮし、ラ
イトバスＷＢＵＳ１のＬｏｗレベルの書き込みデータは
そのままＤ−Ｆ／Ｆ回路７に入力し、よって、内部同期
信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ２にＬｏ
ｗレベルの書き込みデータが出力され、Ｃ２サイクル、
Ｃ４サイクルでは内部カラムアドレス信号ＩＹ０がＨｉ
ｇｈレベルとなるので、Ｎチャネル型トランジスタＴＧ
２がＯＮし、ライトバスＷＢＵＳ１のＬｏｗレベルの書
き込みデータは、インバータＩ２により反転され、Ｈｉ
ｇｈレベルとしてＤ−Ｆ／Ｆ回路７に入力し、よって、
内部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ
２にＨｉｇｈレベルの書き込みデータが出力される、か
らである。
は、内部カラムアドレス信号ＩＹ０がＬｏｗレベルとな
るので、Ｎチャネル型トランジスタＴＧ１がＯＮし、ラ
イトバスＷＢＵＳ１のＬｏｗレベルの書き込みデータは
そのままＤ−Ｆ／Ｆ回路７に入力し、よって、内部同期
信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ２にＬｏ
ｗレベルの書き込みデータが出力され、Ｃ２サイクル、
Ｃ４サイクルでは内部カラムアドレス信号ＩＹ０がＨｉ
ｇｈレベルとなるので、Ｎチャネル型トランジスタＴＧ
２がＯＮし、ライトバスＷＢＵＳ１のＬｏｗレベルの書
き込みデータは、インバータＩ２により反転され、Ｈｉ
ｇｈレベルとしてＤ−Ｆ／Ｆ回路７に入力し、よって、
内部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ
２にＨｉｇｈレベルの書き込みデータが出力される、か
らである。
【００３９】なお、内部同期信号ＩＣＬＫ２の生成を、
カラムスイッチＹＳＷの切り替わりに合わせるよう調整
することで、ライトバスＷＢＵＳ２上の書き込みデータ
は、センスアンプ列９内の、カラムスイッチＹＳＷにて
選択されたセンスアンプに書き込まれ、その後、ビット
線を通じてメモりセルアレイ１０内のメモリセルに書き
込まれる。
カラムスイッチＹＳＷの切り替わりに合わせるよう調整
することで、ライトバスＷＢＵＳ２上の書き込みデータ
は、センスアンプ列９内の、カラムスイッチＹＳＷにて
選択されたセンスアンプに書き込まれ、その後、ビット
線を通じてメモりセルアレイ１０内のメモリセルに書き
込まれる。
【００４０】図２に波形図として示した例のように、端
子ＤＱから入力される毎サイクル書き込みデータが変化
すると、Ｃ１の容量分の電荷が、毎サイクル充電または
放電され、図３に波形図として示した例のように、書き
込みデータが変化しないと、Ｃ２の容量分の電荷が、毎
サイクル充電または放電される。すなわち、書き込みデ
ータの変化がいかなる場合であっても、寄生容量Ｃ１ま
たはＣ２のいずれかしか充放電されないということにな
る。
子ＤＱから入力される毎サイクル書き込みデータが変化
すると、Ｃ１の容量分の電荷が、毎サイクル充電または
放電され、図３に波形図として示した例のように、書き
込みデータが変化しないと、Ｃ２の容量分の電荷が、毎
サイクル充電または放電される。すなわち、書き込みデ
ータの変化がいかなる場合であっても、寄生容量Ｃ１ま
たはＣ２のいずれかしか充放電されないということにな
る。
【００４１】このため、Ｃ１＝Ｃ２となるように、Ｄ−
Ｆ／Ｆ回路７の配置を工夫すれば、最も消費電流が低減
され、この時、ライトバスＷＢＵＳ１、ＷＢＵＳ２で消
費され得る最大消費電流は、図７に示した従来技術と比
ベ１／２となる。
Ｆ／Ｆ回路７の配置を工夫すれば、最も消費電流が低減
され、この時、ライトバスＷＢＵＳ１、ＷＢＵＳ２で消
費され得る最大消費電流は、図７に示した従来技術と比
ベ１／２となる。
【００４２】一方、データの読み出し時も、読み出しパ
ス上の１カ所で、同様に、ＩＹ０により制御すること
で、正常な動作が可能である。
ス上の１カ所で、同様に、ＩＹ０により制御すること
で、正常な動作が可能である。
【００４３】次に本発明の第２の実施例について説明す
る。図４は、本発明の第２の実施例の回路構成を示す図
である。
る。図４は、本発明の第２の実施例の回路構成を示す図
である。
【００４４】図４を参照すると、本発明の第２の実施例
の半導体記憶装置は、アドレス信号ＡＤＤを入力する入
力バッファ１と、外部クロックＣＬＫを入力する入力バ
ッファ２と、書き込みデータを入力する端子ＤＱに接続
した入力バッファ３と、入力バッファ２の出力を入力し
内部同期信号ＩＣＬＫ１及びＩＣＬＫ２を出力する内部
同期信号発生回路５と、入力バッファ１の出力及び内部
同期信号ＩＣＬＫ１を入力し内部カラムアドレス信号Ｉ
ＡＤＤ及び内部カラムアドレス信号ＩＹ０を出力するバ
ーストカウンタ４と、入力バッファ３の出力を入力し内
部同期信号ＩＣＬＫ１に同期してライトバスＷＢＵＳ１
を駆動するＤ−Ｆ／Ｆ回路６と、内部カラムアドレス信
号ＩＹ０の逆極性および内部同期信号ＩＣＬＫ２のＡＮ
Ｄ論理ゲートＧ１と、内部カラムアドレス信号ＩＹ０お
よび内部同期信号ＩＣＬＫ２のＡＮＤ論理ゲートＧ２
と、ライトバスＷＢＵＳ１を入力し論理ゲートＧ１の出
力信号に同期してライトバスＷＢＵＳ２Ａを駆動するＤ
−Ｆ／Ｆ回路７Ａと、ライトバスＷＢＵＳ１を入力し論
理ゲートＧ２の出力信号に同期してライトバスＷＢＵＳ
２Ｂを駆動するＤ−Ｆ／Ｆ回路７Ｂと、内部カラムアド
レス信号ＩＹ０を入力するインバータＩ３と、内部カラ
ムアドレス信号ＩＡＤＤを入力しカラムスイッチＹＳＷ
を出力するカラムデコーダ８と、カラムスイッチＹＳ
Ｗ、インバータＩ３の出力及びライトバスＷＢＵＳ２Ａ
を入力するセンスアンプ列９Ａと、カラムスイッチＹＳ
Ｗ、内部カラムアドレス信号ＩＹ０及びライトバスＷＢ
ＵＳ２Ｂを入力するセンスアンプ列９Ｂと、センスアン
プ列９Ａとビット線を介して接続されたメモリセルアレ
イ１０Ａと、センスアンプ列９Ｂとビット線を介して接
続されたメモリセルアレイ１０Ｂと、を少なくとも備え
て構成されている。
の半導体記憶装置は、アドレス信号ＡＤＤを入力する入
力バッファ１と、外部クロックＣＬＫを入力する入力バ
ッファ２と、書き込みデータを入力する端子ＤＱに接続
した入力バッファ３と、入力バッファ２の出力を入力し
内部同期信号ＩＣＬＫ１及びＩＣＬＫ２を出力する内部
同期信号発生回路５と、入力バッファ１の出力及び内部
同期信号ＩＣＬＫ１を入力し内部カラムアドレス信号Ｉ
ＡＤＤ及び内部カラムアドレス信号ＩＹ０を出力するバ
ーストカウンタ４と、入力バッファ３の出力を入力し内
部同期信号ＩＣＬＫ１に同期してライトバスＷＢＵＳ１
を駆動するＤ−Ｆ／Ｆ回路６と、内部カラムアドレス信
号ＩＹ０の逆極性および内部同期信号ＩＣＬＫ２のＡＮ
Ｄ論理ゲートＧ１と、内部カラムアドレス信号ＩＹ０お
よび内部同期信号ＩＣＬＫ２のＡＮＤ論理ゲートＧ２
と、ライトバスＷＢＵＳ１を入力し論理ゲートＧ１の出
力信号に同期してライトバスＷＢＵＳ２Ａを駆動するＤ
−Ｆ／Ｆ回路７Ａと、ライトバスＷＢＵＳ１を入力し論
理ゲートＧ２の出力信号に同期してライトバスＷＢＵＳ
２Ｂを駆動するＤ−Ｆ／Ｆ回路７Ｂと、内部カラムアド
レス信号ＩＹ０を入力するインバータＩ３と、内部カラ
ムアドレス信号ＩＡＤＤを入力しカラムスイッチＹＳＷ
を出力するカラムデコーダ８と、カラムスイッチＹＳ
Ｗ、インバータＩ３の出力及びライトバスＷＢＵＳ２Ａ
を入力するセンスアンプ列９Ａと、カラムスイッチＹＳ
Ｗ、内部カラムアドレス信号ＩＹ０及びライトバスＷＢ
ＵＳ２Ｂを入力するセンスアンプ列９Ｂと、センスアン
プ列９Ａとビット線を介して接続されたメモリセルアレ
イ１０Ａと、センスアンプ列９Ｂとビット線を介して接
続されたメモリセルアレイ１０Ｂと、を少なくとも備え
て構成されている。
【００４５】図１に示した前記第１の実施例が、カラム
アドレスの最下位ビットもがカラムスイッチＹＳＷの選
択を行っていたのに対し、本発明の第２の実施例におい
ては、カラムアドレスの最下位ビットでセンスアンプ列
の選択を行うよう構成したものである。
アドレスの最下位ビットもがカラムスイッチＹＳＷの選
択を行っていたのに対し、本発明の第２の実施例におい
ては、カラムアドレスの最下位ビットでセンスアンプ列
の選択を行うよう構成したものである。
【００４６】図５は、本発明の第２の実施例の動作の一
例を示す波形図であり、端子ＤＱへの書き込みデータが
毎サイクル切り替わる場合を表している。
例を示す波形図であり、端子ＤＱへの書き込みデータが
毎サイクル切り替わる場合を表している。
【００４７】内部同期信号ＩＣＬＫ１は、外部クロック
ＣＬＫの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈ
レベルヘの遷移）から即生成されるパルスで、内部同期
信号ＩＣＬＫ２は、内部同期信号ＩＣＬＫ１より予め定
められた遅延の後生成されるパルスである。
ＣＬＫの立ち上がりエッジ（ＬｏｗレベルからＨｉｇｈ
レベルヘの遷移）から即生成されるパルスで、内部同期
信号ＩＣＬＫ２は、内部同期信号ＩＣＬＫ１より予め定
められた遅延の後生成されるパルスである。
【００４８】図８に示した従来の同期型半導体記憶装置
と同様に、バースト長４でシーケンシヤルのバーストタ
イプに設定されているならば、書き込み動作の起点とな
るＣ１サイクルでの外部クロックＣＬＫの立ち上がりエ
ッジにて、外部アドレス信号ＡＤＤにＹ＝０を与える
と、内部同期信号ＩＣＬＫ１に同期して、Ｃ１、Ｃ２、
Ｃ３、Ｃ４のサイクルで、それぞれＹ＝０、Ｙ＝１、Ｙ
＝２、Ｙ＝３の内部カラムアドレスＩＡＤＤが生成され
るが、本実施例の場合、カラムの最下位アドレスはカラ
ムスイッチＹＳＷの選択に関与しないため、カラムスイ
ッチＹＳＷは、内部カラムアドレスの最下位から２ビッ
ト目が変化したときに切り替わることになる。
と同様に、バースト長４でシーケンシヤルのバーストタ
イプに設定されているならば、書き込み動作の起点とな
るＣ１サイクルでの外部クロックＣＬＫの立ち上がりエ
ッジにて、外部アドレス信号ＡＤＤにＹ＝０を与える
と、内部同期信号ＩＣＬＫ１に同期して、Ｃ１、Ｃ２、
Ｃ３、Ｃ４のサイクルで、それぞれＹ＝０、Ｙ＝１、Ｙ
＝２、Ｙ＝３の内部カラムアドレスＩＡＤＤが生成され
るが、本実施例の場合、カラムの最下位アドレスはカラ
ムスイッチＹＳＷの選択に関与しないため、カラムスイ
ッチＹＳＷは、内部カラムアドレスの最下位から２ビッ
ト目が変化したときに切り替わることになる。
【００４９】また、内部カラムアドレス信号ＩＹ０は内
部カラムアドレスの最下位ビット、図２のＩＹ１は内部
カラムアドレスＩＡＤＤの下位から２ビット目を示すと
すると、内部カラムアドレス信号ＩＹ０は内部同期信号
ＩＣＬＫ１に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈ
ｉｇｈと変化し、ＩＹ１は同じくＬｏｗ、Ｌｏｗ、Ｈｉ
ｇｈ、Ｈｉｇｈと変化する。
部カラムアドレスの最下位ビット、図２のＩＹ１は内部
カラムアドレスＩＡＤＤの下位から２ビット目を示すと
すると、内部カラムアドレス信号ＩＹ０は内部同期信号
ＩＣＬＫ１に同期して、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈ
ｉｇｈと変化し、ＩＹ１は同じくＬｏｗ、Ｌｏｗ、Ｈｉ
ｇｈ、Ｈｉｇｈと変化する。
【００５０】ここで、Ｃ１、Ｃ２、Ｃ３、Ｃ４サイクル
での端子ＤＱへの書き込みデータを順に、Ｌｏｗ、Ｈｉ
ｇｈ、Ｌｏｗ、Ｈｉｇｈとすると、ライトバスＷＢＵＳ
１のレベルは、内部同期信号ＩＣＬＫ１に同期して、Ｌ
ｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと変化するが、ライ
トバスＷＢＵＳ２ＡのレベルはＬｏｗで変化せず、ライ
トバスＷＢＵＳ２Ｂのレベルも一旦Ｈｉｇｈとなった後
はＨｉｇｈで変化しない。
での端子ＤＱへの書き込みデータを順に、Ｌｏｗ、Ｈｉ
ｇｈ、Ｌｏｗ、Ｈｉｇｈとすると、ライトバスＷＢＵＳ
１のレベルは、内部同期信号ＩＣＬＫ１に同期して、Ｌ
ｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈと変化するが、ライ
トバスＷＢＵＳ２ＡのレベルはＬｏｗで変化せず、ライ
トバスＷＢＵＳ２Ｂのレベルも一旦Ｈｉｇｈとなった後
はＨｉｇｈで変化しない。
【００５１】これは、Ｃ１サイクル、Ｃ３サイクルでは
内部カラムアドレス信号ＩＹ０がＬｏｗレベルとなるの
で、論理ゲートＧ１の出力に内部同期信号ＩＣＬＫ２の
パルスが伝幡し、ライトバスＷＢＵＳ１のＬｏｗレベル
の書き込みデータを入力したＤ−Ｆ／Ｆ回路７Ａから、
内部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ
２ＡにＬｏｗレベルの書き込みデータが出力され、Ｃ２
サイクル、Ｃ４サイクルでは内部カラムアドレス信号Ｉ
Ｙ０がＨｉｇｈレベルとなるので、論理ゲートＧ２の出
力に内部同期信号ＩＣＬＫ２のパルスが伝幡し、ライト
バスＷＢＵＳ１のＨｉｇｈレベルの書き込みデータを入
力したＤ−Ｆ／Ｆ回路７Ｂから、内部同期信号ＩＣＬＫ
２に同期してライトバスＷＢＵＳ２ＢにＨｉｇｈレベル
の書き込みデータが出力されるからである。
内部カラムアドレス信号ＩＹ０がＬｏｗレベルとなるの
で、論理ゲートＧ１の出力に内部同期信号ＩＣＬＫ２の
パルスが伝幡し、ライトバスＷＢＵＳ１のＬｏｗレベル
の書き込みデータを入力したＤ−Ｆ／Ｆ回路７Ａから、
内部同期信号ＩＣＬＫ２に同期してライトバスＷＢＵＳ
２ＡにＬｏｗレベルの書き込みデータが出力され、Ｃ２
サイクル、Ｃ４サイクルでは内部カラムアドレス信号Ｉ
Ｙ０がＨｉｇｈレベルとなるので、論理ゲートＧ２の出
力に内部同期信号ＩＣＬＫ２のパルスが伝幡し、ライト
バスＷＢＵＳ１のＨｉｇｈレベルの書き込みデータを入
力したＤ−Ｆ／Ｆ回路７Ｂから、内部同期信号ＩＣＬＫ
２に同期してライトバスＷＢＵＳ２ＢにＨｉｇｈレベル
の書き込みデータが出力されるからである。
【００５２】ライトバスＷＢＵＳ２Ａ、ＷＢＵＳ２Ｂの
寄生容量Ｃ２Ａ、Ｃ２Ｂの電荷は、端子ＤＱへの書さ込
みデータが毎サイクル切り替わっているにもかかわら
ず、充放電されていないことになる。
寄生容量Ｃ２Ａ、Ｃ２Ｂの電荷は、端子ＤＱへの書さ込
みデータが毎サイクル切り替わっているにもかかわら
ず、充放電されていないことになる。
【００５３】なお、内部同期信号ＩＣＬＫ２の生成を、
カラムスイッチＹＳＷの切り替わりに合わせるよう調整
することで、ライトバスＷＢＵＳ２Ａ、ＷＢＵＳ２Ｂ上
の書き込みデータは、センスアンプ列９Ａまたは９Ｂ内
の、カラムスイッチＹＳＷにて選択されたセンスアンプ
に書き込まれ、その後、ビット線を通じてメモリセルア
レイ１０Ａまたは１０Ｂ内のメモリセルに書き込まれ
る。
カラムスイッチＹＳＷの切り替わりに合わせるよう調整
することで、ライトバスＷＢＵＳ２Ａ、ＷＢＵＳ２Ｂ上
の書き込みデータは、センスアンプ列９Ａまたは９Ｂ内
の、カラムスイッチＹＳＷにて選択されたセンスアンプ
に書き込まれ、その後、ビット線を通じてメモリセルア
レイ１０Ａまたは１０Ｂ内のメモリセルに書き込まれ
る。
【００５４】図６は、本発明の第２の実施例の動作の一
例を示す波形図であり、端子ＤＱへの書き込みデータが
２サイクルに１回切り替わる場合を表している。
例を示す波形図であり、端子ＤＱへの書き込みデータが
２サイクルに１回切り替わる場合を表している。
【００５５】各内部同期信号、内部カラムアドレス信号
の動作は、図５の例と同様である。
の動作は、図５の例と同様である。
【００５６】ここで、Ｃ１、Ｃ２、Ｃ３、Ｃ４サイクル
での端子ＤＱへの書き込みデータを順にＬｏｗ、Ｌｏ
ｗ、Ｈｉｇｈ、Ｈｉｇｈとすると、ライトバスＷＢＵＳ
１のレベルは内部同期信号ＩＣＬＫ１に同期して、Ｌｏ
ｗ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈと変化し、ライトバス
ＷＢＵＳ２Ａ、ＷＢＵＳ２Ｂのレベルも同様に２サイク
ルに１回変化する。
での端子ＤＱへの書き込みデータを順にＬｏｗ、Ｌｏ
ｗ、Ｈｉｇｈ、Ｈｉｇｈとすると、ライトバスＷＢＵＳ
１のレベルは内部同期信号ＩＣＬＫ１に同期して、Ｌｏ
ｗ、Ｌｏｗ、Ｈｉｇｈ、Ｈｉｇｈと変化し、ライトバス
ＷＢＵＳ２Ａ、ＷＢＵＳ２Ｂのレベルも同様に２サイク
ルに１回変化する。
【００５７】この例の場合、寄生容量Ｃ１、Ｃ２Ａ、Ｃ
２Ｂの全ての電荷が充電または放電されるが、その割合
は２サイクルに１回のみで、毎サイクル充電または放電
されることはない。
２Ｂの全ての電荷が充電または放電されるが、その割合
は２サイクルに１回のみで、毎サイクル充電または放電
されることはない。
【００５８】なお、Ｃ１、Ｃ２、Ｃ３、Ｃ４サイクルで
の端子ＤＱへの書き込みデータがＬｏｗまたはＨｉｇｈ
で変化しないときは、ライトバスＷＢＵＳ１、ＷＢＵＳ
２Ａ、ＷＢＵＳ２Ｂは全てレベル変化せず、したがって
寄生容量Ｃ１、Ｃ２Ａ、ＣＢの電荷は充電も放電もされ
ない。
の端子ＤＱへの書き込みデータがＬｏｗまたはＨｉｇｈ
で変化しないときは、ライトバスＷＢＵＳ１、ＷＢＵＳ
２Ａ、ＷＢＵＳ２Ｂは全てレベル変化せず、したがって
寄生容量Ｃ１、Ｃ２Ａ、ＣＢの電荷は充電も放電もされ
ない。
【００５９】本実施例の場合も、書き込みデータの変化
がいかなる場合であれ、ライトバスＷＢＵＳ１の寄生容
量Ｃ１と、ライトバスＷＢＵＳ２Ａの寄生容量Ｃ２Ａま
たはＷＢＵＳ２Ｂの寄生容量Ｃ２Ｂとのいずれもが、毎
サイクル充電または放電されることはない。
がいかなる場合であれ、ライトバスＷＢＵＳ１の寄生容
量Ｃ１と、ライトバスＷＢＵＳ２Ａの寄生容量Ｃ２Ａま
たはＷＢＵＳ２Ｂの寄生容量Ｃ２Ｂとのいずれもが、毎
サイクル充電または放電されることはない。
【００６０】ここで、ライトバスＷＢＵＳ１のレベルが
あるサイクルで変化する確率は、１／２、ライトバスＷ
ＢＵＳ２Ａのレベルが変化する確率は、ＩＹ０の極性と
前サイクルの書き込みデータによるため１／４、ライト
バスＷＢＵＳ２Ｂのレベルが変化する確率も同じく１／
４となる。
あるサイクルで変化する確率は、１／２、ライトバスＷ
ＢＵＳ２Ａのレベルが変化する確率は、ＩＹ０の極性と
前サイクルの書き込みデータによるため１／４、ライト
バスＷＢＵＳ２Ｂのレベルが変化する確率も同じく１／
４となる。
【００６１】このため、バースト中の平均消費電流を最
も低減できるのは、 ２×Ｃ１＝Ｃ２Ａ＝Ｃ２Ｂ となるようにＤ−Ｆ／Ｆ回路７Ａ及び７Ｂの配置を工夫
した場合となり、この時、ライトバスＷＢＵＳ１、ＷＢ
ＵＳ２Ａ及びＷＢＵＳ２Ｂでの平均消費電流は、図７に
示す従来技術と比ベ２／３となる。
も低減できるのは、 ２×Ｃ１＝Ｃ２Ａ＝Ｃ２Ｂ となるようにＤ−Ｆ／Ｆ回路７Ａ及び７Ｂの配置を工夫
した場合となり、この時、ライトバスＷＢＵＳ１、ＷＢ
ＵＳ２Ａ及びＷＢＵＳ２Ｂでの平均消費電流は、図７に
示す従来技術と比ベ２／３となる。
【００６２】以上、データの書き込みパスを例にとって
説明したが、上記と全く同様の原理に従い、データの読
み出しパスにも適用することができる。
説明したが、上記と全く同様の原理に従い、データの読
み出しパスにも適用することができる。
【００６３】
【発明の効果】以上説明したように本発明によれば、バ
ーストタイプがシーケンシヤルタイブでもインターリー
ブタイプでも毎サイクル切り替わる内部カラムアドレス
の最下位ビットに応じて、データバスの一部を極性を変
えて駆動するよう構成したことにより、データバスのう
ちレベルの切り替わりが一部でしか発生しない、あるい
はレベルが切り替わる確率が低減するという効果を奏す
るものであり、これにより、最大消費電流値の低減、あ
るいはバースト中の平均消費電流の低減することができ
る。
ーストタイプがシーケンシヤルタイブでもインターリー
ブタイプでも毎サイクル切り替わる内部カラムアドレス
の最下位ビットに応じて、データバスの一部を極性を変
えて駆動するよう構成したことにより、データバスのう
ちレベルの切り替わりが一部でしか発生しない、あるい
はレベルが切り替わる確率が低減するという効果を奏す
るものであり、これにより、最大消費電流値の低減、あ
るいはバースト中の平均消費電流の低減することができ
る。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の動作を説明するための信号
波形図である。
波形図である。
【図３】本発明の一実施例の動作を説明するための信号
波形図である。
波形図である。
【図４】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図５】本発明の第２の実施例の動作を説明するための
信号波形図である。
信号波形図である。
【図６】本発明の第２の実施例の動作を説明するための
信号波形図である。
信号波形図である。
【図７】従来の同期型半導体記憶装置の回路構成の一例
を示す図である。
を示す図である。
【図８】従来の同期型半導体記憶装置のの動作を説明す
るための信号波形図である。
るための信号波形図である。
１、２、３ 入力バッファ ４、１１、１２ バーストカウンタ ５ 内部同期信号発生回路 ６、７、７Ａ、７Ｂ Ｄ−Ｆ／Ｆ回路 ８ カラムデコーダ ９、 ９Ａ、９Ｂ センスアンプ列 １０、１０Ａ、１０Ｂ メモリセルアレイ ＴＧ１、ＴＧ２ Ｎチャネル型トランジスタ Ｉ１、Ｉ２、Ｉ３ インバータ Ｇ１、Ｇ２ 論理ゲート
Claims (4)
- 【請求項１】外部からの基準信号に同期して内部同期信
号を発生する内部同期信号発生回路と、 前記基準信号の第１サイクルで外部から入力された外部
アドレスを開始アドレスとし、前記内部同期信号に同期
して規則的な順で、内部アドレス信号を生成するバース
トカウンタと、 メモリセルの記憶データを伝達するデータバスと、 を備え、 前記データバスの連続する第１の区間から第２の区間へ
のデータ伝達において、前記内部アドレス信号の最下位
アドレスのレベルによって、伝達するデータの極性を反
転させるか否かを決定する、ことを特徴とする半導体記
憶装置。 - 【請求項２】外部からの基準信号に同期して内部同期信
号を発生する内部同期信号発生回路と、 前記基準信号の第１サイクルで外部から入力された外部
アドレスを開始アドレスとし、前記内部同期信号に同期
して、規則的な順で内部アドレス信号を生成するバース
トカウンタと、 メモリセルの記憶データを伝達するデータバスと、 を備え、 前記データバスは、前記内部アドレス信号によらず経路
が共通な第１の区間と、前記内部アドレス信号に応じ
て、少なくとも第１の経路、第２の経路が選択される連
続した第２の区間と、のデータ伝達において、前記第１
の経路での伝達時には伝達するデータの極性を反転させ
ず、前記第２の経路での伝達時には伝達するデータの極
性を反転させる、ことを特徴とする半導体記憶装置。 - 【請求項３】メモリセルヘのデータ書き込みバス、及び
前記メモリセルからのデータ読み出しバスも、それぞれ
の第１の区間と第２の区間とのデータ伝達において、前
記規則と同じ規則によりデータの極性を決定する、こと
を特徴とする請求項１または２記載の半導体記憶装置。 - 【請求項４】外部からの基準信号に同期して内部同期信
号を発生する内部同期信号発生回路と、 前記基準信号の第１サイクルで外部から入力された外部
アドレスを開始アドレスとし、前記内部同期信号に同期
して規則的な順で、内部アドレス信号を生成するバース
トカウンタと、 データ入力端子からの入力データをメモリセルアレイの
センスアンプ列にまで伝達するバスであって第１及び第
２の区間に区分されてなる第１及び第２のライトバス
と、 を備え、 前記内部アドレス信号の最下位アドレスの論理レベルに
応じて、前記第１のライトバスのデータ又は該データを
反転した値を、前記内部同期信号でラッチして前記第２
のライトバスに伝達する、ことを特徴とする半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23534397A JP3244035B2 (ja) | 1997-08-15 | 1997-08-15 | 半導体記憶装置 |
| US09/132,824 US5991231A (en) | 1997-08-15 | 1998-08-12 | Semiconductor memory device |
| TW087113431A TW410340B (en) | 1997-08-15 | 1998-08-14 | Semiconductor memory device |
| CN98117178A CN1114926C (zh) | 1997-08-15 | 1998-08-14 | 半导体存储器 |
| KR1019980033118A KR100332930B1 (ko) | 1997-08-15 | 1998-08-14 | 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23534397A JP3244035B2 (ja) | 1997-08-15 | 1997-08-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166859A true JPH1166859A (ja) | 1999-03-09 |
| JP3244035B2 JP3244035B2 (ja) | 2002-01-07 |
Family
ID=16984697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23534397A Expired - Fee Related JP3244035B2 (ja) | 1997-08-15 | 1997-08-15 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5991231A (ja) |
| JP (1) | JP3244035B2 (ja) |
| KR (1) | KR100332930B1 (ja) |
| CN (1) | CN1114926C (ja) |
| TW (1) | TW410340B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000021169A (ja) * | 1998-04-28 | 2000-01-21 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3762171B2 (ja) * | 1999-11-15 | 2006-04-05 | 株式会社東芝 | 同期信号発生回路 |
| KR100588593B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 레지스터형 메모리 모듈 및 그 제어방법 |
| KR100735612B1 (ko) * | 2005-12-22 | 2007-07-04 | 삼성전자주식회사 | 멀티패쓰 억세스블 반도체 메모리 장치 |
| KR100695289B1 (ko) * | 2006-03-09 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법 |
| US11861229B2 (en) * | 2021-02-02 | 2024-01-02 | Nvidia Corporation | Techniques for transferring commands to a dynamic random-access memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210591A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Micro Comput Eng Ltd | ダイナミツクメモリ |
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0745068A (ja) * | 1993-08-02 | 1995-02-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR0140481B1 (ko) * | 1994-12-31 | 1998-07-01 | 김주용 | 동기식 메모리장치의 데이타신호 분배회로 |
| JP3192077B2 (ja) * | 1996-01-30 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| JPH09312553A (ja) * | 1996-05-22 | 1997-12-02 | Nec Corp | 論理回路 |
-
1997
- 1997-08-15 JP JP23534397A patent/JP3244035B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-12 US US09/132,824 patent/US5991231A/en not_active Expired - Lifetime
- 1998-08-14 TW TW087113431A patent/TW410340B/zh not_active IP Right Cessation
- 1998-08-14 CN CN98117178A patent/CN1114926C/zh not_active Expired - Fee Related
- 1998-08-14 KR KR1019980033118A patent/KR100332930B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100332930B1 (ko) | 2002-09-26 |
| JP3244035B2 (ja) | 2002-01-07 |
| TW410340B (en) | 2000-11-01 |
| US5991231A (en) | 1999-11-23 |
| KR19990023621A (ko) | 1999-03-25 |
| CN1114926C (zh) | 2003-07-16 |
| CN1208932A (zh) | 1999-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5805873A (en) | Phase linking of output clock with master clock in memory architecture | |
| US6381684B1 (en) | Quad data rate RAM | |
| US5537354A (en) | Semiconductor memory device and method of forming the same | |
| US5955905A (en) | Signal generator with synchronous mirror delay circuit | |
| JP2742220B2 (ja) | 半導体記憶装置 | |
| US7558127B2 (en) | Data output circuit and method in DDR synchronous semiconductor device | |
| JP4370507B2 (ja) | 半導体集積回路装置 | |
| US6772278B2 (en) | Data transfer system and data transfer method | |
| JPH11195296A (ja) | 半導体記憶装置 | |
| JPH11110280A (ja) | 半導体メモリシステム | |
| JPH11340421A (ja) | メモリ及びロジック混載のｌｓｉデバイス | |
| KR20070108331A (ko) | 반도체기억장치 | |
| US6600693B2 (en) | Method and circuit for driving quad data rate synchronous semiconductor memory device | |
| JP2000156079A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| JP2001167580A (ja) | 半導体記憶装置 | |
| JP3244035B2 (ja) | 半導体記憶装置 | |
| US6310821B1 (en) | Clock-synchronous semiconductor memory device and access method thereof | |
| JPH10208470A (ja) | 同期型半導体記憶装置 | |
| JP2008527604A (ja) | 接近パッドオーダリングロジック | |
| JP2956426B2 (ja) | 半導体記憶装置 | |
| KR100307285B1 (ko) | 싱글 데이터 레이트 및 더블 데이터 레이트 스킴을 갖는 버스트-타입의 고속 랜덤 액세스 메모리 장치의 어드레스 발생 및 디코딩 회로 | |
| JPH09180443A (ja) | 半導体メモリ回路 | |
| JP3090104B2 (ja) | 半導体メモリ装置 | |
| US6226223B1 (en) | Low latency dynamic random access memory | |
| JP4678471B2 (ja) | 均衡が取れたデュアルエッジでトリガーされたデータビットシフトの回路および方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010925 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081026 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091026 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091026 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |