CN1208932A - 半导体存储器 - Google Patents

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Abstract

内部同步信号发生电路输出内部同步信号ICLK1和ICL2。短脉冲计数器输出内部列地址信号IADD和最低内部列地址信号IY0。D－F/F路输入输入缓冲器的输出,并与ICLK1同步驱动写总线WBUS1。反相元件输入IY0。反相元件输入D－F/F6、D－F/F7的输出,并驱动写总线WBUS2。列译码器8输入IADD,并输出列转换YSW。读出放大器输入YSW和WBUS2。利用该器件,可以减小最大耗电量或短脉冲的平均耗电量。

Description

半导体存储器
本发明涉及一种半导体存储器，特别涉及一种设计用来减小数据通路的充电和放电电流的数据通路控制电路。
近年来，随着CPU速度的加快，对半导体存储器高工作速度的需求增强。为满足这些需求，已提出了同步型半导体存储器，这种器件与超过100Mhz的外部时钟同步工作。关于这种半导体存储器的现有文献，例如有日本专利申请特许公开61-148692(发明名称：存储器)、日本专利申请特许公开6-76566(发明名称：半导体存储器)、日本专利申请特许公开7-45068(发明名称：同步型半导体存储器)等等。
这些常规同步型半导体器件结构的实例见图7。参见图7，输入缓冲器1输入地址信号ADD，输入缓冲器2输入外部时钟CLK，与端子DQ相连的输入缓冲器3输入写数据。内部同步信号发生电路5输入输入缓冲器2的输出，并输出内部同步信号ICLK1和ICLK2。短脉冲计数器12输入输入缓冲器1的输出和内部同步信号ICLK1，并输出内部列地址信号IADD。D触发器(D-F/F)电路6输入输入缓冲器3的输出，并与内部同步信号ICLK1同步驱动写总线WBUS1。D-F/F电路7输入写总线WBUS1，并与内部同步信号ICLK2同步驱动写总线WBUS2。列译码器8输入内部列地址信号IADD，并输出列转换YSW。读出放大器9输入列转换YWS和写总线WBUS2。存储单元阵列10通过位线与读出放大器9相连。
常规同步型半导体存储器的工作实例如图8的定时波形图所示。内部同步信号ICLK1是由外部时钟CLK的上升沿(从低电平到高电平的过渡)容易地形成的脉冲，内部同步信号ICLK2是预定延迟后由内部同步信号ICLK1形成的脉冲。
当在C1周期外部时钟CLK的上升沿(此点将变成写操作的起始点)将Y=0加到外部地址信号ADD时，分别在C1、C2、C3和C4周期与内部同步信号ICLK1同步产生了Y=0、Y=1、Y=2、和Y=3的内部列地址IADD。这是因为这种同步型半导体存储器在脉冲宽度4具有操作功能，其中借助一次外部地址输入，在短脉冲计数器12中形成大量脉冲宽度的内部列地址信号IADD。
这种内部列地址的相继次序由C1周期的外部地址信号和短脉冲类型决定。
表1顺序型内部列地址
    起始地址 内部地址序列(十进制)
    A1     A0
    0     0     0,1,2,3
    0     1     1,2,3,0
    1     0     2,3,0,1
    1     1     3,0,1,2
表1显示了短脉冲类型为顺序型的情况，根据C1周期中外部地址信号ADD后2位(A1,A0)的逻辑电平，后2位按表1所示顺序改变。在短脉冲宽度为4时，除后2位外的部分都是固定的。
表2交错型内部列地址
    起始地址 内部地址序列(十进制)
    A1     A0
    0     0     0,1,2,3
    0     1     1,0,3,2
    1     0     2,3,0,1
    1     1     3,2,1,0
表2展示了短脉冲类型为交错型的情况，其中后2位只以相同方式变化。
如上所述，具有短脉冲计数器12且内部自动依次形成地址的技术已伴随着高速CPU的发展而诞生了，可以更频繁地应用同步型半导体存储器，其中用户可以选择后2位随地址序数依次递增的顺序型和将现地址和起始地址的异逻辑和选为下一地址的交错型。
图8中，IY0表示内部列地址的最低位，IY1表示从内部列地址的低部分起的第二位。IY0与内部同步信ICLK1同步变为低、高、低、高，IY1变为低、低、高、高。列转换YSW根据内部列址IADD改变。
另外，当在每个周期C1、C2、C3、C4中写入到端子DQ的数据依次设置为低、高、低、高时，写总线WBUS1的电平与内部同步信号ICLK1同步地改变为低、高、低、高，写总线WBUS2的电平与内部同步信号ICLK2同步地改变为低、高、低、高。
通过调整内部同步信号ICLK2的形成使之适合于选择列转换YSW，写总线WBUS2上的写入数据可以写入由读出放大器9中的由列转换YSW所选定的读出放大器。此后，写入数据通过位线写入到存储单元阵列10的存储单元中。
在写总线WBUS1、WBUS2中，分别存在着寄生电容C1、C2(参见图1)，当每个周期的写入数据如图8的实例那样变化时，将在每个周期中充入或放出电容(C1+C2)容量的电荷。
然而，由于如上所述的常规半导体存储器这样构成，即，根据端子DQ中写入数据的变化，写总线WBUS1、WBUS2的电平也因此改变，所以存在一个问题，在每个周期写入数据变化的情况下，在每个周期寄生电容C1和C2都充电或放电。
由于近年来半导体存储器容量的增大导致了芯片尺寸的增加，所以存在着写总线线长变长的趋势，同时其寄生电容也增加。
另外，还存在着要提供大量输入写入数据的端子DQ，以便并行写入大量数据的趋势。同时要提供许多写总线WBUS1、2。因此，写总线的充放电造成的耗电增加的问题不能再忽略不计。
本发明的目的是提供一种可以减小最大耗电量的半导体存储器。
本发明的另一目的是提供一种可以减小短脉冲平均耗电的半导体存储器。
根据本发明的半导体存储器包括：存储单元；内部同步信号发生电路，用于与来自外部的参考信号同步产生内部同步信号；短脉冲计数器，利用在所述参考信号的第一周期从外部输入的外部地址作起始地址，并与内部同步信号同步地按一定顺序形成内部地址信号；数据总线，用于传输存储单元的存储数据；及用于根据将数据从连续数据总线的第一块传输到第二块的数据传输中内部地址信号的最低地址的电平，确定是否把要传输数据的极性反相的装置。
另外，根据本发明的半导体存储器包括：存储单元；内部同步信号发生电路，用于与来自外部的参考信号同步产生内部同步信号；短脉冲计数器，利用在所述参考信号的第一周期从外部输入的外部地址作起始地址，并与内部同步信号同步按一定顺序形成内部地址信号；数据总线，用于传输存储单元的存储数据；及在数据传输期间，在用第一路径传输时不把要传输数据的极性反相，而在用第二路径传输时把数据的极性反相的装置，数据的传输是在第一区和连续的第二区之间进行的，所述第一区具有不借助于内部地址的普通路径，所述第二区中，至少第一路径和第二路径在数据总线中选择。
按本发明，在第一区和第二区之间传输数据时，最好是到存储单元的数据写入总线和来自存储单元的数据读出总线利用相同的规则分别确定数据的极性。
根据本发明，通过这样构形，即，通过根据不管短脉冲类型是顺序型或是交错型而在每个周期变换的内部列地址的最低位来改变极性，以驱动数据总线的一部分，从而具有以下效果，数据总线电平的变换仅发生在局部，或电平变换的几率减小，由此可以减小最大耗电量，或减小短脉冲的平均耗电量。
图1是展示本发明第一实施例的电路结构的示意图；
图2是展示本发明第一实施例的工作情况的信号波形图；
图3是展示本发明第一实施例的工作情况的信号波形图；
图4是展示本发明第二实施例的电路结构的示意图；
图5是展示本发明第二实施例的工作情况的信号波形图；
图6是展示本发明第二实施例的工作情况的信号波形图；
图7展示常规同步型半导体存储器的电路结构的示意图；
图8是展示常规同步型半导体存储器的工作情况的信号波形图。
下面结合各附图说明本发明的优选实施例。图1是展示本发明第一实施例的电路结构的示意图。示出了应用于写入数据总线的本发明的实例。按其优选实施例，本发明的半导体存储器包括：内部同步信号发生电路5(图1)，用于与来自外部的参考信号同步产生内部同步信号ICLK1、ICLK2(图2)；短脉冲计数器4(图1)，利用所述参考信号的第一周期时从外部输入的外部地址作为起始地址，并与内部同步信号同步地按一定顺序形成内部地址信号(IADD)；数据总线，用于传输存储单元的存储数据；及根据从数据总线为连续的第一块(写总线WBUS1)到第二块(写总线WBUS2)的数据传输期间内部地址信号的最低位地址(IY0)的电平，把要传输数据的极性反相的电路装置(图1中反相器I1,I2，传输门TG1,TG2)。
按本发明的实施例，其结构是通过根据每个周期都变换的内部地址信号(IY0)的最低位置位(IY0)改变写总线(WBUS2)的极性来进行驱动。因此，写总线的电平变换只发生在局部。于是，预计可以减小最大耗电量，或减小短脉冲的平均耗电量。
参见图1，根据本实施例的半导体存储器包括：输入缓冲器1，用于输入地址信号ADD；输入缓冲器2，用于输入外部时钟CLK；及与端子DQ连接的输入缓冲器3，用于输入写数据。内部同步信号发生电路5，其输入输入缓冲器2的输出，并输出内部同步信号ICLK1和ICLK2。短脉冲计数器4，其输入输入缓冲器1的输出和内部同步信号ICLK1，并输出内部列地址信号IADD和内部列地址信号IY0。D触发器(D-F/F)电路6，其输入缓冲器3的输出，并与内部同步信号ICLK1同步驱动写总线WBUS1。反相器I1，其输入内部列址信号IY0。反相器I2，其输入D-F/F电路6的输出。D-F/F电路7，其与内部同步信号ICLK2同步驱动写总线WBUS2。N沟道晶体管TG1，其接在写总线WBUS1和D-F/F电路7的数据输入端之间，其栅极接到反相器I1的输出上。N沟道晶体管TG2，其接在反相器I2的输出和D-F/F电路7的数据输入端之间，其栅极输入内部列地址信号IY0。列译码器8，其输入内部列地址信号IADD，并输出列转换YSW。读出放大器9，其输入列转换YSW和写总线WBUS2。存储单元阵列10，其通过位线与读出放大器9连接。
图2是展示本发明第一实施例的工作情况的信号波形图，表示了在端子DQ上的写数据每个周期变换的情况。
内部同步信号ICLK1是由外部时钟CLK的上升沿(从低电平到高电的过渡)直接产生的脉冲，内部同步ICLK2是预定延迟后由内部同步信号ICLK1产生的脉冲。
以与图8所示的常规同步型半导体存储器相同的方式，如果设置脉冲宽度为4的顺序短脉冲型，在成为写操作的起始点的C1周期中外部时钟CLK的上升沿将Y=0加到外部地址信号ADD上时，在C1、C2、C3、C4周期，与内部同步信号ICLK1同步分别产生Y=0,Y=1,Y=2和Y=3的内部列地址IADD。
假定内部列地址信号IY0表示内部列地址的最低位置位，图2中的IY1表示从内部列地址较低位起的第二位，则内部列地址信号IY0与内部同步信号ICLK1同步变到低、高、低、高，而IY1变到低、低、高、高。列转换YSW根据内部列地址IADD改变。
另外，假定C1、C2、C3、C4周期端子DQ中的写数据依次为低、高、低、高，写总线WBUS1的电平与内部同步信号ICLK1同步地变到低、高、低、高，而写总线WBUS2的电平保持为低，没有变化。
这是因为，在C1和C3周期，内部列地址信号IY0变为低电平，N沟道晶体管TG1导通，写总线WBUS1的低电平写数据直接输入到D-F/F电路7，因此，低电平的写入数据与内部同步信号ICLK2同步地输出到写总线WBUS2，在C2和C4周期，内部列地址信号IY0变为高电平，N沟道晶体管TG2导通，由此，写总线WBUS1的高电平写数据被反相器I2反相，并以低电平输入到D-F/F电路7。因此，低电平的写数据与内部同步信号ICLK2同步地输出到写总线WBUS2。
因此，虽然在每个周期中端子DQ的写数据变换，但写总线WBUS2的寄生电容C2没有被充电或放电。
图3是展示第一实施例的工作情况的信号波形图，表示写入端子DQ的数据没有变换的情况。
每个内部同步信号和内部列地址信号的操作与图2所示的相同、
在周期C1、C2、C3、C4写入端子DQ的数据固定为低时，写总线WBUS1的电平也固定为低，但写总线WBUS2的电平变为低、高、低、高。
这是因为，在C1和C3周期，内部列地址信号IY0变为低电平，N沟道晶体管TG1导通，写总线WBUS1的低电平写数据直接输入到D-F/F电路7，因此，低电平的写数据与内部同步信号ICLK2同步地输出到写总线WBUS2，在C2和C4周期，内部列地址信号IY0变为高电平，N沟道晶体管TG2导通，由此，写总线WBUS1的低电平写数据被反相器I2反相，并以高电平输入到D-F/F电路7。因此，高电平的写数据与内部同步信号ICLK2同步输出到写总线WBUS2。
另外，通过调整适于列转换YSW变换的内部同步信号ICLK2的产生，写总线WBUS2上的写数据被写入读出放大器9中的由列转换YSW选定的读出放大器，且此后通过位线写入到存储单元阵列10中的存储单元中。
如图2的波形图所示的实例，当每个周期从端子DQ输入的写数据改变时，每个周期对电容C1充电或放电，如图3的波形所示的实例，除非写数据不改变，否则在每个周期对电容C2充电。即，无论写数据是否改变，只在寄生电容C1或C2之一上发生充电或放电。
这样，在将D-F/F电路7设计成使C1=C2时，耗电最大程度地减小，写总线WBUS2中可以消耗的最大电流与图7所示的现有技术相比变为1/2。
另一方面，在读出数据时，通过用读总线上一处的IYO进行类似地控制，可以进行正常的操作。
下面说明本发明的第二实施例。图4是展示本发明第二实施例的电路结构的示图。
该第二实施例中，电路包括：内部同步信号发生电路5(图4)，用于与来自外部的参考信号同步产生内部同步信号；短脉冲计数器11(图4)，利用在所述参考信号的第一周期从外部输入的外部地址作起始地址，并与内部同步信号同步地按一定顺序形成内部地址信号(IADD)；数据总线，用于传输存储单元的存储数据；及在数据传输期间，在用第一路径的传输时不把要传输数据的极性反相，而在用第二路径的传输时把数据的极性反相的装置，数据的传输是在第一区(WBUS1)和连续的第二区之间进行的，所述第一区具有不借助于内部地址的普通路径，所述第二区中，至少第一路径(WBUS2A)和第二路径(WBUS2B)在所述数据总线中选择。
参见图4，下面将说明根据本发明第二实施例的半导体存储器。输入缓冲器1输入地址信号ADD。输入缓冲器2输入外部时钟CLK。输入缓冲器3与端子DQ连接，用于输入写入数据。内部同步信号发生电路5输入输入缓冲器2的输出，并输出内部同步信号ICLK1和ICLK2。短脉冲计数器4输入输入缓冲器1的输出和内部同步信号ICLK1，并输出内部列地址信号IADD和内部列地址信号IY0。D-F/F电路6输入输入缓冲器3的输出，并与内部同步信号ICLK1同步地驱动写总线WBUS1。AND逻辑门G1是对相反极性的内部列地址信号IY0和内部同步信号ICLK2的AND(与)运算。AND逻辑门G2是对内部列地址信号IY0和内部同步信号ICLK2的AND(与)运算。D-F/F电路7A输入写总线WBUS1，并与逻辑门G1的输出信号同步地驱动写总线WBUS2A。D-F/F电路7B输入写总线WBUS1，并与逻辑门G2的输出信号同步地驱动写总线WBUS2B。反相器I3输入内部列地址信号IY0。列译码器8输入内部列地址信号IADD，并输出列转换YSW。读出放大器9A输入列转换YSW、反相器I3的输出及写总线WBUS2。读出放大器9B输入列转换YSW、内部列地址信号IY0和写总线WBUS2B。存储单元阵列10A通过位线与读出放大器9A相连。存储单元阵列10B通过位线与读出放大器9B相连。
与上述图1所示第一实施例中在列地址的最低位选择列转换YSW的事实不同，本发明第二实施例中，其结构是在列地址的最低位选择读出放大器。
图5是展示本发明第二实施例工作实例的波形图，表示在每个周期端子DQ中的写入数据变换的情况。
内部同步信号ICLK1是直接由外部时钟CLK的上升沿(从低电平到高电平的过渡)产生的脉冲，内部同步信号ICLK2是预定延迟后由内部同步信号ICLK1产生的脉冲。
以与图8所示的常规同步型半导体存储器相同的方式，如果设置脉冲宽度为4的顺序短脉冲型，在成为写操作起始点的C1周期中外部时钟信号CLK的上升沿将Y=0加到外部地址信号ADD上时，在C1、C2、C3、C4周期，与内部同步信号ICLK1同步地分别产生Y=0,Y=1,Y=2和Y=3的内部列地址IADD。然而，由于该实施例中，列最低位地址与列转换YSW的选择无关，所以列转换YSW在从内部列地址的最低位起的第二位改变时发生变化。
假定内部列地址信号IY0表示内部列地址的最低位置位，图2中的IY1表示从内部列地址IADD的低位起的第二位，则内部列地址信号IY0与内部同步信号ICLK1同步变到低、高、低、高，而IY1变到低、低、高、高。
这里，假定C1、C2、C3、C4周期端子DQ中的写数据依次为低、高、低、高，写总线WBUS1的电平与内部同步信号ICLK1同步变到低、高、低、高，而写总线WBUS2A的电平没有变化，保持在低电平，写总线WBUS2B在一旦变高后也不发生变化，保持在高电平。
这是因为，在C1和C3周期，内部列地址信号IY0变为低电平，内部同步信号ICLK2的脉冲传送到逻辑门G1的输出，且低电平写数据与内部同步信号ICLK2同步从写总线WBUS1的低电平写入数据输入的D-F/F电路7A输出到写总线WBUS2A，在C2和C4周期，内部列地址信号IY0变为高电平，内部同步信号ICLK2的脉冲传送到逻辑门G2的输出。因此，高电平写数据与内部同步信号ICLK2同步地从D-F/F电路7B输出到写总线WBUS2B，在D-F/F电路中总线WBUS1的高电平写数据被输入。
虽然每个周期中端子DQ的写入数据变换，但写总线WBUS2A、WBUS2B的寄生电容C2A或C2B没有充电或放电。
通过调整内部同步信号ICLK2的形成以满足列转换YSW的变换，WBUS2A、WBUS2B上的写入数据被写入读出放大器9A或9B中的被列转换YSW选定的读出放大器中，然后通过位线写入存储单元阵列10A或10B中的存储单元中。
图6是展示第二实施例的工作情况的信号波形图，表示写入端子DQ的数据以2个周期一次的速率变换的情况。
每个内部同步信号和内部列地址信号的操作与图5所示的相同、
在周期C1、C2、C3、C4写入端子DQ的数据依次设定为低、低、高、高时，写总线WBUS1的电平与内部同步信号ICLK1同步地依次变为低、低、高、高，而写总线WBUS2A、WBUS2B的电平2个周期变化一次。
该实例的情况下，对所有寄生电容C1、C2A、C2B充电或放电，但它们的速率只是2个周期一次，并非每个周期都充电或放电。
在C1、C2、C3、C4周期写入到端子DQ的数据不改变，保持低或高电平时，写总线WBUS1、WBUS2A和WBUS2B的电平都不变化，因此，对寄生电容C1、C2A、C2B都不充电或放电。
在该实例的情况下，在写入数据变化时，每个周期中写总线WBUS1的寄生电容C1、写总线WBUS2A的寄生电容C2A和写总线WBUS2B的寄生电容C2B都不充电或放电。
这样，写总线WBUS1的电平在某个周期变化的几率是1/2，写总线WBUS2A的电平变化的几率是1/4，这是因为IY0的极性和前一周期的写入数据的缘故，写总线WBUS2B的电平变化的几率是1/4。
因此，短脉冲的平均耗电量可以减小到最大程度的情况是D-F/F电路7A和7B设计成使2×C1=C2A=C2B时，此时写总线WBUS1、WBUS2A和WBUS2B的平均耗电与图7所示的现有技术相比变为2/3。
以上根据数据写总线的实例进行了解释，但根据基本上与以上相同的原理，本发明可以应用于数据读出总线。

Claims (5)

1．一种半导体存储器，包括：
存储单元；
内部同步信号发生电路，用于与来自外部的参考信号同步地产生内部同步信号；
短脉冲计数器，利用在所述参考信号的第一周期从外部输入的外部地址作起始地址，并与内部同步信号同步地按一定顺序形成内部地址信号；
数据总线，用于传输存储单元的存储数据；及
用于根据将数据从连续数据总线的第一块传输到第二块的数据传输中内部地址信号的最低地址的电平，确定是否把要传输数据的极性反相的装置。
2．一种半导体存储器，包括：
存储单元；
内部同步信号发生电路，用于与来自外部的参考信号同步地产生内部同步信号；
短脉冲计数器，利用在所述参考信号的第一周期从外部输入的外部地址作起始地址，并与内部同步信号同步地按一定顺序形成内部地址信号；
数据总线，用于传输存储单元的存储数据；及
在数据传输期间，在用第一路径的传输时不把要传输数据的极性反相，而在用第二路径的传输时把数据的极性反相的装置，数据的传输是在第一区和连续的第二区之间进行的，所述第一区具有不借助于内部地址的普通路径，所述第二区中，至少第一路径和第二路径在所述数据总线中选择。
3．如权利要求1所述的半导体存储器，其中在第一区和第二区间传输数据时，到存储单元的数据写入总线和来自存储单元的数据读出总线利用相同的规则分别确定数据的极性。
4．如权利要求2所述的半导体存储器，其中在第一区和第二区间传输数据时，到存储单元的数据写入总线和来自存储单元的数据读出总线利用相同的规则分别确定数据的极性。
5．一种半导体存储器，包括：
内部同步信号发生电路，用于与来自外部的参考信号同步产生内部同步信号；
短脉冲计数器，利用在所述参考信号的第一周期从外部输入的外部地址作起始地址，并与内部同步信号同步地按一定顺序形成内部地址信号；
第一和第二写总线，用于将从数据输入端输入的数据传输到存储单元阵列的读出放大器，并被分为第一区和第二区；及
用于通过与所述内部同步信号一起锁存，将第一写总线的数据或把所述数据反相得到的数据传输到第二写总线的装置。
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