JPS61158100A

JPS61158100A - 集積半導体メモリ

Info

Publication number: JPS61158100A
Application number: JP60299599A
Authority: JP
Inventors: クルト、ホフマン
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1984-12-28
Filing date: 1985-12-27
Publication date: 1986-07-17
Also published as: EP0186051A2; DE3583493D1; ATE65339T1; EP0186051A3; HK76292A; US4742489A; EP0186051B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積半導体メモリに関する。

〔従来の技術〕

ｎ個の互いに等しいメモリセル領域と、メモリセル領域
への書き込みまたはそれらからの読み出しのためのｎ−
ｍ本のデータ線と、ｍ個の第１のデータ経路切換器であ
って各々がそれらに対応付けられているデータ入力端子
に与えられており半導体メモリ内に書き込むべきメモリ
データをアドレス指定データに関係してそれらに付属の
ｎ本のデータ線の１つに与える第１のデータ経路切換器
と、ｍ個の第２のデータ経路切換器であって各々がそれ
ぞれｎ本のデータ線上に与えられているメモリデータの
読み出しの際にアドレス指定データに関係してｎ本のデ
ータ線の１つを選択しかつ１つの出力端を介して１つの
付属のデータ出力端子に与える第２のデータ経路切換器
とを有する集積半導体メモリはたとえば米国電気電子学
会国際固体回路会１１１９８１年、第８４〜８５頁およ
び雑誌「エレクトロニク（Ｅｌｅｋｔｒｏｎｉｋ）　Ｊ
第１５号、１９８２年７月３０日、第２７〜３０頁から
公知である。この種の半導体メモリにおいて、ユーザー
に対してデータ入出力用の１ビツト幅のデータインタフ
ェースを有する全メモリ範囲をｎ個の互いに等しいセル
領域に分割することは公知である。

そのために、メモリ内部で各セル領域にすべて１つの第
１のデータ経路切換器を介して１つのデータ入力端子と
接続されている１つの固有のデータ線を対応付けるのが
通常である０作動の際に、ｎ本のデータ線のどれがデー
タ入力端子に接続されるべきかの選択は相応の数の最上
位のアドレス入力を介して行われる。それと類似してｎ
本のデータ線は１つのデータ出力端子と第２のデータ経
路切換器を介して接続されている。

ｎの値は偶数である。ｎの値はさらに所望のセル領域の
数に等しく、また半導体メモリを公知のようにアドレス
指定するアドレス入力端に簡単なアドレス信号、すなわ
ちいわゆるＸアドレスまたはＹアドレスのみが与えられ
るか、半導体メモリの１つのクロック周期内に次々にＸ
アドレスもＹアドレスも含まれている（アドレス多重化
）かに関係する。この場合にはｎは４で除算可能な数で
しかあり得ない。

さらに、データ入出力用に１ビツトよりも太きい幅のデ
ータインタフェースを有する半導体メモリも公知である
。典型的な組織形態はｍ＝４．８および９ビツトの幅の
データインタフェースである。このように構成された半
導体メモリは集積回路技術の進歩に伴いますます多くの
メモリセルを含んでいる。しかし、半導体メモリあたり
のメモリセルの増大はそのメーカーにおいても通常いわ
ゆる“受は入れ検査”を行うユーザーにおいても半導体
メモリの試験（テスト）のための時間、手間および経費
を増大させる。テスト用に特別な試験パターンを必要と
するので、テストに必要な時間はメモリセルの増大と共
に指数関数的に増大する。この理由から、使用される試
験パターンの効率を減することなく試験時間を顕著に短
縮することが望ましい。集積回路の複数の半導体チップ
またはモジュールを並列に１つの自動試験装置によりテ
ストすることにより試験時間は確かに顕著に短縮された
が、そのために必要な機械的費用（ウェーハ面上の試験
探針、モジュール面上のケープル付き測定枠）は非常に
大きかった。さらに既存の試験プログラムを複雑な仕方
で適合させなければならない。

〔発明が解決しようとする問題点〕

本発明の目的は、使用される試験パターンの効率を損な
うことなく試験時間を顕著に短縮し得る集積半導体メモ
リを提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の集積半導体メモリにより達成される。本発明の基
本思想は、半導体メモリを、一方では（常時は）通常の
ように作動させ得るが、他方では（テスト時は）半導体
メモリの部分範囲をメモリ内部で並列に接続しかつメモ
リ内部でテスト時に、並列に接続された部分範囲が同一
のデータ内容を有する（良好な場合）か否（不良な場合
）かを認識し得るように構成することである。

本発明の有利な実施例は特許請求の範囲第２項以下にあ
げられている。本発明は、なかんずくＤＲＡＭおよびＳ
ＲＡＭにもＥＰＲＯＭおよびＥＥＰＲＯＭにも応用可能
である。

〔実施例〕

以下、図面ににより本発明を一層詳細に説明する。

第１図によれば、ｍ＝ｌのデータ入力端子り。

およびｍ＝１のデータ出力端子Ｄｏを有する本発明によ
る半導体メモリはｎｘ４の互いに等しいセル領域ＺＦを
含んでいる（たとえばメモリセルの全数が１０２４ｋ・
１ビット＝ＩＭ・１ビツトの“メガビット”メモリでは
、これはｎ＝４では各２５６ｋ・１ビツトの４つのセル
領域ＺＦを生ずる）。各セル領域ＺＦにｎ本のデータ線
ＤＬの１つが接続されている。これらはセル領域ＺＦへ
の情報の書き込みまたはそれらの読み出しの役割をする
。公知のようにこれらのｎ＝４のデータ線ＤＬは１つの
第１のデータ経路切換器ＤＷＩを介し　　　　　　゛て
データ入力端子り、と接続されている。メモリへの情報
の書き込みのために特定のアドレス情報、すなわち存在
するアドレス端子の最上位（Ａ　ｘ　）にあるアドレス
指定信号Ａによる第１のデータ経路切換器ＤＷＩの駆動
により正常作動時にデータ入力端子Ｄ１に与えられてい
る情報がｎ＝４の存在するデータＢＤＬの１つに接続さ
れ、そこから相応のセル領域ＺＦに書き込まれる。それ
に相応してデータ線ＤＬは１つの第２のデータ経路切換
器ＤＷ２を介してデータ出力端子Ｄｏと接続されている
。これはアドレス指定により第１のデータ経路切換器Ｄ
ＷＪと同様に駆動され、ｎ本のデータＩＩＩＩＤＬの１
つをデータ出力端子り、に接続する。

本発明による半導体メモリの以上に記載した部分はそれ
自体は既に公知である。それらはたとえば、いわゆる“
ニップル−モード”動作を可能にする半導体メモリに応
用される。

さて本発明による半導体メモリは有利な仕方で第１のデ
ータ経路切換器ＤＷＩに対して並列に１つの第３のデー
タ経路切換器ＤＷ３を含んでおり、それによりテスト動
作時にデータ入力端子Ｄ１に与えられている情報が同時
にすべてのｎ＝４のデータ線ＤＬに与えられる。第３の
データ経路切換器ＤＷ３はたとえばｎ−４の並列に接続
されたトランジスタを含んでおり、それらのドレイン・
ソース間の一方の側は共通にデータ入力端子り、に接続
されており、また他方の側は各１つのデータＩｎ１ＤＬ
に接続されている。第３のデータ経路切換器ＤＷ３のト
ランジスタはそのゲートで１つの制御信号Ｐにより駆動
される。制御信号Ｐの発生については後で説明する。こ
の第３のデータ経路切換器ＤＷ３を介して情報をセル領
域ＺＦ内に書き込むと、これらのセル領域ＺＦは互いに
同一の情報を含む。

いまテスト動作時にセル領域ＺＦの各々を１つの固有の
メモリ　（試験対象）とみなすと、アドレス指定により
１つのセル領Ｊ＋３ｉＺＦに適合されていなければなら
ない（テスト）情報を同時に並列にすべてのセル領域Ｚ
Ｆ内に書き込むことができる。

第３のデータ経路切換器ＤＷ３を能動化する制開信号Ｐ
は種々の仕方で得られる。第３図による１つの実施例で
は、テスト時に１つの別の端子Ｔに１つのテスト信号が
１つ一定電位（たとえば論理“１”）の形態で与えられ
る。正常作動時は、たとえば論理“０”の値を有する一
定の電位が与えられ、もしくは端子Ｔが接続されない状
態に留まる。こうして発生されて直接に端子Ｔから取出
され得る制御信号Ｐはなかんずく第３のデータ経路切換
器ＤＷ３のゲートを、そのトランジスタを導通させるよ
うに駆動する。この実施例は一方では、そのほかにも半
導体メモリの駆動のために使用される電位値（たとえば
“ＴＴＬ”レベル）を選択し得るという利点を有する。

しかし他方では、端子Ｔのために１つの遍加的な端子が
必要とされ、この端子の追加は場合によっては半導体メ
モリのケース寸法により制約されて意のままにならない
。

第１図中に示されている他の実施例では、そのほかに正
常作動にも利用される１つの端子が共用される。最も通
した端子としては、アドレス情報、特に（現在通常のア
ドレス多重化法における）最上位のＸまたはＹまたはＸ
／Ｙ情報による半導体メモリの駆動に使用される端子が
共用される。正常作動時には現在通常の半導体メモリに
おける１つのこのような端子にたとえばＯｖの論理“０
″レベルおよび５ｖの論理″Ｉ”レベルを有する１つの
（ｉ！に上位の）アドレス信号Ａが与えられる。

本発明による半導体メモリの第１図の実施例では、この
端子はＡｘで示されている。この端子に正常作動時には
最上位のＸ／Ｙアドレス情報が与えられている。テスト
作動のためには、たとえば通常アドレス端子Ａｘに与え
られるアドレス信号Ａの論理“１”レベルよりも明白に
高い電位、たとえばＩＯＶの電位が与えられる。後に接
続されている弁別回路ＤＳがこの与えられた電位をｖｇ
識して、半導体メモリの内部で制御信号Ｐを発生する。

弁別回路ＤＳはそれ自体は公知の形態、たとえばしきい
値スイッチの形態である。公知のしきい値スイッチはた
とえばドイツ連邦共和国特許出願公開第３０３０８５２
号および第３３１８５６４号明細書に記載されている。

しかし公知の他の形態のしきい値スイッチを使用するこ
とも考えられる。

さらに本発明による半導体メモリはｍ個の互いに等しい
評価回路Ａｓをも含んでいる（ｍ−データ人出力用のデ
ータインタフェースの幅）。

これらの各評価回路Ａｓの°役割は、半導体メモリから
の読み出しの際にそれぞれの評価回路ＡＳに対応付けら
れているｎ本のデータ線ＤＬ上に与えられている情報を
受は入れ、これらの情報のすべてが互いに等しい場合（
先に行われたセル領域ＺＦ内への並列記憶に基づいて“
良好な場合”に相当する）には１つの出力端ＡＵＳＴｅ
ｓｔに第１の論理レベルを有する１つの信号を発生し、
この信号をデータ出力端子Ｄｏに伝達し、またこれらの
データが互いに等しくない場合（不良の場合）にはその
出力端Ａ　Ｕ　Ｓ　”ｅｓｔに第１の論理レベルに対し
て相補性の第２の論理レベルを有する１つの不良信号を
発生し、この不良信号をデータ出力端子Ｄｏに伝達して
、たとえばデータ出力端子り、に接続されている自動試
験装置がそれを情動化された不良信号として認識し得る
ようにすることである。使用される２進論理に基づいて
、この能動化される不良信号は不良の場合にたとえば論
理“０”の値を有する（逆の決め方ももちろん考えられ
る）。

自動試験装置はテスト時に、“不良”または“良好”を
区別し得るように、画論理レベルのいずれがデータ出力
端子り、に与えられているかを認識するだけでよい。強
調すべきこととして、評価回路ＡＳの出力端Ａ　Ｕ　Ｓ
　Ｔｅｓ、に（従ってまたデータ出力端子ＤＯに）与え
られている信号は半導体メモリから読み出されたメモリ
情報を表さず、評価回路Ａｓ内で既に行われた試験の結
果を表す。

メーカーにおける通常の製造の際の試験（ディスク面上
、冗長性メモリセル有りおよび無し、モジュール面上）
およびユーザーにおける受は入れ試験のためには、この
テスト方法で完全に十分である。解析などの目的での試
験は、１つの半導体メモリ内の並列試験の際に生ずるア
ドレス指定精度（どのセル領域ＺＦが故障しているか？
）の理由で可能でない。

さらに、１つの特定の時点で並列に接続されているセル
領域ＺＦ内でアドレス指定されたすべてのメモリセルが
故障している、すなわち１つの誤情報を含んでいる不良
の場合を認識することは必要でない、この不良の場合は
評価回路ＡＳにより認識されない、しかし、これは必要
ではない、すなわち、このような場合には、当業者に周
知のように、半導体メモリは多数のメモリセルにおいて
故障しており、その際にはテスト作動時に他のセル領域
ＺＦの良好なメモリセルと並列に接続される１つのセル
領域ＺＦのいくつかのメモリセルも存在する。その時に
不良の半導体メモリは不良として！！！識される。

これは簡単な“合否”試験に対しては完全に十分である
。従来の試験の際に時間のかかる複雑な試験パターンを
明白に短縮された試験時間において使用し得る利点は上
記の欠点をはるかに凌駕する。

評価回路ＡＳの１つの有利な実施態様が第１図中に含ま
れている。これについて以下に説明する。

評価回路Ａｓは１つのアンドゲート、ノア関数回路とし
て接続された１つの別のアンドゲートおよび１つのオア
ゲートを有する１つの公知のバレンス関数回路ＶＦを含
んでいる。出力信号ＡＵＳ７ｅよ、は論理“１”レベル
により不良の場合を指示する。

評価回路ＡＳのもう１つの実施態様が第２図に示されて
いる。これは１つのアンドゲート、ノア関数回路として
接続された１つの別のアンドゲートおよび１つのノアゲ
ートを有する１つの公知のアンチバレンス関数回路ＡＶ
Ｆである。出力信号Ａ　Ｕ　Ｓ　Ｔｅ、、は論理“０”
レベルにより不良の場合を指示する。

第１図による本発明の実施例は有利な仕方でデータイン
タフェースの幅ｍのビットあたり１つの第４のデータ経
路切換器ＤＷ４を有する。このデータ経路切換器ＤＷ４
は、正常作動時にはそれぞれ第２のデータ経路切換ＩＢ
ＤＷ２から与えられる情報Ａ　Ｕ　Ｓ　ｘｏ、Ｊそれぞ
れデータ出力端子Ｄｏに接続し、またテスト作動時には
その代わりにそれぞれの評価回路ＡＳの出力Ａ　Ｕ　Ｓ
　Ｔ、、をデータ出力端子Ｄｏに接続する役割をする。

この目的で舎弟４のデータ経路切換器ＤＷ４は２個のト
ランジスタを含んでいる。それらのドレイン端子は共通
に付属のデータ出力端子り、と接続されている。

一方のトランジスタのソース端子は第２のデータ経路切
換器ＤＷ２の出力端と接続されており、他方のトランジ
スタのソース端子は評価回路ＡＳの出力端と接続されて
いる。一方のトランジスタはそのゲートで制御信号Ｐに
対して相補性の信号Ｐにより駆動され、他方のトランジ
スタはそのゲートで制御信号Ｐにより駆動される。それ
によって、選択的に第２のデータ経路切換器ＤＷ２の出
力端または評価回路ＡＳの出力端をデータ出力端子ＤＯ
に接続することが可能である。

しかし、他の実施例では、第２のデータ経路切換器ＤＷ
２の各々の出力端を直接に付属のデータ出力端子ＤＯに
接続し、また評価回路ＡＳの出力端を同じく直接に試験
端子として設けられている固有の端子ＰＡに接続するこ
とも可能である。この実施例は第４図に示されている。

第５図には、１１　ｘ　４のセル領域ＺＦの代わりにｎ
＝８のセル領域ＺＦが使用される本発明による半導体メ
モリの実施例が示されている。半導体メモリの機能は第
１図の実施例で説明した機能と同一である。しかし、テ
スト作動時にテスト時間が一層短縮される。

第６図には、再びｎ−４のセル領域ＺＦが使用されてい
るが、データインタフェースにおいてｍ−２ビツトの幅
を有する本発明による半導体メモリの実施例が示されて
いる。半導体メモリの機能は第１図の実施例で説明した
機能と同一である。

ただし、それぞれ２つの第１のデータ経路切換器ＤＷＩ
、第２のデータ経路切換器ＤＷ２、第３のデータ経路切
換１）ＤＷ３および第４のデータ経路切換器ＤＷ４、並
びにセル領域ＺＦおよび両評価回路ＡＳがそれぞれ互い
に並列にかつ互いに独立に作動する０ｍ−２ビツトのデ
ータインタフェースが互いに独立の情報を導くという事
実を明らかにするため、参照符号Ｄ　Ｉ　％　Ｄ　６　
％　Ａ　Ｕ　Ｓ　ｔｅｓ６、ＡＵＳＮｏｒ、ｒＬの代わ
りにＤ（ｌ、Ｄｏ　Ｉ−、ＤＩ　２、Ｄ０２、Ａ　Ｕ　
Ｓ　ｗｅ、ｔｌ　、Ａ　Ｕ　Ｓ　”ａ＆Ｚ　２、ＡＵＳ
　Ｎｏ−およびＡ　Ｕ　Ｓ　ＮｏｒｒｐＬ２が選ばれて
いる。

本発明の他の種々の実施態様が特に評価回路ＡＳにおい
ても可能である。それらはすべて本発明の範囲内にある
。なぜならば、本発明の基礎となっている課題または本
発明の思想から進展することなく以上に説明した論理回
路を変形することは当業者にとって容易であるからであ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック回路図、第２
図は評価回路のもう１つの実施例の回路図、第３図は本
発明の第２の実施例のブロック回路図、第４図は本発明
の第３の実施例のブロック回路図、第５図は８つのセル
領域を有する１つのメモリに応用された本発明の第１の
実施例のブロック回路図、第６図は２ビツト幅のデータ
インタフェースを有する１つのメモリに応用された本発
明の第１の実施例のブロック回路図である。ＡＳ・・・評価回路、Ｄ、・・・データ入力端子、Ｄ。・・・データ出力端子、ＤＬ・・・データ線、ＤＳ・・
・弁別回路、ＤＷＩ〜４・・・データ経路切換器、ＳＳ
・・・セット回路、ＺＦ・・・セル領域。ＩＧ　１ＦＩＧ　３ＦＩＧ　４

Claims

【特許請求の範囲】１）ｎ個の互いに等しいメモリセル領域（ＺＦ）と、メ
モリセル領域（ＺＦ）への書き込みまたはそれらからの
読み出しのためのｎ・ｍ本のデータ線（ＤＬ）と、ｍ個
の第１のデータ経路切換器であって各々がそれらに対応
付けられているデータ入力端子（Ｄ＿ｉ）に与えられて
おり半導体メモリ内に書き込むべきメモリデータをアド
レス指定データに関係してそれらに付属のｎ本のデータ
線（ＤＬ）の１つに与える第１のデータ経路切換器（Ｄ
Ｗ１）と、ｍ個の第２のデータ経路切換器であって各々
がそれぞれｎ本のデータ線（ＤＬ）上に与えられている
メモリデータの読み出しの際にアドレス指定データに関
係してｎ本のデータ線（ＤＬ）の１つを選択しかつ１つ
の出力端を介して１つの付属のデータ出力端子（Ｄ＿０
）に与える第２のデータ経路切換器（ＤＷ２）とを有す
る集積半導体メモリにおいて、ｎ・ｍ本のデータ線（Ｄ
Ｌ）のそれぞれｎ本にそれぞれの第２のデータ経路切換
器（ＤＷ２）に対して並列に１つの評価回路（ＡＳ）が
接続されており、評価回路（ＡＳ）が出力信号（ＡＵＳ
＿Ｔ＿ｅ＿ｓ＿ｔ）として第１の論理レベルを有する信
号を、評価回路（ＡＳ）に接続されているすべてのｎ本
のデータ線（ＤＬ）が互いに同一のメモリデータを含ん
でいる場合（良好な場合）に発し、評価回路（ＡＳ）が
出力信号（ＡＵＳ＿Ｔ＿ｅ＿ｓ＿ｔ）として第２の論理
レベルを有する信号を、評価回路（ＡＳ）に接続されて
いるｎ本のデータ線（ＤＬ）が互いに異なるメモリデー
タを含んでいる場合（不良な場合）に発し、ｍ個のデー
タ出力端子（Ｄ＿ｉ）の各々とｎ・ｍ本のデータ線（Ｄ
Ｌ）のうちの付属のｎ本との間にそれぞれの第１のデー
タ経路切換器（ＤＷ１）に対して並列に１つの第３のデ
ータ経路切換器（ＤＷ３）が接続されており、この第３
のデータ経路切換器（ＤＷ３）が制御信号（Ｐ）に関係
して半導体メモリ内に書き込むべきメモリデータを並列
にすべてのｎ本のデータ線（ＤＬ）に与え、ｍ個のデー
タ出力端子（Ｄ＿０）の各々の前に１つの第４のデータ
経路切換器（ＤＷ４）が接続されており、この第４のデ
ータ経路切換器（ＤＷ４）が制御信号（Ｐ）およびそれ
に対して相補性の信号（＠Ｐ＠）に関係して第２のデー
タ経路切換器（ＤＷ２）により選択されたメモリデータ
（ＡＵＳ＿Ｎ＿ｏ＿ｒ＿ｍ）もしくは評価回路（ＡＳ）
により発生された出力信号（ＡＵＳ＿Ｔ＿ｅ＿ｓ＿ｔ）
をデータ出力端子（Ｄ＿０）に通し、また制御信号（Ｐ
）用として１つの別の端子（Ａ＿ｘ；Ｔ）が設けられて
いることを特徴とする集積半導体メモリ。２）各評価回路（ＡＳ）がバレンス関数回路（ＶＦ）を
含んでおり、その入力が評価回路（ＡＳ）に接続されて
いるｎ本のデータ線（ＤＬ）を形成し、またその出力が
評価回路（ＡＳ）の出力信号（ＡＵＳ＿Ｔ＿ｅ＿ｓ＿ｔ
）を形成することを特徴とする特許請求の範囲第１項記
載の集積半導体メモリ。３）各評価回路（ＡＳ）がアンチバレンス関数回路（Ａ
ＶＦ）を含んでおり、その入力が評価回路（ＡＳ）に接
続されているｎ本のデータ線（ＤＬ）を形成し、またそ
の出力が評価回路（ＡＳ）の出力信号（ＡＵＳ＿Ｔ＿ｅ
＿ｓ＿ｔ）を形成することを特徴とする特許請求の範囲
第１項記載の集積半導体メモリ。４）第３のデータ経路切換器（ＤＷ３）の各々がｎ個の
トランジスタを含んでおり、これらのトランジスタがそ
れらのドレイン・ソース間で一方ではすべて付属のデー
タ入力端子（Ｄ＿ｉ）に、また他方ではそれぞれのデー
タ入力端子（Ｄ＿ｉ）に属するｎ個のデータ線（ＤＬ）
の各１つに接続されており、またそれらのゲートが並列
に制御信号（Ｐ）に接続されていることを特徴とする特
許請求の範囲第１項ないし第３項のいずれか１項に記載
の集積半導体メモリ。５）ｍ個の第４のデータ経路切換器（ＤＷ４）の各々が
２個のトランジスタを含んでおり、両トランジスタのド
レイン端子が互いに接続されておりかつそれぞれの第４
のデータ経路切換器（ＤＷ４）に付属のデータ出力端子
（Ｄ＿０）と接続されており、第４のデータ経路切換器
（ＤＷ４）の各々において一方のトランジスタがそのソ
ース端子で付属の第２のデータ経路切換器（ＤＷ２）の
出力端と接続されており、第４のデータ経路切換器（Ｄ
Ｗ４）の各々において他方のトランジスタがそのソース
端子で付属の評価回路（ＡＳ）の出力端と接続されてお
り、一方のトランジスタのゲートが制御信号（Ｐ）に対
して相補性の信号（＠Ｐ＠）と接続されており、また他
方のトランジスタのゲートが制御信号（Ｐ）と接続され
ていることを特徴とする特許請求の範囲第１項ないし第
４項のいずれか１項に記載の集積半導体メモリ。６）制御信号（Ｐ）用の前記別の端子が半導体メモリの
固有の、さもなければ利用されない端子（Ｔ）であるこ
とを特徴とする特許請求の範囲第１項ないし第５項のい
ずれか１項に記載の集積半導体メモリ。７）制御信号（Ｐ）用の前記別の端子が半導体メモリに
よりその他の信号に対しても利用される端子（Ａ＿ｘ）
であることを特徴とする特許請求の範囲第１項ないし第
６項のいずれか１項に記載の集積半導体メモリ。８）前記別の端子（Ａ＿ｘ）が、正常作動の際にアドレ
ス信号のうちで最上位のアドレス信号が与えられる端子
であることを特徴とする特許請求の範囲第７項記載の集
積半導体メモリ。９）正常作動から評価回路（ＡＳ）が利用される試験作
動への切換のために、論理“１”に相当する電位よりも
高い電位が与えられることを特徴とする特許請求の範囲
第７項または第８項記載の集積半導体メモリ。１０）制御信号（Ｐ）が、高いほうの電位が与えられて
いるか否かを認識する弁別回路（ＤＳ）により能動化さ
れることを特徴とする特許請求の範囲第９項記載の集積
半導体メモリ。１１）ｍ個の第２のデータ経路切換器（ＤＷ２）の各々
の出力端が直接にそれぞれ付属のデータ出力端子（Ｄ＿
０）に導かれており、他方において付属のｍ個の評価回
路（ＡＳ）の各々の出力端が固有の、さもなければ利用
されない端子（ＰＡ）に導かれていることを特徴とする
特許請求の範囲第１項ないし第１０項のいずれか１項に
記載の集積半導体メモリ。