JPS61158100A - 集積半導体メモリ - Google Patents

集積半導体メモリ

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JPS61158100A
JPS61158100A JP60299599A JP29959985A JPS61158100A JP S61158100 A JPS61158100 A JP S61158100A JP 60299599 A JP60299599 A JP 60299599A JP 29959985 A JP29959985 A JP 29959985A JP S61158100 A JPS61158100 A JP S61158100A
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data
semiconductor memory
terminal
evaluation circuit
data path
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JP60299599A
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クルト、ホフマン
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Siemens AG
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Siemens AG
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26Accessing multiple arrays

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Static Random-Access Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積半導体メモリに関する。
〔従来の技術〕
n個の互いに等しいメモリセル領域と、メモリセル領域
への書き込みまたはそれらからの読み出しのためのn−
m本のデータ線と、m個の第1のデータ経路切換器であ
って各々がそれらに対応付けられているデータ入力端子
に与えられており半導体メモリ内に書き込むべきメモリ
データをアドレス指定データに関係してそれらに付属の
n本のデータ線の1つに与える第1のデータ経路切換器
と、m個の第2のデータ経路切換器であって各々がそれ
ぞれn本のデータ線上に与えられているメモリデータの
読み出しの際にアドレス指定データに関係してn本のデ
ータ線の1つを選択しかつ1つの出力端を介して1つの
付属のデータ出力端子に与える第2のデータ経路切換器
とを有する集積半導体メモリはたとえば米国電気電子学
会国際固体回路会111981年、第84〜85頁およ
び雑誌「エレクトロニク(Elektronik) J
第15号、1982年7月30日、第27〜30頁から
公知である。この種の半導体メモリにおいて、ユーザー
に対してデータ入出力用の1ビツト幅のデータインタフ
ェースを有する全メモリ範囲をn個の互いに等しいセル
領域に分割することは公知である。
そのために、メモリ内部で各セル領域にすべて1つの第
1のデータ経路切換器を介して1つのデータ入力端子と
接続されている1つの固有のデータ線を対応付けるのが
通常である0作動の際に、n本のデータ線のどれがデー
タ入力端子に接続されるべきかの選択は相応の数の最上
位のアドレス入力を介して行われる。それと類似してn
本のデータ線は1つのデータ出力端子と第2のデータ経
路切換器を介して接続されている。
nの値は偶数である。nの値はさらに所望のセル領域の
数に等しく、また半導体メモリを公知のようにアドレス
指定するアドレス入力端に簡単なアドレス信号、すなわ
ちいわゆるXアドレスまたはYアドレスのみが与えられ
るか、半導体メモリの1つのクロック周期内に次々にX
アドレスもYアドレスも含まれている(アドレス多重化
)かに関係する。この場合にはnは4で除算可能な数で
しかあり得ない。
さらに、データ入出力用に1ビツトよりも太きい幅のデ
ータインタフェースを有する半導体メモリも公知である
。典型的な組織形態はm=4.8および9ビツトの幅の
データインタフェースである。このように構成された半
導体メモリは集積回路技術の進歩に伴いますます多くの
メモリセルを含んでいる。しかし、半導体メモリあたり
のメモリセルの増大はそのメーカーにおいても通常いわ
ゆる“受は入れ検査”を行うユーザーにおいても半導体
メモリの試験(テスト)のための時間、手間および経費
を増大させる。テスト用に特別な試験パターンを必要と
するので、テストに必要な時間はメモリセルの増大と共
に指数関数的に増大する。この理由から、使用される試
験パターンの効率を減することなく試験時間を顕著に短
縮することが望ましい。集積回路の複数の半導体チップ
またはモジュールを並列に1つの自動試験装置によりテ
ストすることにより試験時間は確かに顕著に短縮された
が、そのために必要な機械的費用(ウェーハ面上の試験
探針、モジュール面上のケープル付き測定枠)は非常に
大きかった。さらに既存の試験プログラムを複雑な仕方
で適合させなければならない。
〔発明が解決しようとする問題点〕
本発明の目的は、使用される試験パターンの効率を損な
うことなく試験時間を顕著に短縮し得る集積半導体メモ
リを提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第1項に
記載の集積半導体メモリにより達成される。本発明の基
本思想は、半導体メモリを、一方では(常時は)通常の
ように作動させ得るが、他方では(テスト時は)半導体
メモリの部分範囲をメモリ内部で並列に接続しかつメモ
リ内部でテスト時に、並列に接続された部分範囲が同一
のデータ内容を有する(良好な場合)か否(不良な場合
)かを認識し得るように構成することである。
本発明の有利な実施例は特許請求の範囲第2項以下にあ
げられている。本発明は、なかんずくDRAMおよびS
RAMにもEPROMおよびEEPROMにも応用可能
である。
〔実施例〕
以下、図面ににより本発明を一層詳細に説明する。
第1図によれば、m=lのデータ入力端子り。
およびm=1のデータ出力端子Doを有する本発明によ
る半導体メモリはnx4の互いに等しいセル領域ZFを
含んでいる(たとえばメモリセルの全数が1024k・
1ビット=IM・1ビツトの“メガビット”メモリでは
、これはn=4では各256k・1ビツトの4つのセル
領域ZFを生ずる)。各セル領域ZFにn本のデータ線
DLの1つが接続されている。これらはセル領域ZFへ
の情報の書き込みまたはそれらの読み出しの役割をする
。公知のようにこれらのn=4のデータ線DLは1つの
第1のデータ経路切換器DWIを介し      ゛て
データ入力端子り、と接続されている。メモリへの情報
の書き込みのために特定のアドレス情報、すなわち存在
するアドレス端子の最上位(A x )にあるアドレス
指定信号Aによる第1のデータ経路切換器DWIの駆動
により正常作動時にデータ入力端子D1に与えられてい
る情報がn=4の存在するデータBDLの1つに接続さ
れ、そこから相応のセル領域ZFに書き込まれる。それ
に相応してデータ線DLは1つの第2のデータ経路切換
器DW2を介してデータ出力端子Doと接続されている
。これはアドレス指定により第1のデータ経路切換器D
WJと同様に駆動され、n本のデータIIIIDLの1
つをデータ出力端子り、に接続する。
本発明による半導体メモリの以上に記載した部分はそれ
自体は既に公知である。それらはたとえば、いわゆる“
ニップル−モード”動作を可能にする半導体メモリに応
用される。
さて本発明による半導体メモリは有利な仕方で第1のデ
ータ経路切換器DWIに対して並列に1つの第3のデー
タ経路切換器DW3を含んでおり、それによりテスト動
作時にデータ入力端子D1に与えられている情報が同時
にすべてのn=4のデータ線DLに与えられる。第3の
データ経路切換器DW3はたとえばn−4の並列に接続
されたトランジスタを含んでおり、それらのドレイン・
ソース間の一方の側は共通にデータ入力端子り、に接続
されており、また他方の側は各1つのデータIn1DL
に接続されている。第3のデータ経路切換器DW3のト
ランジスタはそのゲートで1つの制御信号Pにより駆動
される。制御信号Pの発生については後で説明する。こ
の第3のデータ経路切換器DW3を介して情報をセル領
域ZF内に書き込むと、これらのセル領域ZFは互いに
同一の情報を含む。
いまテスト動作時にセル領域ZFの各々を1つの固有の
メモリ (試験対象)とみなすと、アドレス指定により
1つのセル領J+3iZFに適合されていなければなら
ない(テスト)情報を同時に並列にすべてのセル領域Z
F内に書き込むことができる。
第3のデータ経路切換器DW3を能動化する制開信号P
は種々の仕方で得られる。第3図による1つの実施例で
は、テスト時に1つの別の端子Tに1つのテスト信号が
1つ一定電位(たとえば論理“1”)の形態で与えられ
る。正常作動時は、たとえば論理“0”の値を有する一
定の電位が与えられ、もしくは端子Tが接続されない状
態に留まる。こうして発生されて直接に端子Tから取出
され得る制御信号Pはなかんずく第3のデータ経路切換
器DW3のゲートを、そのトランジスタを導通させるよ
うに駆動する。この実施例は一方では、そのほかにも半
導体メモリの駆動のために使用される電位値(たとえば
“TTL”レベル)を選択し得るという利点を有する。
しかし他方では、端子Tのために1つの遍加的な端子が
必要とされ、この端子の追加は場合によっては半導体メ
モリのケース寸法により制約されて意のままにならない
第1図中に示されている他の実施例では、そのほかに正
常作動にも利用される1つの端子が共用される。最も通
した端子としては、アドレス情報、特に(現在通常のア
ドレス多重化法における)最上位のXまたはYまたはX
/Y情報による半導体メモリの駆動に使用される端子が
共用される。正常作動時には現在通常の半導体メモリに
おける1つのこのような端子にたとえばOvの論理“0
″レベルおよび5vの論理″I”レベルを有する1つの
(i!に上位の)アドレス信号Aが与えられる。
本発明による半導体メモリの第1図の実施例では、この
端子はAxで示されている。この端子に正常作動時には
最上位のX/Yアドレス情報が与えられている。テスト
作動のためには、たとえば通常アドレス端子Axに与え
られるアドレス信号Aの論理“1”レベルよりも明白に
高い電位、たとえばIOVの電位が与えられる。後に接
続されている弁別回路DSがこの与えられた電位をvg
識して、半導体メモリの内部で制御信号Pを発生する。
弁別回路DSはそれ自体は公知の形態、たとえばしきい
値スイッチの形態である。公知のしきい値スイッチはた
とえばドイツ連邦共和国特許出願公開第3030852
号および第3318564号明細書に記載されている。
しかし公知の他の形態のしきい値スイッチを使用するこ
とも考えられる。
さらに本発明による半導体メモリはm個の互いに等しい
評価回路Asをも含んでいる(m−データ人出力用のデ
ータインタフェースの幅)。
これらの各評価回路Asの°役割は、半導体メモリから
の読み出しの際にそれぞれの評価回路ASに対応付けら
れているn本のデータ線DL上に与えられている情報を
受は入れ、これらの情報のすべてが互いに等しい場合(
先に行われたセル領域ZF内への並列記憶に基づいて“
良好な場合”に相当する)には1つの出力端AUSTe
stに第1の論理レベルを有する1つの信号を発生し、
この信号をデータ出力端子Doに伝達し、またこれらの
データが互いに等しくない場合(不良の場合)にはその
出力端A U S ”estに第1の論理レベルに対し
て相補性の第2の論理レベルを有する1つの不良信号を
発生し、この不良信号をデータ出力端子Doに伝達して
、たとえばデータ出力端子り、に接続されている自動試
験装置がそれを情動化された不良信号として認識し得る
ようにすることである。使用される2進論理に基づいて
、この能動化される不良信号は不良の場合にたとえば論
理“0”の値を有する(逆の決め方ももちろん考えられ
る)。
自動試験装置はテスト時に、“不良”または“良好”を
区別し得るように、画論理レベルのいずれがデータ出力
端子り、に与えられているかを認識するだけでよい。強
調すべきこととして、評価回路ASの出力端A U S
 Tes、に(従ってまたデータ出力端子DOに)与え
られている信号は半導体メモリから読み出されたメモリ
情報を表さず、評価回路As内で既に行われた試験の結
果を表す。
メーカーにおける通常の製造の際の試験(ディスク面上
、冗長性メモリセル有りおよび無し、モジュール面上)
およびユーザーにおける受は入れ試験のためには、この
テスト方法で完全に十分である。解析などの目的での試
験は、1つの半導体メモリ内の並列試験の際に生ずるア
ドレス指定精度(どのセル領域ZFが故障しているか?
)の理由で可能でない。
さらに、1つの特定の時点で並列に接続されているセル
領域ZF内でアドレス指定されたすべてのメモリセルが
故障している、すなわち1つの誤情報を含んでいる不良
の場合を認識することは必要でない、この不良の場合は
評価回路ASにより認識されない、しかし、これは必要
ではない、すなわち、このような場合には、当業者に周
知のように、半導体メモリは多数のメモリセルにおいて
故障しており、その際にはテスト作動時に他のセル領域
ZFの良好なメモリセルと並列に接続される1つのセル
領域ZFのいくつかのメモリセルも存在する。その時に
不良の半導体メモリは不良として!!!識される。
これは簡単な“合否”試験に対しては完全に十分である
。従来の試験の際に時間のかかる複雑な試験パターンを
明白に短縮された試験時間において使用し得る利点は上
記の欠点をはるかに凌駕する。
評価回路ASの1つの有利な実施態様が第1図中に含ま
れている。これについて以下に説明する。
評価回路Asは1つのアンドゲート、ノア関数回路とし
て接続された1つの別のアンドゲートおよび1つのオア
ゲートを有する1つの公知のバレンス関数回路VFを含
んでいる。出力信号AUS7eよ、は論理“1”レベル
により不良の場合を指示する。
評価回路ASのもう1つの実施態様が第2図に示されて
いる。これは1つのアンドゲート、ノア関数回路として
接続された1つの別のアンドゲートおよび1つのノアゲ
ートを有する1つの公知のアンチバレンス関数回路AV
Fである。出力信号A U S Te、、は論理“0”
レベルにより不良の場合を指示する。
第1図による本発明の実施例は有利な仕方でデータイン
タフェースの幅mのビットあたり1つの第4のデータ経
路切換器DW4を有する。このデータ経路切換器DW4
は、正常作動時にはそれぞれ第2のデータ経路切換IB
DW2から与えられる情報A U S xo、Jそれぞ
れデータ出力端子Doに接続し、またテスト作動時には
その代わりにそれぞれの評価回路ASの出力A U S
 T、、をデータ出力端子Doに接続する役割をする。
この目的で舎弟4のデータ経路切換器DW4は2個のト
ランジスタを含んでいる。それらのドレイン端子は共通
に付属のデータ出力端子り、と接続されている。
一方のトランジスタのソース端子は第2のデータ経路切
換器DW2の出力端と接続されており、他方のトランジ
スタのソース端子は評価回路ASの出力端と接続されて
いる。一方のトランジスタはそのゲートで制御信号Pに
対して相補性の信号Pにより駆動され、他方のトランジ
スタはそのゲートで制御信号Pにより駆動される。それ
によって、選択的に第2のデータ経路切換器DW2の出
力端または評価回路ASの出力端をデータ出力端子DO
に接続することが可能である。
しかし、他の実施例では、第2のデータ経路切換器DW
2の各々の出力端を直接に付属のデータ出力端子DOに
接続し、また評価回路ASの出力端を同じく直接に試験
端子として設けられている固有の端子PAに接続するこ
とも可能である。この実施例は第4図に示されている。
第5図には、11 x 4のセル領域ZFの代わりにn
=8のセル領域ZFが使用される本発明による半導体メ
モリの実施例が示されている。半導体メモリの機能は第
1図の実施例で説明した機能と同一である。しかし、テ
スト作動時にテスト時間が一層短縮される。
第6図には、再びn−4のセル領域ZFが使用されてい
るが、データインタフェースにおいてm−2ビツトの幅
を有する本発明による半導体メモリの実施例が示されて
いる。半導体メモリの機能は第1図の実施例で説明した
機能と同一である。
ただし、それぞれ2つの第1のデータ経路切換器DWI
、第2のデータ経路切換器DW2、第3のデータ経路切
換1)DW3および第4のデータ経路切換器DW4、並
びにセル領域ZFおよび両評価回路ASがそれぞれ互い
に並列にかつ互いに独立に作動する0m−2ビツトのデ
ータインタフェースが互いに独立の情報を導くという事
実を明らかにするため、参照符号D I % D 6 
% A U S tes6、AUSNor、rLの代わ
りにD(l、Do I−、DI 2、D02、A U 
S we、tl 、A U S ”a&Z 2、AUS
 No−およびA U S NorrpL2が選ばれて
いる。
本発明の他の種々の実施態様が特に評価回路ASにおい
ても可能である。それらはすべて本発明の範囲内にある
。なぜならば、本発明の基礎となっている課題または本
発明の思想から進展することなく以上に説明した論理回
路を変形することは当業者にとって容易であるからであ
る。
【図面の簡単な説明】
第1図は本発明の第1の実施例のブロック回路図、第2
図は評価回路のもう1つの実施例の回路図、第3図は本
発明の第2の実施例のブロック回路図、第4図は本発明
の第3の実施例のブロック回路図、第5図は8つのセル
領域を有する1つのメモリに応用された本発明の第1の
実施例のブロック回路図、第6図は2ビツト幅のデータ
インタフェースを有する1つのメモリに応用された本発
明の第1の実施例のブロック回路図である。 AS・・・評価回路、D、・・・データ入力端子、D。 ・・・データ出力端子、DL・・・データ線、DS・・
・弁別回路、DWI〜4・・・データ経路切換器、SS
・・・セット回路、ZF・・・セル領域。 IG 1 FIG 3 FIG 4

Claims (1)

  1. 【特許請求の範囲】 1)n個の互いに等しいメモリセル領域(ZF)と、メ
    モリセル領域(ZF)への書き込みまたはそれらからの
    読み出しのためのn・m本のデータ線(DL)と、m個
    の第1のデータ経路切換器であって各々がそれらに対応
    付けられているデータ入力端子(D_i)に与えられて
    おり半導体メモリ内に書き込むべきメモリデータをアド
    レス指定データに関係してそれらに付属のn本のデータ
    線(DL)の1つに与える第1のデータ経路切換器(D
    W1)と、m個の第2のデータ経路切換器であって各々
    がそれぞれn本のデータ線(DL)上に与えられている
    メモリデータの読み出しの際にアドレス指定データに関
    係してn本のデータ線(DL)の1つを選択しかつ1つ
    の出力端を介して1つの付属のデータ出力端子(D_0
    )に与える第2のデータ経路切換器(DW2)とを有す
    る集積半導体メモリにおいて、n・m本のデータ線(D
    L)のそれぞれn本にそれぞれの第2のデータ経路切換
    器(DW2)に対して並列に1つの評価回路(AS)が
    接続されており、評価回路(AS)が出力信号(AUS
    _T_e_s_t)として第1の論理レベルを有する信
    号を、評価回路(AS)に接続されているすべてのn本
    のデータ線(DL)が互いに同一のメモリデータを含ん
    でいる場合(良好な場合)に発し、評価回路(AS)が
    出力信号(AUS_T_e_s_t)として第2の論理
    レベルを有する信号を、評価回路(AS)に接続されて
    いるn本のデータ線(DL)が互いに異なるメモリデー
    タを含んでいる場合(不良な場合)に発し、m個のデー
    タ出力端子(D_i)の各々とn・m本のデータ線(D
    L)のうちの付属のn本との間にそれぞれの第1のデー
    タ経路切換器(DW1)に対して並列に1つの第3のデ
    ータ経路切換器(DW3)が接続されており、この第3
    のデータ経路切換器(DW3)が制御信号(P)に関係
    して半導体メモリ内に書き込むべきメモリデータを並列
    にすべてのn本のデータ線(DL)に与え、m個のデー
    タ出力端子(D_0)の各々の前に1つの第4のデータ
    経路切換器(DW4)が接続されており、この第4のデ
    ータ経路切換器(DW4)が制御信号(P)およびそれ
    に対して相補性の信号(@P@)に関係して第2のデー
    タ経路切換器(DW2)により選択されたメモリデータ
    (AUS_N_o_r_m)もしくは評価回路(AS)
    により発生された出力信号(AUS_T_e_s_t)
    をデータ出力端子(D_0)に通し、また制御信号(P
    )用として1つの別の端子(A_x;T)が設けられて
    いることを特徴とする集積半導体メモリ。 2)各評価回路(AS)がバレンス関数回路(VF)を
    含んでおり、その入力が評価回路(AS)に接続されて
    いるn本のデータ線(DL)を形成し、またその出力が
    評価回路(AS)の出力信号(AUS_T_e_s_t
    )を形成することを特徴とする特許請求の範囲第1項記
    載の集積半導体メモリ。 3)各評価回路(AS)がアンチバレンス関数回路(A
    VF)を含んでおり、その入力が評価回路(AS)に接
    続されているn本のデータ線(DL)を形成し、またそ
    の出力が評価回路(AS)の出力信号(AUS_T_e
    _s_t)を形成することを特徴とする特許請求の範囲
    第1項記載の集積半導体メモリ。 4)第3のデータ経路切換器(DW3)の各々がn個の
    トランジスタを含んでおり、これらのトランジスタがそ
    れらのドレイン・ソース間で一方ではすべて付属のデー
    タ入力端子(D_i)に、また他方ではそれぞれのデー
    タ入力端子(D_i)に属するn個のデータ線(DL)
    の各1つに接続されており、またそれらのゲートが並列
    に制御信号(P)に接続されていることを特徴とする特
    許請求の範囲第1項ないし第3項のいずれか1項に記載
    の集積半導体メモリ。 5)m個の第4のデータ経路切換器(DW4)の各々が
    2個のトランジスタを含んでおり、両トランジスタのド
    レイン端子が互いに接続されておりかつそれぞれの第4
    のデータ経路切換器(DW4)に付属のデータ出力端子
    (D_0)と接続されており、第4のデータ経路切換器
    (DW4)の各々において一方のトランジスタがそのソ
    ース端子で付属の第2のデータ経路切換器(DW2)の
    出力端と接続されており、第4のデータ経路切換器(D
    W4)の各々において他方のトランジスタがそのソース
    端子で付属の評価回路(AS)の出力端と接続されてお
    り、一方のトランジスタのゲートが制御信号(P)に対
    して相補性の信号(@P@)と接続されており、また他
    方のトランジスタのゲートが制御信号(P)と接続され
    ていることを特徴とする特許請求の範囲第1項ないし第
    4項のいずれか1項に記載の集積半導体メモリ。 6)制御信号(P)用の前記別の端子が半導体メモリの
    固有の、さもなければ利用されない端子(T)であるこ
    とを特徴とする特許請求の範囲第1項ないし第5項のい
    ずれか1項に記載の集積半導体メモリ。 7)制御信号(P)用の前記別の端子が半導体メモリに
    よりその他の信号に対しても利用される端子(A_x)
    であることを特徴とする特許請求の範囲第1項ないし第
    6項のいずれか1項に記載の集積半導体メモリ。 8)前記別の端子(A_x)が、正常作動の際にアドレ
    ス信号のうちで最上位のアドレス信号が与えられる端子
    であることを特徴とする特許請求の範囲第7項記載の集
    積半導体メモリ。 9)正常作動から評価回路(AS)が利用される試験作
    動への切換のために、論理“1”に相当する電位よりも
    高い電位が与えられることを特徴とする特許請求の範囲
    第7項または第8項記載の集積半導体メモリ。 10)制御信号(P)が、高いほうの電位が与えられて
    いるか否かを認識する弁別回路(DS)により能動化さ
    れることを特徴とする特許請求の範囲第9項記載の集積
    半導体メモリ。 11)m個の第2のデータ経路切換器(DW2)の各々
    の出力端が直接にそれぞれ付属のデータ出力端子(D_
    0)に導かれており、他方において付属のm個の評価回
    路(AS)の各々の出力端が固有の、さもなければ利用
    されない端子(PA)に導かれていることを特徴とする
    特許請求の範囲第1項ないし第10項のいずれか1項に
    記載の集積半導体メモリ。
JP60299599A 1984-12-28 1985-12-27 集積半導体メモリ Pending JPS61158100A (ja)

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