JPS6367785B2 - - Google Patents
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- Publication number
- JPS6367785B2 JPS6367785B2 JP56113345A JP11334581A JPS6367785B2 JP S6367785 B2 JPS6367785 B2 JP S6367785B2 JP 56113345 A JP56113345 A JP 56113345A JP 11334581 A JP11334581 A JP 11334581A JP S6367785 B2 JPS6367785 B2 JP S6367785B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- clock
- output
- input
- flip
- Prior art date
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- Expired
Links
- 230000000630 rising effect Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000979 retarding effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデータ伝送装置に於けるクロツク発生
回路に関し、特にデイジタル的に入力データ信号
に位相追従したクロツクを発生するクロツク発生
回路に関する。
回路に関し、特にデイジタル的に入力データ信号
に位相追従したクロツクを発生するクロツク発生
回路に関する。
一般にクロツク発生回路として用いられるデイ
ジタル・フエーズロツクド・ループ（DPLL）回
路は、入力のデータ信号の変化点とカウンタ出力
の位相比較を行ない、比較位相よりもデータの変
化点が遅れている場合は、比較位相を時間的に前
進させ、逆の場合には後退させることにより、入
力データとある一定の位相関係のクロツクを得る
様構成される。
ジタル・フエーズロツクド・ループ（DPLL）回
路は、入力のデータ信号の変化点とカウンタ出力
の位相比較を行ない、比較位相よりもデータの変
化点が遅れている場合は、比較位相を時間的に前
進させ、逆の場合には後退させることにより、入
力データとある一定の位相関係のクロツクを得る
様構成される。
従来のクロツク発生回路は複雑な回路構成にて
実現させ、使用部品数が多く、実装上の制約が大
きい等の欠点があつた。
実現させ、使用部品数が多く、実装上の制約が大
きい等の欠点があつた。
本発明の目的は、従来のクロツク回路に比し簡
単な構成のクロツク回路を提供することにある。
単な構成のクロツク回路を提供することにある。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図、第２図は
第１図の回路の各部波形図である。第１図に於い
て、１はキヤリー出力，ロード入力を有するバイ
ナリイ・カウンタである。カウンタ１のQA，QB，
QC，QDはバイナリイ出力であり、各々前段の２
分周出力が得られる。またカウンタ１のＡ，Ｂ，
Ｃ，Ｄはプリセツト入力端子である。カウンタ１
のQCの出力信号及びインバータ２を介して反転
された信号は入力端子８の立上りで夫々エツジト
リガ・タイプのフリツプ・フロツプ４，３に入力
される。また、カウンタ１のキヤリー出力はイン
バータ５により反転された後カウンタ１のロード
入力及び入力端子７のクロツク立上りでフリツ
プ・フロツプ６に入力される。７，８，９は夫々
クロツク入力端子，データ入力端子，クロツク出
力端子である。
第１図の回路の各部波形図である。第１図に於い
て、１はキヤリー出力，ロード入力を有するバイ
ナリイ・カウンタである。カウンタ１のQA，QB，
QC，QDはバイナリイ出力であり、各々前段の２
分周出力が得られる。またカウンタ１のＡ，Ｂ，
Ｃ，Ｄはプリセツト入力端子である。カウンタ１
のQCの出力信号及びインバータ２を介して反転
された信号は入力端子８の立上りで夫々エツジト
リガ・タイプのフリツプ・フロツプ４，３に入力
される。また、カウンタ１のキヤリー出力はイン
バータ５により反転された後カウンタ１のロード
入力及び入力端子７のクロツク立上りでフリツ
プ・フロツプ６に入力される。７，８，９は夫々
クロツク入力端子，データ入力端子，クロツク出
力端子である。
いま、カウンタ１が16分周カウンタであり、カ
ウンタがフリー・ラン時に８分周、進相化時に７
分周、遅相化時に10分周するものとする。
ウンタがフリー・ラン時に８分周、進相化時に７
分周、遅相化時に10分周するものとする。
次に、第２図をも併せて参照し、本実施例の動
作を説明する。第２図ａはクロツク入力端子に印
加されるクロツク波形であり、ｂ，ｃ，ｄ，ｅは
カウンタ１のQA，QB，QC，QDの出力波形であ
る。また、ｆはカウンタ１のキヤリー出力波形を
示し、フリツプ・フロツプ６により１クロツク遅
延し、ｌの波形となる。ｇはカウンタ１のカウン
ト内容を示す。ｈはデータ入力波形でありｉ，ｊ
は夫々フリツプ・フロツプ４，３のＱ側出力波形
である。
作を説明する。第２図ａはクロツク入力端子に印
加されるクロツク波形であり、ｂ，ｃ，ｄ，ｅは
カウンタ１のQA，QB，QC，QDの出力波形であ
る。また、ｆはカウンタ１のキヤリー出力波形を
示し、フリツプ・フロツプ６により１クロツク遅
延し、ｌの波形となる。ｇはカウンタ１のカウン
ト内容を示す。ｈはデータ入力波形でありｉ，ｊ
は夫々フリツプ・フロツプ４，３のＱ側出力波形
である。
第２図時間t1に於いて入力端子８から入力デー
タ（第２図ｈ）の立上り変化点がカウンタ１の
QC出力（第２図ｄ）“０”の間に発生している。
この場合、Ｆ／Ｆ４及び３に入力データ立上り時
点でカウンタ１のQC出力及びその反転信号が
夫々記憶され、第２図ｉ，ｊの如くＦ／Ｆ４，３
のＱ出力は夫々“０”，“１”となる。従つてカウ
ンタ１のプリセツト入力端子Ｄ，Ｃ，Ｂ，Ａの入
力信号は1001（10進９）となり、カウンタ１のキ
ヤリー出力が発生した時点でカウンタ１にロード
される。このときカウンタ１は1001（10進９）か
らカウントを開始し1111（10進15）まで７カウン
トすることとなり、次の時間t2に於いてカウンタ
１のQC出力の時間幅が短かくなり進相化される。
このとき、第２図ｌに示す如くカウンタ１のキヤ
リー出力がＦ／Ｆ６により１クロツク遅延され
Ｆ／Ｆ３，４のクリア信号となりＦ／Ｆ３，４の
Ｑ出力は夫々、“０”となり初期の状態に戻る。
タ（第２図ｈ）の立上り変化点がカウンタ１の
QC出力（第２図ｄ）“０”の間に発生している。
この場合、Ｆ／Ｆ４及び３に入力データ立上り時
点でカウンタ１のQC出力及びその反転信号が
夫々記憶され、第２図ｉ，ｊの如くＦ／Ｆ４，３
のＱ出力は夫々“０”，“１”となる。従つてカウ
ンタ１のプリセツト入力端子Ｄ，Ｃ，Ｂ，Ａの入
力信号は1001（10進９）となり、カウンタ１のキ
ヤリー出力が発生した時点でカウンタ１にロード
される。このときカウンタ１は1001（10進９）か
らカウントを開始し1111（10進15）まで７カウン
トすることとなり、次の時間t2に於いてカウンタ
１のQC出力の時間幅が短かくなり進相化される。
このとき、第２図ｌに示す如くカウンタ１のキヤ
リー出力がＦ／Ｆ６により１クロツク遅延され
Ｆ／Ｆ３，４のクリア信号となりＦ／Ｆ３，４の
Ｑ出力は夫々、“０”となり初期の状態に戻る。
時間t2に於いては、入力データの立上り変化点
がない場合であり、Ｆ／Ｆ３，４のＱ出力は夫々
“０”を保持し変化がなく、カウンタ１のプリセ
ツト入力端子には1000（10進８）が入力され、時
間t3に於いてカウンタ１は1111（10進15）まで８
カウントする。この場合にはカウンタ１のQC出
力は進相化、遅相化されることなく通常フリーラ
ンの状態となる。Ｆ／Ｆ３，４のクリアについて
は時間t2と同様である。
がない場合であり、Ｆ／Ｆ３，４のＱ出力は夫々
“０”を保持し変化がなく、カウンタ１のプリセ
ツト入力端子には1000（10進８）が入力され、時
間t3に於いてカウンタ１は1111（10進15）まで８
カウントする。この場合にはカウンタ１のQC出
力は進相化、遅相化されることなく通常フリーラ
ンの状態となる。Ｆ／Ｆ３，４のクリアについて
は時間t2と同様である。
次に時間t3に於いては入力端子８からの入力デ
ータ（第２図ｈ）の立上り変化点がカウンタ１の
QC出力（第２図ｄ）の“１”の間に発生してい
る。この場合Ｆ／Ｆ４，３には時間t1に於けると
同様にカウンタ１QC出力及びその反転信号が記
憶されＦ／ＦのＱ出力は第２図ｉ，ｊに示す如く
夫々“１”，“０”となる。従つてカウンタ１のプ
リセツト入力端子には0110（10進６）がセツトさ
れ、カウンタ１のキヤリー出力が発生した時点で
カウンタ１にロードされる。このときカウンタ１
は0110（10進６）からカウントを開始し、1111（10
進15）まで10カウントすることとなり、時間t4に
於いてカウンタ１QC出力の時間幅が長くなり遅
相化させる。Ｆ／Ｆ３，４は時間t2と同様にクリ
アされる。
ータ（第２図ｈ）の立上り変化点がカウンタ１の
QC出力（第２図ｄ）の“１”の間に発生してい
る。この場合Ｆ／Ｆ４，３には時間t1に於けると
同様にカウンタ１QC出力及びその反転信号が記
憶されＦ／ＦのＱ出力は第２図ｉ，ｊに示す如く
夫々“１”，“０”となる。従つてカウンタ１のプ
リセツト入力端子には0110（10進６）がセツトさ
れ、カウンタ１のキヤリー出力が発生した時点で
カウンタ１にロードされる。このときカウンタ１
は0110（10進６）からカウントを開始し、1111（10
進15）まで10カウントすることとなり、時間t4に
於いてカウンタ１QC出力の時間幅が長くなり遅
相化させる。Ｆ／Ｆ３，４は時間t2と同様にクリ
アされる。
本実施例に於いてはカウンタ１を16分周としカ
ウンタフリー・ラン時のプリセツト入力を８分周
相当、進相化時に７分周相当、遅相化時に10分周
相当となる様にした場合について説明したが、カ
ウンタ１の分周比を変えることまたはフリー・ラ
ン、進相化時、遅相化時の分周比を変えることは
Ｆ／Ｆ３，４のＱまたは出力とカウンタ１のプ
リセツト入力端子の結線を適当に選択することに
より当然可能である。
ウンタフリー・ラン時のプリセツト入力を８分周
相当、進相化時に７分周相当、遅相化時に10分周
相当となる様にした場合について説明したが、カ
ウンタ１の分周比を変えることまたはフリー・ラ
ン、進相化時、遅相化時の分周比を変えることは
Ｆ／Ｆ３，４のＱまたは出力とカウンタ１のプ
リセツト入力端子の結線を適当に選択することに
より当然可能である。
また入力データ変化点を立上りのみでなく立下
りを使用して位相比較することもできる。
りを使用して位相比較することもできる。
以上説明したように、本発明によれば簡単な構
成でクロツク発生回路を実現でき、使用部品数の
減少、実装の容易性による経済性，信頼性，保守
性の向上等に効果がある。
成でクロツク発生回路を実現でき、使用部品数の
減少、実装の容易性による経済性，信頼性，保守
性の向上等に効果がある。
第１図は本発明の実施例を示す回路図、第２図
ａ〜ｌは本発明の実施例の各部波形を示す波形図
である。 １……カウンタ、２，５……インバータ、３，
４，６……フリツプ・フロツプ、７……クロツク
入力端子、８……データ入力端子、９……クロツ
ク出力端子。
ａ〜ｌは本発明の実施例の各部波形を示す波形図
である。 １……カウンタ、２，５……インバータ、３，
４，６……フリツプ・フロツプ、７……クロツク
入力端子、８……データ入力端子、９……クロツ
ク出力端子。
Claims (1)
- １ 入力クロツクをカウントダウンして、入力デ
ータに位相追従した出力クロツクを発生するクロ
ツク発生回路において、キヤリー出力をロード入
力として前記入力クロツクをカウントするカウン
タと、前記入力データの変化点毎に前記カウンタ
の一バイナリー出力ををサンプル保持する第一の
フリツプ・フロツプと、前記バイナリー出力の反
転信号をサンプル保持する第二のフリツプ・フロ
ツプと、前記キヤリー出力を前記入力クロツクの
１カウントクロツク遅延せしめその出力で前記第
一および第二のフリツプ・フロツプをクリアする
第三のフリツプ・フロツプとを具備し、前記カウ
ンタのプリセツト入力に前記第一および第二のフ
リツプ・フロツプ出力を印加する如く構成したこ
とを特徴とするクロツク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113345A JPS5814644A (ja) | 1981-07-20 | 1981-07-20 | クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113345A JPS5814644A (ja) | 1981-07-20 | 1981-07-20 | クロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814644A JPS5814644A (ja) | 1983-01-27 |
| JPS6367785B2 true JPS6367785B2 (ja) | 1988-12-27 |
Family
ID=14609887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113345A Granted JPS5814644A (ja) | 1981-07-20 | 1981-07-20 | クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814644A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197191A (ja) * | 1984-10-16 | 1986-05-15 | Matsushita Electric Ind Co Ltd | エピ単結晶薄膜の成長方法 |
| JPS63242993A (ja) * | 1987-03-30 | 1988-10-07 | Agency Of Ind Science & Technol | 分子線結晶成長方法 |
-
1981
- 1981-07-20 JP JP56113345A patent/JPS5814644A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814644A (ja) | 1983-01-27 |
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