JPS6211814B2 - - Google Patents
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- Publication number
- JPS6211814B2 JPS6211814B2 JP2247480A JP2247480A JPS6211814B2 JP S6211814 B2 JPS6211814 B2 JP S6211814B2 JP 2247480 A JP2247480 A JP 2247480A JP 2247480 A JP2247480 A JP 2247480A JP S6211814 B2 JPS6211814 B2 JP S6211814B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- pulse
- terminal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、入力パルス列を分周するデイジタル
分周回路に関する。
分周回路に関する。
従来のデイジタル分周回路は、入力パルスを整
数分の１に分周するものである。すなわち、プロ
グラミング入力により分周比Ｋ（Ｋ：正整数）を
設定すると、分周回路への入力パルス列に対して
Ｋ―１，Ｋ―２，……，１，０を順次カウントし
て行き、“０”をカウントした瞬間にパルスを１
個出力する。従つてこの分周回路への入力周波数
が一定である場合、入力周波数の整数分の１の出
力しか得られないと言う欠点があつた。
数分の１に分周するものである。すなわち、プロ
グラミング入力により分周比Ｋ（Ｋ：正整数）を
設定すると、分周回路への入力パルス列に対して
Ｋ―１，Ｋ―２，……，１，０を順次カウントし
て行き、“０”をカウントした瞬間にパルスを１
個出力する。従つてこの分周回路への入力周波数
が一定である場合、入力周波数の整数分の１の出
力しか得られないと言う欠点があつた。
本発明の目的は分周比を有理数にすることので
きるデイジタル分周回路を提供することにある。
きるデイジタル分周回路を提供することにある。
以下図面を参照して本発明の実施例について詳
しく説明する。第１図は本発明の実施例を示すブ
ロツク図である。３はプログラマブルデイバイダ
（以下PDと記す）で、プログラム入力端子P1，…
…，Ｐoに、ハイレベル、ローレベルの２n通りの
２進入力を加えることにより０から２n―１まで
の分周比Ｋを設定する。この分周比ＫはPD3を単
独に用いた場合の分周比であり、Ｋ＝０の時は分
周を行なわず出力は出ない。こうして設定された
分周比Ｋにより、PDへの入力パルス列に対し
１／Ｋに分周する。すなわちPD３の端子INより
入力されるパルスをＫ―１，Ｋ―２，…，１，０
と順次カウントしてゆき、“０”の瞬間に１個の
パルスを端子OUTより出力する。このとき出力
されるパルス幅は入力パルス幅に等しい。PEは
プリセツト端子で、端子PEへパルスが入力され
ると、それまでのカウントをクリアし、始めに戻
つてＫ―１，Ｋ―２，……とカウントをやり直
す。４はビツトレイトマルチプライヤ（以下BM
と記す）で、プログラム入力端子P′1，…，P′oに
より０から２n―１まで２n通りの整数値Ｍが設定
され、Ｍ＝０の時はBM４の端子OUTからのパル
ス出力はない。これによりBM４の端子INより入
力されるＮ個のパルスのうちなるべく等間隔に入
力パルス幅と同じパルス幅でＭ個のパルスをBM
４の端子OUTより出力する。ここでＮ（Ｎ：正
整数）の値は半固定値である。Ｎを可変とするこ
とは実用上難しいので、この分周回路においては
Ｍの桁数に合わせてＮを決める。すなわちＭの桁
数をｍとするとＮ＝10mとなる。
しく説明する。第１図は本発明の実施例を示すブ
ロツク図である。３はプログラマブルデイバイダ
（以下PDと記す）で、プログラム入力端子P1，…
…，Ｐoに、ハイレベル、ローレベルの２n通りの
２進入力を加えることにより０から２n―１まで
の分周比Ｋを設定する。この分周比ＫはPD3を単
独に用いた場合の分周比であり、Ｋ＝０の時は分
周を行なわず出力は出ない。こうして設定された
分周比Ｋにより、PDへの入力パルス列に対し
１／Ｋに分周する。すなわちPD３の端子INより
入力されるパルスをＫ―１，Ｋ―２，…，１，０
と順次カウントしてゆき、“０”の瞬間に１個の
パルスを端子OUTより出力する。このとき出力
されるパルス幅は入力パルス幅に等しい。PEは
プリセツト端子で、端子PEへパルスが入力され
ると、それまでのカウントをクリアし、始めに戻
つてＫ―１，Ｋ―２，……とカウントをやり直
す。４はビツトレイトマルチプライヤ（以下BM
と記す）で、プログラム入力端子P′1，…，P′oに
より０から２n―１まで２n通りの整数値Ｍが設定
され、Ｍ＝０の時はBM４の端子OUTからのパル
ス出力はない。これによりBM４の端子INより入
力されるＮ個のパルスのうちなるべく等間隔に入
力パルス幅と同じパルス幅でＭ個のパルスをBM
４の端子OUTより出力する。ここでＮ（Ｎ：正
整数）の値は半固定値である。Ｎを可変とするこ
とは実用上難しいので、この分周回路においては
Ｍの桁数に合わせてＮを決める。すなわちＭの桁
数をｍとするとＮ＝10mとなる。
いま、Ｍ＝13とするとｍ＝２となり、Ｎの値は
100となる。すなわちBMの端子INへの100個の入
力パルスに対してBMの端子OUTより13個の割で
出力されることになる。そしてその時の出力パル
ス列は、入力パルス列に対して８個目で１個パル
スを出力する場合と７個目で１個パルスを出力す
る場合があり、前者、後者の回数に比は９：４と
なる。このようにして、なるべく出力パルス間隔
の片寄りをなくすようにパルスが出力される。５
は１ビツトデイレイ（以下1BDと記す）であり、
端子CKと入力端子１とを接続することにより、
1BDの端子INより入力されたパルスを入力端子１
より入力されるパルスの１ビツト分遅らせて1BD
の端子OUTより出力する。６はオアゲートであ
る。
100となる。すなわちBMの端子INへの100個の入
力パルスに対してBMの端子OUTより13個の割で
出力されることになる。そしてその時の出力パル
ス列は、入力パルス列に対して８個目で１個パル
スを出力する場合と７個目で１個パルスを出力す
る場合があり、前者、後者の回数に比は９：４と
なる。このようにして、なるべく出力パルス間隔
の片寄りをなくすようにパルスが出力される。５
は１ビツトデイレイ（以下1BDと記す）であり、
端子CKと入力端子１とを接続することにより、
1BDの端子INより入力されたパルスを入力端子１
より入力されるパルスの１ビツト分遅らせて1BD
の端子OUTより出力する。６はオアゲートであ
る。
分周比として３＋５／１０＝3.5を得るには、Ｋ＝
３，Ｍ＝５，Ｎ＝10とすればよい。この時のPD
３及びBM４の独立した動作は各々第２図Ａ，Ｂ
に示す。独立した動作であるからPD３の端子PE
への入力はないものとして示している。又、同図
Ｃは第１図の分周回路の動作を示すタイムチヤー
トである。３１はPDの端子INに入力される入力
パルス、３２はPDの端子OUTより出力される出
力パルス、４１はBMの端子INより入力される入
力パルス、４２はBMの端子OUTより出力される
出力パルス、３１は第１図の分周回路の入力端子
１より入力される入力パルス、３２は出力端子２
より出力される出力パルス、３３はPDのプリセ
ツト端子PEに入力される入力パルスである。
３及びBM４の独立した動作は各々第２図Ａ，Ｂ
に示す。独立した動作であるからPD３の端子PE
への入力はないものとして示している。又、同図
Ｃは第１図の分周回路の動作を示すタイムチヤー
トである。３１はPDの端子INに入力される入力
パルス、３２はPDの端子OUTより出力される出
力パルス、４１はBMの端子INより入力される入
力パルス、４２はBMの端子OUTより出力される
出力パルス、３１は第１図の分周回路の入力端子
１より入力される入力パルス、３２は出力端子２
より出力される出力パルス、３３はPDのプリセ
ツト端子PEに入力される入力パルスである。
入力端子１より入力されるパルス列はPD３に
より1/3に分周される。分周後の出力は、直にオ
アゲート６を通してPD３の端子PEに帰還され
る。一方、BM４はその入力の10個のパルスのう
ち５個のパルスを出力し、それが１ビツト遅れで
PD３の端子PEに帰還される。従つてPD３の端
子PEに帰還されるパルスは、第２図Ｃの３３に
示されるごとく、１個単独の場合と２個連続の場
合の２通りがある。PD３の端子PEにパルスが入
力されると、それまでのカウントをクリアして再
び２，１，０と順次カウントをやり直す。この為
PD３の端子OUTに現われるパルスは、入力端子
１に３個目のパルスが入つた瞬間現われる場合
と、４個目のパルスで現われる場合の２通りあ
る。つまり１ビツト遅れのパルスがPD３の端子
PEに入力された場合、すなわち２個連続してPD
３の端子PEに入力された場合が前述の４個目に
１個現われる場合に対応し、ビツト遅れのないパ
ルスすなわち単独１個のパルスがPD３の端子PE
に入力された場合が前述した３個目に１個現われ
る場合に対応する。又、この２通りの現われ方は
BM４の端子OUTより出力されるパルスの有無に
従う。従つて、第２図のタイムチヤートから明ら
かな通り、BM４よりパルスが出力されると、そ
の後４個目の入力パルスで出力端子２にパルスが
１個出力され、BM４よりの出力が無い場合その
後３個目の入力パルスで出力端子２にパルスが１
個出力される。つまり、BM４の端子INに10個の
パルスが入力される周期がこの分周回路の１周期
となる。この１周期の間に入力端子１に入力され
るパルスの個数は４×５＋３×（10―５）＝35個で
あり、出力端子２より出力されるパルスの個数は
10個である。従つて、Ｋ＝３，Ｋ＝５，Ｎ＝10の
場合の分周比は35／10＝3.5となる。
より1/3に分周される。分周後の出力は、直にオ
アゲート６を通してPD３の端子PEに帰還され
る。一方、BM４はその入力の10個のパルスのう
ち５個のパルスを出力し、それが１ビツト遅れで
PD３の端子PEに帰還される。従つてPD３の端
子PEに帰還されるパルスは、第２図Ｃの３３に
示されるごとく、１個単独の場合と２個連続の場
合の２通りがある。PD３の端子PEにパルスが入
力されると、それまでのカウントをクリアして再
び２，１，０と順次カウントをやり直す。この為
PD３の端子OUTに現われるパルスは、入力端子
１に３個目のパルスが入つた瞬間現われる場合
と、４個目のパルスで現われる場合の２通りあ
る。つまり１ビツト遅れのパルスがPD３の端子
PEに入力された場合、すなわち２個連続してPD
３の端子PEに入力された場合が前述の４個目に
１個現われる場合に対応し、ビツト遅れのないパ
ルスすなわち単独１個のパルスがPD３の端子PE
に入力された場合が前述した３個目に１個現われ
る場合に対応する。又、この２通りの現われ方は
BM４の端子OUTより出力されるパルスの有無に
従う。従つて、第２図のタイムチヤートから明ら
かな通り、BM４よりパルスが出力されると、そ
の後４個目の入力パルスで出力端子２にパルスが
１個出力され、BM４よりの出力が無い場合その
後３個目の入力パルスで出力端子２にパルスが１
個出力される。つまり、BM４の端子INに10個の
パルスが入力される周期がこの分周回路の１周期
となる。この１周期の間に入力端子１に入力され
るパルスの個数は４×５＋３×（10―５）＝35個で
あり、出力端子２より出力されるパルスの個数は
10個である。従つて、Ｋ＝３，Ｋ＝５，Ｎ＝10の
場合の分周比は35／10＝3.5となる。
一般にPD３の端子OUTには入力端子１に入力
されるパルス列に対してＫ＋１個目に１個パルス
が現われる場合とＫ個目に１個パルスが現われる
場合とがあり、その回数の比はＭ：（Ｎ―Ｍ）と
なる。従つてこの分周回路の１周期の間にすなわ
ち入力端子１に（Ｋ＋１）Ｍ＋Ｋ（Ｎ―Ｍ）＝NK
＋Ｍ個のパルスが入力される間に出力端子２より
Ｎ個のパルスが出力される。すなわち分周比は
（NK＋Ｍ）／Ｎ＝Ｋ＋Ｍ／Ｎとなる。Ｋ，Ｍ，Ｎの値 を適当な値に設定することにより、本分周回路は
任意の分周比を持つことが可能である。
されるパルス列に対してＫ＋１個目に１個パルス
が現われる場合とＫ個目に１個パルスが現われる
場合とがあり、その回数の比はＭ：（Ｎ―Ｍ）と
なる。従つてこの分周回路の１周期の間にすなわ
ち入力端子１に（Ｋ＋１）Ｍ＋Ｋ（Ｎ―Ｍ）＝NK
＋Ｍ個のパルスが入力される間に出力端子２より
Ｎ個のパルスが出力される。すなわち分周比は
（NK＋Ｍ）／Ｎ＝Ｋ＋Ｍ／Ｎとなる。Ｋ，Ｍ，Ｎの値 を適当な値に設定することにより、本分周回路は
任意の分周比を持つことが可能である。
以上の説明から明らかな様に本発明によれば、
入力周波数を任意の有理数の分周比で分周するこ
とが可能となる。
入力周波数を任意の有理数の分周比で分周するこ
とが可能となる。
第１図は本発明の実施例を示すブロツク図、第
２図Ａ，Ｂ，Ｃは第１図の動作を説明する為のタ
イムチヤートである。 １…入力端子、２…出力端子、３…プログラマ
ブルデイバイダ、４…ビツトレイトマルチプライ
ヤ、５…１ビツトデイレイ、６…オアゲート、３
１…プログラマブルデイバイダの端子INに入力
される入力パルス、３２…プログラマブルデイバ
イダの端子OUTより出力される出力パルス、４
１…ビツトレイトマルチプライヤの端子INより
入力される入力パルス、４２…ビツトレイトマル
チプライヤの端子OUTより出力される出力パル
ス、３１…入力端子１より入力される入力パル
ス、３２…出力端子２より出力される出力パル
ス、３３…プログラマブルデイバイダのプリセツ
ト端子PEに入力される入力パルス。
２図Ａ，Ｂ，Ｃは第１図の動作を説明する為のタ
イムチヤートである。 １…入力端子、２…出力端子、３…プログラマ
ブルデイバイダ、４…ビツトレイトマルチプライ
ヤ、５…１ビツトデイレイ、６…オアゲート、３
１…プログラマブルデイバイダの端子INに入力
される入力パルス、３２…プログラマブルデイバ
イダの端子OUTより出力される出力パルス、４
１…ビツトレイトマルチプライヤの端子INより
入力される入力パルス、４２…ビツトレイトマル
チプライヤの端子OUTより出力される出力パル
ス、３１…入力端子１より入力される入力パル
ス、３２…出力端子２より出力される出力パル
ス、３３…プログラマブルデイバイダのプリセツ
ト端子PEに入力される入力パルス。
Claims (1)
- １ 分周すべき入力パルス列を入力とし外部から
のプログラムにより整数の分周比Ｋを設定できる
プログラマブルデイバイダと、この出力を入力と
しＭ／Ｎ（Ｍ，Ｎは整数）で与えられる分周比を
持つビツトレイトマルチプライヤと、この出力を
前記入力パルス列の１クロツク分だけ遅延させる
１ビツトデイレイと、この出力ならびに前記プロ
グラマブルデイバイダの出力を入力とするオアゲ
ートとを有し、この出力を前記プログラマブルデ
イバイダのプリセツト端子に与えることによつて
Ｋ＋Ｍ／Ｍで与えられる分周比によつて分周され
た出力パルス列を前記プログラマブルデイバイダ
の出力に得るようにしたことを特徴とするデイジ
タル分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247480A JPS56119532A (en) | 1980-02-25 | 1980-02-25 | Digital frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247480A JPS56119532A (en) | 1980-02-25 | 1980-02-25 | Digital frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56119532A JPS56119532A (en) | 1981-09-19 |
| JPS6211814B2 true JPS6211814B2 (ja) | 1987-03-14 |
Family
ID=12083707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2247480A Granted JPS56119532A (en) | 1980-02-25 | 1980-02-25 | Digital frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56119532A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619349Y2 (ja) * | 1984-09-29 | 1994-05-18 | 富士ゼロックス株式会社 | 複写機の速度制御装置 |
-
1980
- 1980-02-25 JP JP2247480A patent/JPS56119532A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56119532A (en) | 1981-09-19 |
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