JPS6345061Y2

JPS6345061Y2 -

Info

Publication number: JPS6345061Y2
Application number: JP3288380U
Authority: JP
Priority date: 1980-03-13
Filing date: 1980-03-13
Publication date: 1988-11-22
Also published as: JPS56134843U

Description

【考案の詳細な説明】本考案はPLL方式デイジタル周波数シンセサ
イザに関するものである。

第１図は従来のPLL方式デイジタル周波数シ
ンセサイザの例を示すブロツク図である。位相比
較器１２は端子INAに水晶発振器１１より得ら
れる基準周波数_Aを入力し、一方端子INBに、出
力周波数_Oを分周器１５により分周比No（No：
正整数）で分周した帰還周波数_O／Noを入力し
て両者の位相比較を行ない、両者の位相差に応じ
た位相差電圧V_dを端子OUTより出力する。この
位相差電圧V_dはローパスフイルタ１３を介して
電圧制御発振器１４に入力される。入力電圧V_d
により発振器１４の発振周波数を制御し、周波数
_Oを出力する。すなわち、比較器１２に入力され
る２入力信号の位相差が０となるように位相差電
圧Vdにより発振器１４の発振周波数を制御する。
従つて出力周波数_Oと発振器１１よりの基準周波
数_A及び分周器１５の分周比Noとの間には_O＝
No_Aなる関係が成立し、分周比Noを適当な値に
変えることにより、出力周波数_Oを可変してい
た。しかし、前述の様な方式は分周比Noが大き
くなる場合には出力波形に位相ジツタを持ち易
く、この為純度の高い安定した出力周波数_Oを得
ることは難しくなる。

このことについて以下に具体例を挙げて説明す
る。今、65.142KHzなる周波数_Oを得たいとする
ならば、分周比No＝65142とし、さらに比較器１
２のINAに入力される基準周波数を_A＝１Hzと
する。つまり、１秒間に65142回振動する出力を、
１秒間に１回の位相比較し制御することになる。
発振器１４の発振はRC発振である為、発振周波
数の温度特性は余り良くない。たとえば、前述し
た理由により温度変化に伴う前記発振周波数の変
化が短時間に大きく生ずるような場合には、前述
した１秒間に１回の位相比較では出力周波数_Oの
変化に制御が追いつかない。従つて出力周波数_O
は絶えず広範囲に変化する為位相ジツタを大きく
持ち、純度の高い周波数スペクトルは得難くな
る。また、比較器１２による位相比較の結果、位
相差電圧Vdは位相比較周波数_Aの周波数を持つ。
フイルタ１３は周波数が低くなり過ぎるとSN比
が悪くなると言う性質があり、このことによつて
も出力周波数の位相ジツタは大きくなる。一方、
位相比較周波をある一定値よりも小さくならない
ようにすると、たとえば_A＝1KHzにすると出力
周波数は1KHzの整数倍の値しか取れないと言う
欠点があつた。

本考案は有理数の分周比を持つ分周回路を用い
ることにより、分周比を余り大きくすることな
く、すなわち、位相比較周波数（基準周波数）を
余り低くすることなく出力周波数を得ることを目
的にしたものである。

本考案による実施例を第２図に示す。第１図と
同一部分は同一符号で示し、その説明は省略す
る。１５′は電圧制御発振器１４の端子OUTから
の出力を入力とする分周回路である。３はプログ
ラマブルデイバイダ（以下PDと記す）で、プロ
グラム入力端子P₁，…，P_oに、ハイレベル、ロ
ーレベルの2ⁿ通りの２進入力を加えることにより
０から2ⁿ−１までの分周比Ｋを設定する。この分
周比ＫはPD３を単独に用いた場合の分周比であ
り、Ｋ＝０の時は分周を行なわず出力は出ない。
こうして設定された分周比Ｋにより、PD３への
入力パルス列に対し１／Ｋに分周する。すなわち
PD３の端子INより入力されるパルスをＫ−１，
Ｋ−２，…，１，０と順次カウントしてゆき、
“０”の瞬間に１個のパルスを端子OUTより出力
する。このとき出力されるパルス幅は入力パルス
幅に等しい。PEはプリセツト端子で、端子PEへ
パルスが入力されると、それまでのカウントをク
リアし、始めに戻つてＫ−１，Ｋ−２，……とカ
ウントをやり直す。４はビツトレイトマルチプラ
ヤ（以下BMと記す）で、プログラム入力端子
P′₁，…，P′_oにより０から2ⁿ−１まで2ⁿ通りの整
数値Ｍが設定され、Ｍ＝０の時はBM４の端子
OUTからのパルス出力はない。これによりBM₄
の端子INより入力されるＮ個のパルスのうちな
るべく等間隔に入力パルス幅と同じパルス幅でＭ
個のパルスをBM４の端子OUTより出力する。
ここでＮ（Ｎ：正整数）の値は半固定値である。
Ｎを可変とすることは実用上難しいので、この分
周回路においてはＭの桁数に合わせてＮを決め
る。すなわちＭの桁数をｍとするとＮ＝10^mとな
る。

いま、Ｍ＝13とするとｍ＝２となり、Ｎの値は
100となる。すなわちBMの端子INへの100個の
入力パルスに対してBMの端子OUTより13個の
割で出力されることになる。そしてその時の出力
パルス列は、入力パルス列に対して８個目で１個
パルスを出力する場合と７個目で１個パルスを出
力する場合があり、前者、後者の回数の比は９：
４となる。このようにして、なるべく出力パルス
間隔の片寄りをなくすようにパルスが出力され
る。５は１ビツトデイレイ（以下1BDと記す）
であり、端子CKと出力端子２とを接続すること
により、1BDの端子INより入力されたパルスを
出力端子２より入力されるパルスの１ビツト分遅
らせて1BDの端子OUTより出力する。６はオア
ゲートである。

分周比として３＋５／10＝3.5を得るには、Ｋ＝３，Ｍ＝５，Ｎ＝10とすればよい。この時のPD
３及びBM４の独立した動作は各々第３図Ａ，Ｂ
に示す。独立した動作であるからPD３の端子PE
への入力はないものとして示している。又、同図
Ｃは第２図の分周回路１５′の動作を示すタイム
チヤートである。３１はPDの端子INに入力され
る入力パルス、３２はPDの端子OUTより出力さ
れる出力パルス、４１はBMの端子INより入力
される入力パルス、４２はBMの端子OUTより
出力される出力パルス、３１は第２図の分周回路
に入力される入力パルス、３２は出力される出力
パルス、３３はPDのプリセツト端子PEに入力さ
れる入力パルスである。

端子２より入力されるパルス列はPD３により
１／３に分周される。分周後の出力は、直にオアゲ
ート６を通してPD３の端子PEに帰還される。一
方、BM４はその入力の10個のパルスのうち５個
のパルスを出力し、それが１ビツト遅れでPD３
の端子PEに帰還される。従つてPD３の端子PE
に帰還されるパルスは、第３図Ｃの３３に示され
るごとく、１個単独の場合と２個連続の場合の２
通りがある。PD３の端子PEにパルスが入力され
ると、それまでのカウントをクリアして再び２，
１，０と順次カウントをやり直す。この為PD３
の端子OUTに現われるパルスは、端子２に３個
目のパルスが入つた瞬間現われる場合と、４個目
のパルスで現われる場合の２通りある。つまり１
ビツト遅れのパルスがPD３の端子PEに入力され
た場合、すなわち２個連続してPD３の端子PEに
入力された場合が前述の４個目に１個現われる場
合に対応し、ビツト遅れのないパルスすなわち単
独１個のパルスがPD３の端子PEに入力された場
合が前述した３個目に１個現われる場合に対応す
る。又、この２通りの現われ方はBM４の端子
OUTより出力されるパルスの有無に従う。従つ
て、第３図のタイムチヤートから明らかなよう
に、BM４よりパルスが出力されると、その後４
個目の入力パルスで出力端子１にパルスが１個出
力され、BM４よりの出力が無い場合その後３個
目の入力パルスで出力端子１にパルスが１個出力
される。つまり、BM４の端子INに10個のパル
スが入力される周期がこの分周回路の１周期とな
る。この１周期の間に端子２に入力されるパルス
の個数は４×５＋３×（10−５）＝35個であり、出
力端子１より出力されるパルスの個数は10個であ
る。従つて、Ｋ＝３，Ｍ＝５，Ｎ＝10の場合の分
周比は35/10＝3.5となる。

一般にPD３の端子OUTには端子２に入力され
るパルス列に対してＫ＋１個目に１個パルスが現
われる場合とＫ個目に１個パルスが現われる場合
とがあり、その回数の比はＭ：（Ｎ−Ｍ）となる。
従つてこの分周回路の１周期の間にすなわち入力
端子１に（Ｋ＋１）Ｍ＋Ｋ（Ｎ−Ｍ）＝NK＋Ｍ個
のパルスが入力される間に出力端子１よりＮ個の
パルスが出力される。すなわち分周比は（NK＋
Ｍ）／Ｎ＝Ｋ＋Ｍ／Ｎとなる。Ｋ，Ｍ，Ｎの値を適当な値に設定することにより、本分周回路は任意
の分周比を持つことが可能である。

このようにしてＫ＋Ｍ／Ｎなる分周比を持つ分周回路１５′を帰還回路とする周波数シンセサイザ
が構成される。

次に本考案による効果を具体例をもつて説明す
る。今、本考案による周波数シンセイザにより出
力周波数_O＝65.142KHzを得たいとする。この時
分周回路の分周比Ｋ＋Ｍ／ＮにおいてＫ＝65，Ｍ＝ 142，Ｎ＝10³として分周比を65.142とすると、前
記位相比較器の端子INAに入力される周波数_A
は1KHzとなり、前述した従来の位相比較回数の
10³倍の位相比較を行なう。また前述した従来形
の周波数シンセサイザにおいては、出力周波数_O
の最下位桁のオーダにより分周比と基準周波数_A
は一意的に決まる。しかし本考案による周波数シ
ンセサイザにおいて分周比Ｋ＋Ｍ／Ｎと基準周波数の組み合わせは幾通りも可能である。たとえば、
前述のごとく出力周波数_O＝65.142KHzとすると
（分周比、基準周波数）の組みは（65.142，1K
Hz），（6.5142，10KHz）……となる。従つて従来
形のように分周比を大きくして位相比較回数を下
げ、出力周波数_Oに位相ジツタを大きく持つこと
はないし、前記ローパスフイルタ通過の際のSN
比悪化の問題も解決される。またシンセサイザ設
計の際の基準周波数の選び方にも柔軟に対処でき
る。

【図面の簡単な説明】

第１図は従来例を示すブロツク図、第２図は本
考案の実施例を示すブロツク図、第３図は第２図
の分周回路の動作を示す波形図である。１１……水晶発振器、１２……位相比較器、１
４……電圧制御発振器、１５，１５′……分周器、
３……プログラマブルデイバイダ、４……ビツト
レイトマルチプライヤ、５……１ビツトデイレ
イ、１３……ローパスフイルタ、２……出力端
子、CK……クロツク端子、PE……プリセツト端
子、P₁，…，P_o，P₁′，…，P_o′……プログラミ
ング入力端子、１……オアゲート。

Claims

【実用新案登録請求の範囲】

水晶発振器の出力を位相比較器の一方の入力と
し、その出力によつてローパスフイルタを経て電
圧制御発振器の周波数を制御し、この出力を分周
して該位相比較器の他方の入力とするPLL方式
デイジタル周波数シンセサイザにおいて、該分周
回路を、分周すべき入力パルス列を入力とし外部
からのプログラムにより整数の分周比Ｋを設定で
きるプログラマブルデイバイダと、この出力を入
力としＭ／Ｎ（Ｍ，Ｎは整数）で与えられる分周
比をを持つビツトレイトマルチプライヤと、この
出力を前記入力パルス列の１クロツク分だけ遅延
させる１ビツトデイレイと、この出力ならびに前
記プログラマブルデイバイダの出力を入力とする
オアゲートとを有し、この出力を前記プログラマ
ブルデイバイダのプリセツト端子に与えることに
よつてＫ＋Ｍ／Ｍで与えられる分周比によつて分
周された出力パルス列を前記プログラマブルデイ
バイダの出力に得るようにしたことを特徴とする
PLL方式デイジタル周波数シンセサイザ。