JP2572302B2 - 可変分周装置 - Google Patents
可変分周装置Info
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- JP2572302B2 JP2572302B2 JP23738790A JP23738790A JP2572302B2 JP 2572302 B2 JP2572302 B2 JP 2572302B2 JP 23738790 A JP23738790 A JP 23738790A JP 23738790 A JP23738790 A JP 23738790A JP 2572302 B2 JP2572302 B2 JP 2572302B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、スリップ位相制御PLL等に好適であり且つ
２分周と３分周とが選択的に切り替え可能な分周器を複
数段縦続接続して入力信号周波数を分周するための可変
分周装置に関する。
２分周と３分周とが選択的に切り替え可能な分周器を複
数段縦続接続して入力信号周波数を分周するための可変
分周装置に関する。
［従来の技術］ この種の可変分周装置は従来にはなかったが、特願平
１−276315号において本出願人によって提案されてい
る。該可変分周装置は、第５図ａに示すように、インバ
ータ回路41とオアゲート42、46、48と、ノアゲート44
と、Ｄフリップフロップ（Ｄ−FF）回路45、47と、バッ
ファ増幅器43とからなり、２分周と３分周とが設定入力
Di（Di＝論理“1"レベルまたは論理“0"レベル）によっ
て選択的に切り替えられる可変分周器を、第５図ｂに示
すように、複数縦続接続することにより所望の分周比を
得ている。
１−276315号において本出願人によって提案されてい
る。該可変分周装置は、第５図ａに示すように、インバ
ータ回路41とオアゲート42、46、48と、ノアゲート44
と、Ｄフリップフロップ（Ｄ−FF）回路45、47と、バッ
ファ増幅器43とからなり、２分周と３分周とが設定入力
Di（Di＝論理“1"レベルまたは論理“0"レベル）によっ
て選択的に切り替えられる可変分周器を、第５図ｂに示
すように、複数縦続接続することにより所望の分周比を
得ている。
上記した可変分周器は、MOD端子の入力信号が論理
“1"レベルであるとき、OC端子には論理“1"レベルの信
号が送出（出力）され、CP端子に入力されるクロック信
号をポジティブエッジで２分周してＱ端子に送出する。
“1"レベルであるとき、OC端子には論理“1"レベルの信
号が送出（出力）され、CP端子に入力されるクロック信
号をポジティブエッジで２分周してＱ端子に送出する。
また、MOD端子の入力信号が論理“0"レベルであると
き、OC端子にはＱ端子と同じレベルの信号が送出され、
Ｄ端子の入力信号が論理“1"レベルであれば、CP端子の
入力クロック信号がポジティブエッジで３分周されてＱ
端子に送出される。さらに、Ｄ端子の入力信号が論理
“0"レベルであれば、CP端子の入力クロック信号をポジ
ティブエッジで２分周してＱ端子に送出する。
き、OC端子にはＱ端子と同じレベルの信号が送出され、
Ｄ端子の入力信号が論理“1"レベルであれば、CP端子の
入力クロック信号がポジティブエッジで３分周されてＱ
端子に送出される。さらに、Ｄ端子の入力信号が論理
“0"レベルであれば、CP端子の入力クロック信号をポジ
ティブエッジで２分周してＱ端子に送出する。
このような可変分周器を複数段縦続接続した構成にお
いては、ｎ番目の可変分周器の分周動作は、それ以降の
Ｑ端子の出力信号が全てゼロであるとき、１回だけＤ端
子の信号レベルに従って、２＋Ｄの分周動作が行われ、
この後、２分周動作が行われる。
いては、ｎ番目の可変分周器の分周動作は、それ以降の
Ｑ端子の出力信号が全てゼロであるとき、１回だけＤ端
子の信号レベルに従って、２＋Ｄの分周動作が行われ、
この後、２分周動作が行われる。
この可変分周器を縦続接続した場合において、例え
ば、３段縦続接続の例で、３段目のMOD2をアースして論
理“0"レベルに設定した場合について説明する。
ば、３段縦続接続の例で、３段目のMOD2をアースして論
理“0"レベルに設定した場合について説明する。
MOD2端子の入力信号は、常に、論理“0"レベルであ
り、D2端子（D2信号）が論理“0"レベルであるとき、CP
2信号を２分周し、さらに論理“1"レベルであれば３分
周動作を行う。すなわち、２＋D2の分周動作が行われ
る。
り、D2端子（D2信号）が論理“0"レベルであるとき、CP
2信号を２分周し、さらに論理“1"レベルであれば３分
周動作を行う。すなわち、２＋D2の分周動作が行われ
る。
２段目の可変分周器においては、Q1端子に分周出力で
ある２＋D2個のクロック信号を送出するために、１回の
２＋D1（D1＝０または１）の分周動作を行い、さらに、
残り１＋D2回の２分周動作が行われる。すなわち、２段
目および３段目の可変分周器では、 １×（２＋D1）＋（１＋D2）×２＝（２＋D2）×２＋D1
…（１） の分周動作が行われる。
ある２＋D2個のクロック信号を送出するために、１回の
２＋D1（D1＝０または１）の分周動作を行い、さらに、
残り１＋D2回の２分周動作が行われる。すなわち、２段
目および３段目の可変分周器では、 １×（２＋D1）＋（１＋D2）×２＝（２＋D2）×２＋D1
…（１） の分周動作が行われる。
同様に、初段の可変分周器の分周出力に（２＋D2）×
２＋D1個のクロック信号を送出するために、CP0信号の 〔（２＋D2）×２＋D1〕×２＋D0 …（２） のカウントが行われる。すなわち、合計で３段目の可変
分周器からの出力は、CP0を 23＋D2×22＋D1×21＋D0×20 …（３） で分周した分周出力が得られる。
２＋D1個のクロック信号を送出するために、CP0信号の 〔（２＋D2）×２＋D1〕×２＋D0 …（２） のカウントが行われる。すなわち、合計で３段目の可変
分周器からの出力は、CP0を 23＋D2×22＋D1×21＋D0×20 …（３） で分周した分周出力が得られる。
同様に、可変分周器がｎ段接続された可変分周装置で
は、 2n＋Dn-1×2n-1＋…… ＋D2×22＋D1×21＋D0×20 …（４） 分周動作が行われる。
は、 2n＋Dn-1×2n-1＋…… ＋D2×22＋D1×21＋D0×20 …（４） 分周動作が行われる。
すなわち、 2n〜2n+1−１ …（５） で示される連続した分周が行われることになる。
しかしながら、さらに分周比を該分周比に“＋1"した
分周比とするための制御信号を入力し、“＋1"のための
制御信号が入力されたとき、設定分周比より“＋1"多い
分周比の分周動作をさせるようにした可変分周装置は存
在するに至っていない。
分周比とするための制御信号を入力し、“＋1"のための
制御信号が入力されたとき、設定分周比より“＋1"多い
分周比の分周動作をさせるようにした可変分周装置は存
在するに至っていない。
［発明が解決しようとする課題］ 従って、例えば、PLLにおいてプログラマブルデバイ
ダで設定分周比より“＋1"多い分周比で分周させるため
には、プログラマブルデバイダの設定値をＮビットとす
れば、Ｎビットの加算器を設け、Ｎビットの加算器に
“＋1"動作を命令する信号を加算して、設定分周比より
“＋1"多い分周動作を行わせるように構成していた。
ダで設定分周比より“＋1"多い分周比で分周させるため
には、プログラマブルデバイダの設定値をＮビットとす
れば、Ｎビットの加算器を設け、Ｎビットの加算器に
“＋1"動作を命令する信号を加算して、設定分周比より
“＋1"多い分周動作を行わせるように構成していた。
しかしながら、該構成を用いた場合には、Ｎビットの
加算器を必要とし、回路規模、信号処理規模が増大し
て、回路構成が複雑化する問題点がある。
加算器を必要とし、回路規模、信号処理規模が増大し
て、回路構成が複雑化する問題点がある。
本発明は、簡単な回路構成で設定分周比より“＋1"分
周動作を実現することができ、上記の問題点を解消した
可変分周装置を提供することを目的とする。
周動作を実現することができ、上記の問題点を解消した
可変分周装置を提供することを目的とする。
［課題を解消するための手段］ 前記の課題を解決するために、本発明は、第１の信号
と第２の信号とが所定論理レベルのときクロックパルス
を２分周する２分周動作から３分周する３分周動作に切
り替えられる可変分周器を複数段縦続接続してなる可変
分周装置と、 設定入力（D0）と分周比を（＋１）することを命令す
る命令信号とのいずれか一方または両方が入力されたと
き３分周動作のための論理レベルの出力とし、かつ該出
力を、前記可変分周装置を構成する１段目の可変分周器
の第１の信号として入力する第１の論理回路と、 設定入力（D0）と命令信号との両方が入力されたとき
前記可変分周装置を構成する２段目以降の所定段の可変
分周器の出力を遮断する第２の論理回路と、 第２の論理回路の出力を受け、かつ前記可変分周装置
を構成する２段目以降の可変分周器の出力のパターンが
所定パターンとなったことを検出した可変分周器が３分
周動作をするときの論理レベルの出力を送出するゲート
手段とを備え、前記ゲート手段の出力を前記１段目の可
変分周器の第２の信号とすることを特徴とする。
と第２の信号とが所定論理レベルのときクロックパルス
を２分周する２分周動作から３分周する３分周動作に切
り替えられる可変分周器を複数段縦続接続してなる可変
分周装置と、 設定入力（D0）と分周比を（＋１）することを命令す
る命令信号とのいずれか一方または両方が入力されたと
き３分周動作のための論理レベルの出力とし、かつ該出
力を、前記可変分周装置を構成する１段目の可変分周器
の第１の信号として入力する第１の論理回路と、 設定入力（D0）と命令信号との両方が入力されたとき
前記可変分周装置を構成する２段目以降の所定段の可変
分周器の出力を遮断する第２の論理回路と、 第２の論理回路の出力を受け、かつ前記可変分周装置
を構成する２段目以降の可変分周器の出力のパターンが
所定パターンとなったことを検出した可変分周器が３分
周動作をするときの論理レベルの出力を送出するゲート
手段とを備え、前記ゲート手段の出力を前記１段目の可
変分周器の第２の信号とすることを特徴とする。
［作用］ 本発明の可変分周装置は上記のように構成したため、
設定入力（D0）と分周比を（＋１）することを命令する
命令信号とのいずれか一方または両方が入力されたと
き、第１の論理回路の出力は３分周動作のための論理レ
ベルの出力となり、該出力は１段目の可変分周器に第１
の信号として供給される。また、設定入力（D0）と命令
信号の両方が入力されたとき第２論理回路の出力により
２段目以降の所定段の可変分周器の出力が実質的に遮断
され、２段目以降の可変分周器の出力のパターンが所定
パターンになったときゲート手段により検出され、ゲー
ト手段の出力が１段目の可変分周器に第２の信号として
入力されて、３分周動作をするときの論理レベルとされ
る。この結果、１段目の可変分周器は２分周動作から３
分周動作に切り替えられ、可変分周装置の分周比は（＋
１）されることになる。
設定入力（D0）と分周比を（＋１）することを命令する
命令信号とのいずれか一方または両方が入力されたと
き、第１の論理回路の出力は３分周動作のための論理レ
ベルの出力となり、該出力は１段目の可変分周器に第１
の信号として供給される。また、設定入力（D0）と命令
信号の両方が入力されたとき第２論理回路の出力により
２段目以降の所定段の可変分周器の出力が実質的に遮断
され、２段目以降の可変分周器の出力のパターンが所定
パターンになったときゲート手段により検出され、ゲー
ト手段の出力が１段目の可変分周器に第２の信号として
入力されて、３分周動作をするときの論理レベルとされ
る。この結果、１段目の可変分周器は２分周動作から３
分周動作に切り替えられ、可変分周装置の分周比は（＋
１）されることになる。
［実施例］ 以下、本発明を実施例により説明する。
第１図は本発明の第１実施例の構成を示すブロック図
である。
である。
選択的に２分周と３分周する可変分周器５、６、７、
８…を縦続接続する。
８…を縦続接続する。
可変分周器５、６、７、８…は、第２図に示すよう
に、設定入力ｄと入力MODとを入力とするオアゲート2
8、オアゲート28の出力と後記する２段目のＤフリップ
フロップ33のＱ出力とを入力とするノアゲート30と、ノ
アゲート30の出力をＤ入力とするＤフリップフロップ31
と、Ｄフリップフロップ31のＱ出力とＤフリップフロッ
プ33の出力とを入力とするオアゲート32と、オアゲー
ト32の出力をＤ入力とするＤフリップフロップ33とを備
え、バッファ増幅器29で増幅したクロックパルスをクロ
ック信号としてＤフリップフロップ31および33に入力
し、クロック信号の立ち上がりエッジでＤ入力を読み取
って記憶する。
に、設定入力ｄと入力MODとを入力とするオアゲート2
8、オアゲート28の出力と後記する２段目のＤフリップ
フロップ33のＱ出力とを入力とするノアゲート30と、ノ
アゲート30の出力をＤ入力とするＤフリップフロップ31
と、Ｄフリップフロップ31のＱ出力とＤフリップフロッ
プ33の出力とを入力とするオアゲート32と、オアゲー
ト32の出力をＤ入力とするＤフリップフロップ33とを備
え、バッファ増幅器29で増幅したクロックパルスをクロ
ック信号としてＤフリップフロップ31および33に入力
し、クロック信号の立ち上がりエッジでＤ入力を読み取
って記憶する。
また、可変分周器５、６、７、８…は、次段のMOD
（ｉ）信号とmod（ｉ−１）とを入力とするオアゲート
の出力OC（ｉ−１）を前段のMOD（ｉ−２）信号とすべ
く、オアゲート11、12、13…が接続してある。さらに、
（＋１）信号と設定入力D0とはノアゲート１に入力し、
ノアゲート１の出力は可変分周器５の設定入力d0とし、
設定入力D1、D2、D3…はそれぞれインバータで反転し
て、可変分周器６、７、８…の設定入力d1、d2、d3…と
してある。またさらに、（＋１）信号と設定入力D0とは
ナンドゲート９に入力し、ナンドゲート９の出力と可変
分周器６のmod1出力とはアンドゲート10に入力し、アン
ドゲート10の出力はMOD1信号とともにオアゲート11に入
力してある。なお、第１図において、可変分周器５に供
給するクロックパルスをf0で示してある。
（ｉ）信号とmod（ｉ−１）とを入力とするオアゲート
の出力OC（ｉ−１）を前段のMOD（ｉ−２）信号とすべ
く、オアゲート11、12、13…が接続してある。さらに、
（＋１）信号と設定入力D0とはノアゲート１に入力し、
ノアゲート１の出力は可変分周器５の設定入力d0とし、
設定入力D1、D2、D3…はそれぞれインバータで反転し
て、可変分周器６、７、８…の設定入力d1、d2、d3…と
してある。またさらに、（＋１）信号と設定入力D0とは
ナンドゲート９に入力し、ナンドゲート９の出力と可変
分周器６のmod1出力とはアンドゲート10に入力し、アン
ドゲート10の出力はMOD1信号とともにオアゲート11に入
力してある。なお、第１図において、可変分周器５に供
給するクロックパルスをf0で示してある。
上記のように構成した本実施例において、オアゲート
48はオアゲート11、12、13が対応し、オアゲート42はオ
アゲート28が対応し、インバータ41はノアゲート１およ
びインバータ２、３、４が対応しており、第５図ａに示
す可変分周器を縦続接続し、そこにさらに初段のインバ
ータに代わってノアゲート１を設け、さらにノアゲート
１の入力を入力とするナンドゲート９、ナンドゲート９
の出力で２段目の可変分周器６の出力mod1の通過を制御
するアンドゲート10を設け、アンドゲート10の出力を出
力mod1に代わってオアゲート11の一方の入力とし、可変
分周器７、８…のＱ出力がすべて論理“0"レベルで、
（＋１）信号および設定入力D0がともに論理“1"レベル
のとき、可変分周器６のＱ出力にかかわらず、可変分周
器５を２分周動作させ、（＋１）信号または設定入力D0
のいずれかが論理“1"レベルのとき、可変分周器６、
７、８のＱ出力が“000"の場合に可変分周器５を３分周
動作させる。
48はオアゲート11、12、13が対応し、オアゲート42はオ
アゲート28が対応し、インバータ41はノアゲート１およ
びインバータ２、３、４が対応しており、第５図ａに示
す可変分周器を縦続接続し、そこにさらに初段のインバ
ータに代わってノアゲート１を設け、さらにノアゲート
１の入力を入力とするナンドゲート９、ナンドゲート９
の出力で２段目の可変分周器６の出力mod1の通過を制御
するアンドゲート10を設け、アンドゲート10の出力を出
力mod1に代わってオアゲート11の一方の入力とし、可変
分周器７、８…のＱ出力がすべて論理“0"レベルで、
（＋１）信号および設定入力D0がともに論理“1"レベル
のとき、可変分周器６のＱ出力にかかわらず、可変分周
器５を２分周動作させ、（＋１）信号または設定入力D0
のいずれかが論理“1"レベルのとき、可変分周器６、
７、８のＱ出力が“000"の場合に可変分周器５を３分周
動作させる。
上記のように構成した第１実施例において、クロック
パルスf0は可変分周器５、６、７…で順次分周される。
この分周動作は前記した（４）式の場合と同様である。
パルスf0は可変分周器５、６、７…で順次分周される。
この分周動作は前記した（４）式の場合と同様である。
可変分周器５の分周動作は次のようである。（＋１）
信号が論理“0"レベルのときには、ナンドゲート９はＨ
レベルを出力するので、アンドゲート10はmod1のレベル
をそのまま出力する。（D0）信号が論理“1"レベルとす
ると、ノアゲート１は論理“0"レベルを出力し、可変分
周器６、７、８のＱ出力がすべて０のときのみクロック
パルスf0をポジティブエッジで３分周してQ0端子に出力
する。（D0）信号が論理“0"レベルとすると、ノアゲー
ト１は論理“1"レベルを出力し、クロックパルスf0をポ
ジティブエッジで２分周してQ0端子に出力する。（＋
１）信号が論理“1"レベルで（D0）信号が論理“0"レベ
ルのときには、ナンドゲート９は論理“1"レベルを出力
するのでアンドゲート10はmod1のレベルをそのまま出力
する。ノアゲート１は論理“0"レベルを出力し、可変分
周器６、７、８のＱ出力がすべて０のときのみクロック
パルスf0をポジティブエッジで３分周してQ0端子に出力
する。
信号が論理“0"レベルのときには、ナンドゲート９はＨ
レベルを出力するので、アンドゲート10はmod1のレベル
をそのまま出力する。（D0）信号が論理“1"レベルとす
ると、ノアゲート１は論理“0"レベルを出力し、可変分
周器６、７、８のＱ出力がすべて０のときのみクロック
パルスf0をポジティブエッジで３分周してQ0端子に出力
する。（D0）信号が論理“0"レベルとすると、ノアゲー
ト１は論理“1"レベルを出力し、クロックパルスf0をポ
ジティブエッジで２分周してQ0端子に出力する。（＋
１）信号が論理“1"レベルで（D0）信号が論理“0"レベ
ルのときには、ナンドゲート９は論理“1"レベルを出力
するのでアンドゲート10はmod1のレベルをそのまま出力
する。ノアゲート１は論理“0"レベルを出力し、可変分
周器６、７、８のＱ出力がすべて０のときのみクロック
パルスf0をポジティブエッジで３分周してQ0端子に出力
する。
（＋１）信号が論理“1"レベルで（D0）信号が論理
“1"レベルのときには、ノアゲート１は論理“0"レベル
を出力している。ナンドゲート９は論理“0"レベルを出
力するのでアンドゲート10はmod1のレベルによらず論理
“0"レベルを出力する。これにより可変分周器６のＱ端
子出力が論理“0"レベルで他の可変分周器のＱ端子出力
がすべて論理“0"レベルのときにクロックパルスf0をポ
ジティブエッジで３分周してQ0端子に出力する。また、
複数段縦続接続された可変分周器６、７、８のＱ端子出
力が“０（Ｈ、ヘキサデシマル、以下同じ）”と“１
（Ｈ）”のときに２回３分周動作を行い＋１分周が行わ
れる。
“1"レベルのときには、ノアゲート１は論理“0"レベル
を出力している。ナンドゲート９は論理“0"レベルを出
力するのでアンドゲート10はmod1のレベルによらず論理
“0"レベルを出力する。これにより可変分周器６のＱ端
子出力が論理“0"レベルで他の可変分周器のＱ端子出力
がすべて論理“0"レベルのときにクロックパルスf0をポ
ジティブエッジで３分周してQ0端子に出力する。また、
複数段縦続接続された可変分周器６、７、８のＱ端子出
力が“０（Ｈ、ヘキサデシマル、以下同じ）”と“１
（Ｈ）”のときに２回３分周動作を行い＋１分周が行わ
れる。
上記した分周動作を第３図ａ乃至ｃのタイミングチャ
ートで示す。
ートで示す。
第３図ａにおいては、（＋１）信号、（D0）信号、
（D1）信号および（D3）信号が論理“0"レベルで、且つ
（D2）信号が論理“1"レベル、出力MOD3が論理“0"レベ
ルの場合であり、20分周動作をする。第３図ｂにおいて
は、第３図ａの状態から（D0）信号を論理“1"レベルに
変えた場合と、第３図ａの状態から（＋１）信号を論理
“1"レベルに変えた場合を例示しており、Q1乃至Q3端子
出力が“０（Ｈ）”のとき可変分周器５は１回３分周を
行い、21分周動作をする。第３図ｃにおいては、第３図
ａの状態から（＋１）信号および（D0）信号を論理“1"
レベルに変えた場合を例示しており、Q1乃至Q3端子出力
が“１（Ｈ）”のときと、“０（Ｈ）”のときの２回、
可変分周器５は３分周を行い、22分周動作を行い、（＋
１）分周動作を行われる。
（D1）信号および（D3）信号が論理“0"レベルで、且つ
（D2）信号が論理“1"レベル、出力MOD3が論理“0"レベ
ルの場合であり、20分周動作をする。第３図ｂにおいて
は、第３図ａの状態から（D0）信号を論理“1"レベルに
変えた場合と、第３図ａの状態から（＋１）信号を論理
“1"レベルに変えた場合を例示しており、Q1乃至Q3端子
出力が“０（Ｈ）”のとき可変分周器５は１回３分周を
行い、21分周動作をする。第３図ｃにおいては、第３図
ａの状態から（＋１）信号および（D0）信号を論理“1"
レベルに変えた場合を例示しており、Q1乃至Q3端子出力
が“１（Ｈ）”のときと、“０（Ｈ）”のときの２回、
可変分周器５は３分周を行い、22分周動作を行い、（＋
１）分周動作を行われる。
次に、本発明の第２実施例について説明する。
第４図は本発明の第２実施例の構成を示すブロック図
である。
である。
本実施例は前記第１実施例におけるアンドゲート10に
代わり、ナンドゲート９の出力と可変分周器７の出力mo
d2を入力するとアンドゲート24を設け、アンドゲート24
の出力をオアゲート12の一方の入力とし、且つ可変分周
器６の出力mod1を直接ノアゲート11の入力として構成す
る。さらに、ノアゲート13の出力および可変分周器７の
mod2出力はオアゲート22に入力し、オアゲート22の出力
をMOD1として可変分周器６に印加する。
代わり、ナンドゲート９の出力と可変分周器７の出力mo
d2を入力するとアンドゲート24を設け、アンドゲート24
の出力をオアゲート12の一方の入力とし、且つ可変分周
器６の出力mod1を直接ノアゲート11の入力として構成す
る。さらに、ノアゲート13の出力および可変分周器７の
mod2出力はオアゲート22に入力し、オアゲート22の出力
をMOD1として可変分周器６に印加する。
従って、上記から明らかなように、本第２実施例にお
いては、（D0）信号と（＋１）信号とがともに論理“1"
レベルであれば可変分周器７の出力mod2はアンドゲート
24で出力されることは阻止され、出力mod2の論理“0"レ
ベル、論理“1"レベルにかかわらずアンドゲート24の出
力は論理“0"レベルとなる。従って、前記第１実施例の
場合における“０（Ｈ）”と“１（Ｈ）”に代わって
（＋１）信号および（d0）信号が論理“1"レベルの場合
にQ1乃至Q3端子出力が“０（Ｈ）”と“２（Ｈ）”のと
きに２回、可変分周器５は３分周を行い、（＋１）分周
動作が行われることになる。
いては、（D0）信号と（＋１）信号とがともに論理“1"
レベルであれば可変分周器７の出力mod2はアンドゲート
24で出力されることは阻止され、出力mod2の論理“0"レ
ベル、論理“1"レベルにかかわらずアンドゲート24の出
力は論理“0"レベルとなる。従って、前記第１実施例の
場合における“０（Ｈ）”と“１（Ｈ）”に代わって
（＋１）信号および（d0）信号が論理“1"レベルの場合
にQ1乃至Q3端子出力が“０（Ｈ）”と“２（Ｈ）”のと
きに２回、可変分周器５は３分周を行い、（＋１）分周
動作が行われることになる。
上記した各実施例において、クロックパルスf0のポジ
ティブエッジで動作させたが、クロックパルスf0のネガ
ティブエッジで動作させるようにすることもできる。さ
らに、（＋１）分周動作をさせる場合を初段以降の可変
分周器の出力状態が“２（Ｈ）”の場合と、“４
（Ｈ）”の場合について説明したが、他の出力状態の場
合であっても同様に構成することができる。また、可変
分周器５、６、７…の出力を用いて構成することもで
きる。
ティブエッジで動作させたが、クロックパルスf0のネガ
ティブエッジで動作させるようにすることもできる。さ
らに、（＋１）分周動作をさせる場合を初段以降の可変
分周器の出力状態が“２（Ｈ）”の場合と、“４
（Ｈ）”の場合について説明したが、他の出力状態の場
合であっても同様に構成することができる。また、可変
分周器５、６、７…の出力を用いて構成することもで
きる。
［発明の効果］ 以上説明したように、本発明によれば、設定入力
（D0）と分周比を（＋１）することを命令する命令信号
との両方が入力されたとき、２段目以降の所定段の可変
分周器の出力を遮断し、２段目以降の可変分周器の出力
パターンが所定のパターンとなったとき、１段目の可変
分周器が３分周動作をするときの論理レベルとなって、
１段目の可変分周器が３分周動作に切り替えられ、可変
分周切の分周比を（＋１）することができ、且つこのた
めの構成もゲート手段で構成することができて、簡単で
済む。
（D0）と分周比を（＋１）することを命令する命令信号
との両方が入力されたとき、２段目以降の所定段の可変
分周器の出力を遮断し、２段目以降の可変分周器の出力
パターンが所定のパターンとなったとき、１段目の可変
分周器が３分周動作をするときの論理レベルとなって、
１段目の可変分周器が３分周動作に切り替えられ、可変
分周切の分周比を（＋１）することができ、且つこのた
めの構成もゲート手段で構成することができて、簡単で
済む。
また、本発明をスリップ位相PLL、送受信で周波数が
異なり、送受信切り替え時に随時分周比を設定している
通信装置において、本発明を利用すれば分周比の切り替
えの設定時間がなくなり、高速の周波数ロックが可能と
なる。
異なり、送受信切り替え時に随時分周比を設定している
通信装置において、本発明を利用すれば分周比の切り替
えの設定時間がなくなり、高速の周波数ロックが可能と
なる。
第１図は本発明の第１実施例の構成を示すブロック図、 第２図は３分周と２分周とが選択的に切り替えられる可
変分周器の一例を示すブロック図、 第３図は本発明の第１実施例の作用の説明に供するタイ
ミングチャート、 第４図は本発明の第２実施例の構成を示すブロック図、 第５図は出願人が既に提案している可変分周器の構成を
示すブロック図である。 １、30……ノアゲート ２、３、４……インバータ ５、６、７、８……可変分周器 ９……ナンドゲート 10、24……アンドゲート 11、12、13、22……オアゲート
変分周器の一例を示すブロック図、 第３図は本発明の第１実施例の作用の説明に供するタイ
ミングチャート、 第４図は本発明の第２実施例の構成を示すブロック図、 第５図は出願人が既に提案している可変分周器の構成を
示すブロック図である。 １、30……ノアゲート ２、３、４……インバータ ５、６、７、８……可変分周器 ９……ナンドゲート 10、24……アンドゲート 11、12、13、22……オアゲート
Claims (1)
- 【請求項１】第１の信号と第２の信号とが所定論理レベ
ルのときクロックパルスを２分周する２分周動作から３
分周する３分周動作に切り替えられる可変分周器を複数
段縦続接続してなる可変分周装置と、 設定入力（D0）と分周比を（＋１）することを命令する
命令信号とのいずれか一方または両方が入力されたとき
３分周動作のための論理レベルの出力とし、かつ該出力
を、前記可変分周装置を構成する１段目の可変分周器の
第１の信号として入力する第１の論理回路と、 設定入力（D0）と命令信号との両方が入力されたとき前
記可変分周装置を構成する２段目以降の所定段の可変分
周器の出力を遮断する第２の論理回路と、 第２の論理回路の出力を受け、かつ前記可変分周装置を
構成する２段目以降の可変分周器の出力のパターンが所
定パターンとなったことを検出して可変分周器が３分周
動作をするときの論理レベルの出力を送出するゲート手
段とを備え、前記ゲート手段の出力を前記１段目の可変
分周器の第２の信号とすることを特徴とする可変分周装
置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23738790A JP2572302B2 (ja) | 1990-09-07 | 1990-09-07 | 可変分周装置 |
| US07/744,448 US5195111A (en) | 1990-09-07 | 1991-08-13 | Programmable frequency dividing apparatus |
| GB9117506A GB2248708B (en) | 1990-09-07 | 1991-08-14 | Programmable frequency dividing apparatus |
| SE9102361A SE513521C2 (sv) | 1990-09-07 | 1991-08-15 | Programmerbar frekvensdelarapparat |
| CA002049225A CA2049225C (en) | 1990-09-07 | 1991-08-15 | Programmable frequency dividing apparatus |
| ES09101966A ES2038075B1 (es) | 1990-09-07 | 1991-09-02 | "aparato divisor de frecuencia programable" |
| ITMI912350A IT1251549B (it) | 1990-09-07 | 1991-09-04 | Apparecchio divisore di frequenza programmabile |
| FR9110914A FR2666707B1 (fr) | 1990-09-07 | 1991-09-04 | Dispositif de division de frequence programmable. |
| DE4129657A DE4129657C2 (de) | 1990-09-07 | 1991-09-06 | Programmierbare Frequenzteiler-Einrichtung |
| KR1019910015636A KR950003018B1 (ko) | 1990-09-07 | 1991-09-07 | 입력신호주파수를 선택된 분주비에 의해 분주하기 위한 가변분주장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23738790A JP2572302B2 (ja) | 1990-09-07 | 1990-09-07 | 可変分周装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117817A JPH04117817A (ja) | 1992-04-17 |
| JP2572302B2 true JP2572302B2 (ja) | 1997-01-16 |
Family
ID=17014638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23738790A Expired - Fee Related JP2572302B2 (ja) | 1990-09-07 | 1990-09-07 | 可変分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572302B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005091507A1 (en) * | 2004-03-12 | 2005-09-29 | Koninklijke Philips Electronics N.V. | Device comprising a frequency divider |
| US7924069B2 (en) * | 2006-06-28 | 2011-04-12 | Qualcomm Incorporated | Multi-modulus divider retiming circuit |
-
1990
- 1990-09-07 JP JP23738790A patent/JP2572302B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117817A (ja) | 1992-04-17 |
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Legal Events
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