JPH09321613A - プログラマブルディバイダ回路 - Google Patents
プログラマブルディバイダ回路Info
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- JPH09321613A JPH09321613A JP13672096A JP13672096A JPH09321613A JP H09321613 A JPH09321613 A JP H09321613A JP 13672096 A JP13672096 A JP 13672096A JP 13672096 A JP13672096 A JP 13672096A JP H09321613 A JPH09321613 A JP H09321613A
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- flip
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Abstract
(57)【要約】
【課題】 ｎビットのディバイダにデータをプリセット
するときのノイズを低減し、高周波関連回路等に悪影響
を及ぼすことを防止する。 【解決手段】 入力信号ＦＩＮを分周するｎビットディ
バイダの状態が、オール１の４つ前になったことを検出
回路５で検出し、この検出出力でＳＲフリップフロップ
６をセットすると共に、ＳＲフリップフロップ６の出力
を３ビットのシフトレジスタ７の初段に入力し、入力信
号ＦＩＮに応じてシフト動作を行う。また、シフトレジ
スタの２段目と３段目の出力を各々一端に入力し、他端
に初段の出力を入力するＡＮＤゲート８，９を設け、Ｓ
Ｒフリップフロップ６，シフトレジスタ７の初段ＦＦ，
ＡＮＤゲート８，９の各出力を第１〜第４のプリセット
信号ＰＥ１〜ＰＥ４として、各々、４ビット毎に分割し
たディバイダ１の第１〜第４のブロック１１〜１４に供
給し、ブロック毎に分割してプリセットを行う。
するときのノイズを低減し、高周波関連回路等に悪影響
を及ぼすことを防止する。 【解決手段】 入力信号ＦＩＮを分周するｎビットディ
バイダの状態が、オール１の４つ前になったことを検出
回路５で検出し、この検出出力でＳＲフリップフロップ
６をセットすると共に、ＳＲフリップフロップ６の出力
を３ビットのシフトレジスタ７の初段に入力し、入力信
号ＦＩＮに応じてシフト動作を行う。また、シフトレジ
スタの２段目と３段目の出力を各々一端に入力し、他端
に初段の出力を入力するＡＮＤゲート８，９を設け、Ｓ
Ｒフリップフロップ６，シフトレジスタ７の初段ＦＦ，
ＡＮＤゲート８，９の各出力を第１〜第４のプリセット
信号ＰＥ１〜ＰＥ４として、各々、４ビット毎に分割し
たディバイダ１の第１〜第４のブロック１１〜１４に供
給し、ブロック毎に分割してプリセットを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路等に使
用されるプログラマブルディバイダ回路に関し、特に、
ディバイダのプリセットに関する。
用されるプログラマブルディバイダ回路に関し、特に、
ディバイダのプリセットに関する。
【０００２】
【従来の技術】一般に、ＰＬＬ回路等に使用されるプロ
グラマブルディバイダ回路は、図３に示すように、入力
信号ＦＩＮを分周するプリセット可能なｎビットのディ
バイダ１と、ディバイダ１の各ビット出力が所定の状態
になったことを検出する検出回路２と、検出回路２の出
力をデータ端子Ｄに入力し入力信号ＦＩＮをクロック信
号ＣＫとするＤフリップフロップとより成り、Ｄフリッ
プフロップ３の出力を分周出力ＦＯＵＴとすると共に、
この出力をプリセット信号としてドライバ４を介してｎ
ビットのディバイダ１に供給し、ｎビットのディバイダ
１を同時にプリセットするようにしていた。
グラマブルディバイダ回路は、図３に示すように、入力
信号ＦＩＮを分周するプリセット可能なｎビットのディ
バイダ１と、ディバイダ１の各ビット出力が所定の状態
になったことを検出する検出回路２と、検出回路２の出
力をデータ端子Ｄに入力し入力信号ＦＩＮをクロック信
号ＣＫとするＤフリップフロップとより成り、Ｄフリッ
プフロップ３の出力を分周出力ＦＯＵＴとすると共に、
この出力をプリセット信号としてドライバ４を介してｎ
ビットのディバイダ１に供給し、ｎビットのディバイダ
１を同時にプリセットするようにしていた。
【０００３】尚、プリセットには、通常、入力信号ＦＩ
Ｎの２クロック分が必要となるので、ディバイダ１がア
ップカウンタの場合、検出回路ではオール１の２つ前の
状態「１１………１０１」になったことを検出するよう
にしていた。
Ｎの２クロック分が必要となるので、ディバイダ１がア
ップカウンタの場合、検出回路ではオール１の２つ前の
状態「１１………１０１」になったことを検出するよう
にしていた。
【０００４】
【発明が解決しようとする課題】プログラマブルディバ
イダ回路においては、一般に、ディバイダ１は１６ビッ
ト等の非常に多ビットで構成されているため、これらを
同時にプリセットするにはドライブ能力の高い特別のド
ライバ４を使用する必要があり、また、このドライバ４
を使用することによってドライバ４からノイズが発生す
る。
イダ回路においては、一般に、ディバイダ１は１６ビッ
ト等の非常に多ビットで構成されているため、これらを
同時にプリセットするにはドライブ能力の高い特別のド
ライバ４を使用する必要があり、また、このドライバ４
を使用することによってドライバ４からノイズが発生す
る。
【０００５】更に、同時に１６ビットものディバイダを
プリセットするため、プリセットの瞬間にノイズが発生
してしまう。このようなノイズが発生すると、入力アン
プ，ＩＦ回路，チューナ回路等のノイズを嫌う高周波関
連回路に悪影響を及ぼし、誤動作の原因になってしま
う。
プリセットするため、プリセットの瞬間にノイズが発生
してしまう。このようなノイズが発生すると、入力アン
プ，ＩＦ回路，チューナ回路等のノイズを嫌う高周波関
連回路に悪影響を及ぼし、誤動作の原因になってしま
う。
【０００６】
【課題を解決するための手段】本発明は、入力信号を分
周するプリセット可能な複数ビットのディバイダと、該
ディバイダの状態が所定の状態になったことを検出する
検出回路と、該検出回路の出力に基づいて異なるタイミ
ングの複数のプリセット信号を順次発生するプリセット
信号発生回路とを備え、前記複数のプリセット信号によ
り前記複数ビットのディバイダを分割してプリセットす
ることにより、上記課題を解決するものである。
周するプリセット可能な複数ビットのディバイダと、該
ディバイダの状態が所定の状態になったことを検出する
検出回路と、該検出回路の出力に基づいて異なるタイミ
ングの複数のプリセット信号を順次発生するプリセット
信号発生回路とを備え、前記複数のプリセット信号によ
り前記複数ビットのディバイダを分割してプリセットす
ることにより、上記課題を解決するものである。
【０００７】本発明では、複数ビットのディバイダが分
割してプリセットされるので、プリセット時のノイズの
発生が減少する。
割してプリセットされるので、プリセット時のノイズの
発生が減少する。
【０００８】
【発明の実施の形態】図１は、本発明の実施の形態を示
す回路図であり、図２はその動作を示すタイミングチャ
ートである。図１において、ディバイダ１は、従来例と
同様、入力信号ＦＩＮを分周するアップカウンタで構成
されたプリセット可能な１６ビットのディバイダであ
り、５はディバイダ１の各ビット出力が所定の状態にな
ったことを検出する検出回路である。この検出回路５
は、従来例と異なり、ディバイダ１がオール１の４つ前
の状態「１１………１０１１」になったことを検出す
る。
す回路図であり、図２はその動作を示すタイミングチャ
ートである。図１において、ディバイダ１は、従来例と
同様、入力信号ＦＩＮを分周するアップカウンタで構成
されたプリセット可能な１６ビットのディバイダであ
り、５はディバイダ１の各ビット出力が所定の状態にな
ったことを検出する検出回路である。この検出回路５
は、従来例と異なり、ディバイダ１がオール１の４つ前
の状態「１１………１０１１」になったことを検出す
る。
【０００９】また、検出回路５にはその出力でセットさ
れるＳＲフリップフロップ６が接続され、そのＱ出力が
３段のシフトレジスタ７における初段のＤフリップフロ
ップ７１のデータ端子に入力され、シフトレジスタ７の
各段を構成するＤフリップフロップ７１〜７３には入力
信号ＦＩＮがクロック信号ＣＫとして入力されている。
更に、シフトレジスタ７の初段のＤフリップフロップ７
１と２段目のＤフリップフロップ７２の各ビット出力を
入力するＡＮＤゲート８と、初段のＤフリップフロップ
７１と３段目のＤフリップフロップ７３の各ビット出力
を入力するＡＮＤゲート９が設けられており、ＡＮＤゲ
ート９の出力が分周出力ＦＯＵＴとなる。
れるＳＲフリップフロップ６が接続され、そのＱ出力が
３段のシフトレジスタ７における初段のＤフリップフロ
ップ７１のデータ端子に入力され、シフトレジスタ７の
各段を構成するＤフリップフロップ７１〜７３には入力
信号ＦＩＮがクロック信号ＣＫとして入力されている。
更に、シフトレジスタ７の初段のＤフリップフロップ７
１と２段目のＤフリップフロップ７２の各ビット出力を
入力するＡＮＤゲート８と、初段のＤフリップフロップ
７１と３段目のＤフリップフロップ７３の各ビット出力
を入力するＡＮＤゲート９が設けられており、ＡＮＤゲ
ート９の出力が分周出力ＦＯＵＴとなる。
【００１０】そして、ディバイダ１は、４ビット毎に４
つのブロック１１，１２，１３，１４にブロック化され
ており、ＳＲフリップフロップ６のＱ出力とシフトレジ
スタ７の初段の出力を、各々、第１及び第２のプリセッ
ト信号ＰＥ１，ＰＥ２としてディバイダ１の第１及び第
２ブロック１１，１２に供給し、また、ＡＮＤゲート
８，９の出力を第３及び第４のプリセット信号ＰＥ３，
ＰＥ４としてディバイダ１の第３及び第４ブロック１
３，１４に供給している。つまり、ＳＲフリップフロッ
プ６，シフトレジスタ７，ＡＮＤゲート８及び９でプリ
セット信号発生回路１０を構成している。
つのブロック１１，１２，１３，１４にブロック化され
ており、ＳＲフリップフロップ６のＱ出力とシフトレジ
スタ７の初段の出力を、各々、第１及び第２のプリセッ
ト信号ＰＥ１，ＰＥ２としてディバイダ１の第１及び第
２ブロック１１，１２に供給し、また、ＡＮＤゲート
８，９の出力を第３及び第４のプリセット信号ＰＥ３，
ＰＥ４としてディバイダ１の第３及び第４ブロック１
３，１４に供給している。つまり、ＳＲフリップフロッ
プ６，シフトレジスタ７，ＡＮＤゲート８及び９でプリ
セット信号発生回路１０を構成している。
【００１１】以下、図２のタイミングチャートを参照し
ながら、本実施形態の動作を説明する。ディバイダ１が
入力信号ＦＩＮ（図２ア）をカウントすることにより分
周動作を行い、ディバイダ１の状態「Ｑ１５，………，
Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０」が、図２イ〜キに示す
ように、カウントアップによってオール１の４つ前の状
態「１………１１０１１」になると、検出回路５におけ
るＮＡＮＤゲート５１，５２の出力が共に０レベルにな
り、これによってＮＯＲゲート５３の検出出力ＤＥＴ
（図２ク）が１レベルになる。検出出力ＤＥＴが１レベ
ルになると、ＳＲフリップフロップ６がセットされ、そ
のＱ出力が１レベルになり、このＱ出力が第１プリセッ
ト信号ＰＥ１として、ディバイダ１の第１ブロック１１
に供給される（図２ケ）。第１ブロック１１において
は、４つのＤフリップフロップの各プリセットデータ端
子Ｊに各々プリセットデータＪ１〜Ｊ４が入力されてお
り、そのプリセット端子Ｐに第１プリセット信号ＰＥ１
が印加されるので、これらの４つのＤフリップフロップ
に４ビットのプリセットデータＪ１〜Ｊ４が各々同時に
プリセットされる。
ながら、本実施形態の動作を説明する。ディバイダ１が
入力信号ＦＩＮ（図２ア）をカウントすることにより分
周動作を行い、ディバイダ１の状態「Ｑ１５，………，
Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０」が、図２イ〜キに示す
ように、カウントアップによってオール１の４つ前の状
態「１………１１０１１」になると、検出回路５におけ
るＮＡＮＤゲート５１，５２の出力が共に０レベルにな
り、これによってＮＯＲゲート５３の検出出力ＤＥＴ
（図２ク）が１レベルになる。検出出力ＤＥＴが１レベ
ルになると、ＳＲフリップフロップ６がセットされ、そ
のＱ出力が１レベルになり、このＱ出力が第１プリセッ
ト信号ＰＥ１として、ディバイダ１の第１ブロック１１
に供給される（図２ケ）。第１ブロック１１において
は、４つのＤフリップフロップの各プリセットデータ端
子Ｊに各々プリセットデータＪ１〜Ｊ４が入力されてお
り、そのプリセット端子Ｐに第１プリセット信号ＰＥ１
が印加されるので、これらの４つのＤフリップフロップ
に４ビットのプリセットデータＪ１〜Ｊ４が各々同時に
プリセットされる。
【００１２】また、ＳＲフリップフロップ６の出力ＰＥ
１は、シフトレジスタ７の初段のＤフリップフロップ７
１に入力されるので、信号ＰＥ１が１レベルになった
後、入力信号ＦＩＮが立ち上がると、図２コに示すよう
に、初段のＤフリップフロップ７１のＱ出力が１レベル
になり、この信号が第２プリセット信号ＰＥ２としてデ
ィバイダ１の第２ブロック１２に供給される。よって、
第２ブロック１２においては、４ビットのプリセットデ
ータＪ５〜Ｊ８が第２プリセット信号ＰＥ２に応答して
プリセットされる。
１は、シフトレジスタ７の初段のＤフリップフロップ７
１に入力されるので、信号ＰＥ１が１レベルになった
後、入力信号ＦＩＮが立ち上がると、図２コに示すよう
に、初段のＤフリップフロップ７１のＱ出力が１レベル
になり、この信号が第２プリセット信号ＰＥ２としてデ
ィバイダ１の第２ブロック１２に供給される。よって、
第２ブロック１２においては、４ビットのプリセットデ
ータＪ５〜Ｊ８が第２プリセット信号ＰＥ２に応答して
プリセットされる。
【００１３】シフトレジスタ７においては、入力信号Ｆ
ＩＮに応じてデータが順次シフトされるので、入力信号
の次の立ち上がりで２段目のＤフリップフロップ７２の
Ｑ出力が１レベルとなる。このとき、初段のＤフリップ
フロップ７１の出力は１レベルであるので、ＡＮＤゲー
ト８の出力が１レベルとなって、この出力が第３プリセ
ット信号ＰＥ３としてディバイダ１の第３ブロック１３
に供給される（図２サ）。よって、第３ブロック１３に
おいては、４ビットのプリセットデータＪ９〜Ｊ１２が
第３プリセット信号ＰＥ３に応答してプリセットされ
る。
ＩＮに応じてデータが順次シフトされるので、入力信号
の次の立ち上がりで２段目のＤフリップフロップ７２の
Ｑ出力が１レベルとなる。このとき、初段のＤフリップ
フロップ７１の出力は１レベルであるので、ＡＮＤゲー
ト８の出力が１レベルとなって、この出力が第３プリセ
ット信号ＰＥ３としてディバイダ１の第３ブロック１３
に供給される（図２サ）。よって、第３ブロック１３に
おいては、４ビットのプリセットデータＪ９〜Ｊ１２が
第３プリセット信号ＰＥ３に応答してプリセットされ
る。
【００１４】更に、入力信号の次の立ち上がりでは、３
段目のＤフリップフロップ７３のＱ出力が１レベルとな
り、このときも、初段のＤフリップフロップ７１の出力
は１レベルであるので、ＡＮＤゲート９の出力が１レベ
ルとなって、この出力が分周出力ＦＵＯＴとして次段に
送出されると共に、第４プリセット信号ＰＥ４としてデ
ィバイダ１の第４ブロック１４に供給される（図２
シ）。よって、第４ブロック１４においては、４ビット
のプリセットデータＪ１３〜Ｊ１６が第４プリセット信
号ＰＥ４に応答してプリセットされる。
段目のＤフリップフロップ７３のＱ出力が１レベルとな
り、このときも、初段のＤフリップフロップ７１の出力
は１レベルであるので、ＡＮＤゲート９の出力が１レベ
ルとなって、この出力が分周出力ＦＵＯＴとして次段に
送出されると共に、第４プリセット信号ＰＥ４としてデ
ィバイダ１の第４ブロック１４に供給される（図２
シ）。よって、第４ブロック１４においては、４ビット
のプリセットデータＪ１３〜Ｊ１６が第４プリセット信
号ＰＥ４に応答してプリセットされる。
【００１５】以上のように、ディバイダ１においては、
各部ブロック毎にプリセット動作が分割して実行され
る。ところで、ＡＮＤゲート９の出力ＰＥ４は、ＳＲフ
リップフロップ６のリセット端子Ｒにも入力されている
ので、この信号によってＳＲフリップフロップ６はリセ
ットされ、その出力ＰＥ１は０レベルになる（図２
ケ）。信号ＰＥ１が０レベルになると、入力信号ＦＩＮ
の次の立ち上がりでシフトレジスタ７における初段のＤ
フリップフロップ７１の出力ＰＥ２が０レベルになるの
で、これに伴って、ＡＮＤゲート８，９の出力ＰＥ３，
ＰＥ４も０レベルになり、全てのプリセット信号がリセ
ットされる（図２コ〜シ）。そして、入力信号ＦＩＮの
次の立ち上がりからプリセットされたデータの分周動作
が開始される。
各部ブロック毎にプリセット動作が分割して実行され
る。ところで、ＡＮＤゲート９の出力ＰＥ４は、ＳＲフ
リップフロップ６のリセット端子Ｒにも入力されている
ので、この信号によってＳＲフリップフロップ６はリセ
ットされ、その出力ＰＥ１は０レベルになる（図２
ケ）。信号ＰＥ１が０レベルになると、入力信号ＦＩＮ
の次の立ち上がりでシフトレジスタ７における初段のＤ
フリップフロップ７１の出力ＰＥ２が０レベルになるの
で、これに伴って、ＡＮＤゲート８，９の出力ＰＥ３，
ＰＥ４も０レベルになり、全てのプリセット信号がリセ
ットされる（図２コ〜シ）。そして、入力信号ＦＩＮの
次の立ち上がりからプリセットされたデータの分周動作
が開始される。
【００１６】
【発明の効果】本発明によれば、ｎビットのディバイダ
が分割してプリセットされるので、プリセット時のノイ
ズを低減することができる。よって、高周波関連回路等
に悪影響を及ぼすことを防止できるようになる。また、
プリセット信号を供給するための特別なドライバも必要
なくなる。
が分割してプリセットされるので、プリセット時のノイ
ズを低減することができる。よって、高周波関連回路等
に悪影響を及ぼすことを防止できるようになる。また、
プリセット信号を供給するための特別なドライバも必要
なくなる。
【図１】本発明の実施形態を示す回路図である。
【図２】本発明の実施形態の動作を示すタイミングチャ
ートである。
ートである。
【図３】従来例を示す回路図である。
１ ディバイダ ２、５ 検出回路 ３ Ｄフリップフロップ ４ ドライバ ６ ＳＲフリップフロップ ７ シフトレジスタ ８、９ ＡＮＤゲート １０ プリセット信号発生回路
Claims (4)
- 【請求項１】 入力信号を分周するプリセット可能な複
数ビットのディバイダと、該ディバイダの状態が所定の
状態になったことを検出する検出回路と、該検出回路の
出力に基づいて異なるタイミングの複数のプリセット信
号を順次発生するプリセット信号発生回路とを備え、前
記複数のプリセット信号により前記複数ビットのディバ
イダを分割してプリセットすることを特徴とするプログ
ラマブルディバイダ回路。 - 【請求項２】 請求項１記載のプログラマブルディバイ
ダ回路において、前記プリセット信号発生回路は、前記
検出回路の出力によりセットされるフリップフロップ
と、該フリップフロップの出力を入力し且つ前記入力信
号をクロック信号とするシフトレジスタとを有し、前記
フリップフロップの出力及び前記シフトレジスタのビッ
ト出力を前記複数のプリセット信号として出力すること
を特徴とするプログラマブルディバイダ回路。 - 【請求項３】 請求項２記載のプログラマブルディバイ
ダ回路において、前記シフトレジスタは複数段で構成さ
れ、前記プリセット信号発生回路は、２段目以降の各ビ
ット出力を各々一端に入力し他端に初段のビット出力を
共通に入力する論理回路を更に有し、最終段のビット出
力を入力する前記論理回路の出力により前記フリップフ
ロップをリセットすることを特徴とするプログラマブル
ディバイダ回路。 - 【請求項４】 請求項２又は３記載のプログラマブルデ
ィバイダ回路において、前記シフトレジスタのビット数
をｍビット（ｍ：２以上の整数）とするとき、前記検出
回路は、前記ディバイダの状態がオール１又はオール０
の（ｍ−１）前の状態になったことを検出することを特
徴とするプログラマブルディバイダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13672096A JP3349347B2 (ja) | 1996-05-30 | 1996-05-30 | プログラマブルディバイダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13672096A JP3349347B2 (ja) | 1996-05-30 | 1996-05-30 | プログラマブルディバイダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321613A true JPH09321613A (ja) | 1997-12-12 |
| JP3349347B2 JP3349347B2 (ja) | 2002-11-25 |
Family
ID=15181926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13672096A Expired - Fee Related JP3349347B2 (ja) | 1996-05-30 | 1996-05-30 | プログラマブルディバイダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3349347B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1113579A1 (fr) * | 1999-12-29 | 2001-07-04 | Koninklijke Philips Electronics N.V. | Procédé pour diviser la fréquence d'un signal |
-
1996
- 1996-05-30 JP JP13672096A patent/JP3349347B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1113579A1 (fr) * | 1999-12-29 | 2001-07-04 | Koninklijke Philips Electronics N.V. | Procédé pour diviser la fréquence d'un signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3349347B2 (ja) | 2002-11-25 |
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Legal Events
| Date | Code | Title | Description |
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