JPS61121621A - 高速ｄｐｃｍ回路 - Google Patents
高速ｄｐｃｍ回路Info
- Publication number
- JPS61121621A JPS61121621A JP59243813A JP24381384A JPS61121621A JP S61121621 A JPS61121621 A JP S61121621A JP 59243813 A JP59243813 A JP 59243813A JP 24381384 A JP24381384 A JP 24381384A JP S61121621 A JPS61121621 A JP S61121621A
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- JP
- Japan
- Prior art keywords
- input
- adder
- output
- dpcm
- signal
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像帯域圧縮装置に用いられるフィルド内予
測、フィルド間予測、フレーム間予測にも対応出来るＤ
ＰＣＭ回路の改良に関する。
測、フィルド間予測、フレーム間予測にも対応出来るＤ
ＰＣＭ回路の改良に関する。
上記ＤＰＣＭ回路では、特殊のデバイスを用いなくとも
高速に出来ることが要望されている。
高速に出来ることが要望されている。
尚、予測の為の２入力減算器を用いるＤＰＣＭ回路の代
わりに、３入力２出力ディジタル・ディジタル変換器及
びこの２出力を加算する加算器を用い、高速にした高速
ＤＰＣＭ回路としては、以下に説明する本出願人が昭和
５９年８月３０日特願昭５９−１．８１０６１で特許出
願した高速ＤＰＣＭ符号器がある。
わりに、３入力２出力ディジタル・ディジタル変換器及
びこの２出力を加算する加算器を用い、高速にした高速
ＤＰＣＭ回路としては、以下に説明する本出願人が昭和
５９年８月３０日特願昭５９−１．８１０６１で特許出
願した高速ＤＰＣＭ符号器がある。
これは、出力側に、量子化ＤＰＣＭ信号を発生する量子
化器と、第１の加算器及び第１の乗算器及び第１の遅延
素子を含み、且つ該第１の乗算器で該第１の加算器の出
力に予測係数を乗算し、この出力を該第１の遅延素子に
て遅延させ、該量子化器の出力とともに該第１の加算器
に入力し予測値を検出する予測値検出ループと、第１の
入力にＰＣＭ信号が、第２の入力に該量子化器の出力に
第２の乗算器により予測係数を乗算した信号が、第３の
入力に該第１の遅延素子にて遅延された信号に第３の乗
算器により予測係数を乗算した信号が入力し、２出力と
する３入力２出力ディジタル・ディジタル変換器の出力
に、この２出力を加算する第２の加算器を接続し、又こ
の出力に、この出力を遅延させる第２の遅延素子を接続
し、この出力を該量子化器の入力側に接続してなる高速
ＤＰＣＭ符号器である。
化器と、第１の加算器及び第１の乗算器及び第１の遅延
素子を含み、且つ該第１の乗算器で該第１の加算器の出
力に予測係数を乗算し、この出力を該第１の遅延素子に
て遅延させ、該量子化器の出力とともに該第１の加算器
に入力し予測値を検出する予測値検出ループと、第１の
入力にＰＣＭ信号が、第２の入力に該量子化器の出力に
第２の乗算器により予測係数を乗算した信号が、第３の
入力に該第１の遅延素子にて遅延された信号に第３の乗
算器により予測係数を乗算した信号が入力し、２出力と
する３入力２出力ディジタル・ディジタル変換器の出力
に、この２出力を加算する第２の加算器を接続し、又こ
の出力に、この出力を遅延させる第２の遅延素子を接続
し、この出力を該量子化器の入力側に接続してなる高速
ＤＰＣＭ符号器である。
第３図は従来例の平面予測ＤＰＣＭ回路のブロック図、
第４図は従来例のＤＰＣＭ回路の一般的なブロック図で
ある。
第４図は従来例のＤＰＣＭ回路の一般的なブロック図で
ある。
図中１は減算器、２．５は遅延素子であるＦＦ、３は量
子化器、４．６は加算器、７〜９．１２〜１４は乗算器
、１０．１１，１５．１６は遅延回路を示す。
子化器、４．６は加算器、７〜９．１２〜１４は乗算器
、１０．１１，１５．１６は遅延回路を示す。
先に、従来例の１例の平面予測の場合につき第３図を用
い動作を説明すると、加算器４の出力の、１標本化周期
前の入力と同等の値及び今の入力値より遅延回路１６に
て遅延されたｌライン前の値、及びこの値より１標本化
周期後の遅延回路１５にて遅延された値夫々に、重み付
けされた予測係数１／２．１／４．１／４を乗算器１２
〜１４にて乗算し、これ等を加算器６にて加算し、予測
値を求め、この値を、減算器ｌにて、入力する画素のＰ
ＣＭ信号より差引き、ＦＦ２にてｌ標本化周期遅延させ
、量子化器３にて量子化されＤＰＣＭ信号として出力さ
れる。
い動作を説明すると、加算器４の出力の、１標本化周期
前の入力と同等の値及び今の入力値より遅延回路１６に
て遅延されたｌライン前の値、及びこの値より１標本化
周期後の遅延回路１５にて遅延された値夫々に、重み付
けされた予測係数１／２．１／４．１／４を乗算器１２
〜１４にて乗算し、これ等を加算器６にて加算し、予測
値を求め、この値を、減算器ｌにて、入力する画素のＰ
ＣＭ信号より差引き、ＦＦ２にてｌ標本化周期遅延させ
、量子化器３にて量子化されＤＰＣＭ信号として出力さ
れる。
次に、一般的な場合につき、第４図を用い説明すると、
加算器４の出力の、１標本化周期前の入力と同等の値、
及び遅延回路１０・・・１１で遅延された、同一ライン
上の画素の値、同一フィールド内の画素の値、異フィー
ルド内の画素の値。
加算器４の出力の、１標本化周期前の入力と同等の値、
及び遅延回路１０・・・１１で遅延された、同一ライン
上の画素の値、同一フィールド内の画素の値、異フィー
ルド内の画素の値。
同一フレーム内の画素の値、異フレーム内の画素の値の
内の所望の値に、乗算器７，８・・・９で重み付けされ
た予測係数α。α、・・α８を乗算し、これ等を加算器
６にて加算して予測値を求め、この値を、減算器１にて
、入力する画素のＰＣＭ信号より差引き、ＦＦ２にて１
標本化周期遅延させ、量子化器３にて量子化されＤＰＣ
Ｍ信号として出力される。
内の所望の値に、乗算器７，８・・・９で重み付けされ
た予測係数α。α、・・α８を乗算し、これ等を加算器
６にて加算して予測値を求め、この値を、減算器１にて
、入力する画素のＰＣＭ信号より差引き、ＦＦ２にて１
標本化周期遅延させ、量子化器３にて量子化されＤＰＣ
Ｍ信号として出力される。
しかしながら、この場合処理速度を決定するクリチカル
パスとしては、減算器１．ＦＦ２．量子化器３．加算器
４１乗算器７又は１２．加算器６のループとなり、動作
速度を高速にしようとすると、例えば高速のＥＣＬデバ
イスで構成する等特殊なデバイスを用いねばならない問
題点がある。
パスとしては、減算器１．ＦＦ２．量子化器３．加算器
４１乗算器７又は１２．加算器６のループとなり、動作
速度を高速にしようとすると、例えば高速のＥＣＬデバ
イスで構成する等特殊なデバイスを用いねばならない問
題点がある。
上記問題点は、上記説明の高速ＤＰＣＭ符号器の、予測
値検出ループ内の第１の遅延素子の出力側に第３の加算
器を挿入し、３入力２出力ディジタル・ディジタル変換
器の第１の入力には、第１の加算器の出力にて復号され
る局部復号信号の１標本化周期以上の遅延出力である過
去の画素をもって予測した値を、入力のＰＣＭ信号から
差し引いて入力せしめ又該過去の画素をもって予測した
値を該第３の加算器に入力するようにした、本発明の高
速ＤＰＣＭ回路により解決される。
値検出ループ内の第１の遅延素子の出力側に第３の加算
器を挿入し、３入力２出力ディジタル・ディジタル変換
器の第１の入力には、第１の加算器の出力にて復号され
る局部復号信号の１標本化周期以上の遅延出力である過
去の画素をもって予測した値を、入力のＰＣＭ信号から
差し引いて入力せしめ又該過去の画素をもって予測した
値を該第３の加算器に入力するようにした、本発明の高
速ＤＰＣＭ回路により解決される。
本発明の場合は、高速ＤＰＣＭ符号器を用いており、処
理速度を決定するクリチカルバスは、３入力２出力ディ
ジタル・ディジタル変換器、第２の加算器、第２の遅延
素子、ｉｔ量子化器第２の乗算器となり、これは従来の
Ｄ’ＰＣＭ信号回路に比し高速になっており、クリチカ
ルパスとなりうる第１の遅延素子の出力から第３の乗算
器、３入力２出力ディジタル・ディジタル変換器、第２
の遅延素子の入力に致るパスに、量子化器の遅延以下の
範囲で動作する加算器を追加しても動作速度を下げるこ
とはない点に着目し、第３の加算器を追加挿入し、過去
の画素をもって予測した値を、入力のＰＣＭ信号から差
し引いて、該３入力２出力ディジタル・ディジタル変換
器に入力せしめ、又該過去の画素をもって予測した値を
該第３の加算器に入力するようにしてＤＰＣＭ回路を構
成しているので、通常のデバイスを用いても高速なりＰ
ＣＭ回路を実現出来る。
理速度を決定するクリチカルバスは、３入力２出力ディ
ジタル・ディジタル変換器、第２の加算器、第２の遅延
素子、ｉｔ量子化器第２の乗算器となり、これは従来の
Ｄ’ＰＣＭ信号回路に比し高速になっており、クリチカ
ルパスとなりうる第１の遅延素子の出力から第３の乗算
器、３入力２出力ディジタル・ディジタル変換器、第２
の遅延素子の入力に致るパスに、量子化器の遅延以下の
範囲で動作する加算器を追加しても動作速度を下げるこ
とはない点に着目し、第３の加算器を追加挿入し、過去
の画素をもって予測した値を、入力のＰＣＭ信号から差
し引いて、該３入力２出力ディジタル・ディジタル変換
器に入力せしめ、又該過去の画素をもって予測した値を
該第３の加算器に入力するようにしてＤＰＣＭ回路を構
成しているので、通常のデバイスを用いても高速なりＰ
ＣＭ回路を実現出来る。
第２図は本発明の実施例の１例の高速平面予測ＤＰＣＭ
回路のブロック図、第１図は本発明の実施例の高速ＤＰ
ＣＭ回路の一般的なブロック図である。
回路のブロック図、第１図は本発明の実施例の高速ＤＰ
ＣＭ回路の一般的なブロック図である。
図中１７は減算器、１８，２１．２２は遅延素子である
ＦＦ、１９は３入力２出力ディジタル・ディジタル変換
器、２０，２３．２４．２５は加算器、２６〜３０．３
３〜３７は乗算器、３１゜３２．３８．３９は遅延回路
を示し、尚全図を通じ同一符号は同一機能のものを示す
。
ＦＦ、１９は３入力２出力ディジタル・ディジタル変換
器、２０，２３．２４．２５は加算器、２６〜３０．３
３〜３７は乗算器、３１゜３２．３８．３９は遅延回路
を示し、尚全図を通じ同一符号は同一機能のものを示す
。
まず平面予測の場合に付き第２図を用い第３図と比較し
て説明すると、第２図の３入力２出力ディジタル・ディ
ジタル変換器１９．加算器２０゜ＦＦ２．量子化器３．
予測係数１／２を乗算する乗算器３３及び乗算器３４．
加算器２４．予測係数１／２を乗算する乗算器３５．Ｆ
Ｆ２２よりなる高速ＤＰＣＭ回路は、第３図の減算器１
．ＦＦ２、量子化器３．加算器４．予測係数１／２を乗
算する乗算器１２．ＦＦ５よりなるＤＰＣＭ回路と比較
すると、３入力２出力ディジタル・ディジタル変換器１
９は減算器１より動作速度が早いので、動作速度は早く
しかも動作は同等である。
て説明すると、第２図の３入力２出力ディジタル・ディ
ジタル変換器１９．加算器２０゜ＦＦ２．量子化器３．
予測係数１／２を乗算する乗算器３３及び乗算器３４．
加算器２４．予測係数１／２を乗算する乗算器３５．Ｆ
Ｆ２２よりなる高速ＤＰＣＭ回路は、第３図の減算器１
．ＦＦ２、量子化器３．加算器４．予測係数１／２を乗
算する乗算器１２．ＦＦ５よりなるＤＰＣＭ回路と比較
すると、３入力２出力ディジタル・ディジタル変換器１
９は減算器１より動作速度が早いので、動作速度は早く
しかも動作は同等である。
又第３図の遅延回路１６．１５にて遅延された１ライン
前の値及びこの値より１Ｍｔ本化周期後の値に夫々乗算
器１４．１３にて予測係数１／４を乗じた値を、入力Ｐ
ＣＭ信号より差し引くこと及びＦＦ５を介して加算器４
に入力する点は、第２図では遅延回路１６．１５より遅
延量が１標本化周期少ない遅延回路３９．３８にて遅延
され乗算器３７．３６にて予測係数１／４を乗算した値
を加算器２５にて加算し、この値を、減算器１７にて入
力のＰＣＭ信号より減算し、遅延量が１標本化周期０Ｆ
Ｆ１８にて遅延させ、３入力２出力ディジタル・ディジ
タル変換器１９に入力させ、又遅延量が１標本化周期の
ＦＦ２１にて遅延させ、ＦＦ２２の出力側の加算器２３
に入力させＦＦ２２の出力と加算して加算器２４（第３
図の加算器４に相当）に入力させ第３図の回路と等価に
している。
前の値及びこの値より１Ｍｔ本化周期後の値に夫々乗算
器１４．１３にて予測係数１／４を乗じた値を、入力Ｐ
ＣＭ信号より差し引くこと及びＦＦ５を介して加算器４
に入力する点は、第２図では遅延回路１６．１５より遅
延量が１標本化周期少ない遅延回路３９．３８にて遅延
され乗算器３７．３６にて予測係数１／４を乗算した値
を加算器２５にて加算し、この値を、減算器１７にて入
力のＰＣＭ信号より減算し、遅延量が１標本化周期０Ｆ
Ｆ１８にて遅延させ、３入力２出力ディジタル・ディジ
タル変換器１９に入力させ、又遅延量が１標本化周期の
ＦＦ２１にて遅延させ、ＦＦ２２の出力側の加算器２３
に入力させＦＦ２２の出力と加算して加算器２４（第３
図の加算器４に相当）に入力させ第３図の回路と等価に
している。
このようにすると、高速ＤＰＣＭ回路に追加した加算器
２３の遅延量が量子化器３の遅延量以下である場合、ク
リチカルバスは上記の高速ＤＰＣＭ回路のクリチカルパ
スと同じであり、高速ＤＰＣＭ回路に追加した加算器２
３の遅延量が量子化器３の遅延量以下である場合、ＦＦ
２２の出力から加算器２３１乗算器３４．３入力２出力
ディジタル・ディジタル変換器１９．加算器２０．ＦＦ
２の入力にいたるパスで動作速度を下げることはなく、
動作速度は高速であるので、高速ＤＰＣＭ回路を実現す
るのに通常のデバイスを用いて実現出来る。
２３の遅延量が量子化器３の遅延量以下である場合、ク
リチカルバスは上記の高速ＤＰＣＭ回路のクリチカルパ
スと同じであり、高速ＤＰＣＭ回路に追加した加算器２
３の遅延量が量子化器３の遅延量以下である場合、ＦＦ
２２の出力から加算器２３１乗算器３４．３入力２出力
ディジタル・ディジタル変換器１９．加算器２０．ＦＦ
２の入力にいたるパスで動作速度を下げることはなく、
動作速度は高速であるので、高速ＤＰＣＭ回路を実現す
るのに通常のデバイスを用いて実現出来る。
尚一般的な場合につき、第４図に対応したブロック図を
示すと第１図の如くで、加算器２４の出力の、１標本化
周期前の入力と同等の値及び第４図の遅延回路１０．１
１より遅延量が１標本化周期少ない遅延回路３１．３２
で遅延された、同一ライン上の画素の値、同一フィール
ド内の画素の値、異フィールド内の画素の値、同一フレ
ーム内の画素の値、異フレーム内の画素の値の内の所望
の値に、乗算器２９・・・３０で重み付けされた予測係
数α１ ・・α８を乗算し、これ等を加算器２５にて加
算し、この値を第２図の場合と同様に減算器１７にて減
算してＦＦ１８を介して３入力２出力ディジクル・ディ
ジタル変換器１９に入力させ、又ＦＦ２１を介して加算
器２３に入力させる。
示すと第１図の如くで、加算器２４の出力の、１標本化
周期前の入力と同等の値及び第４図の遅延回路１０．１
１より遅延量が１標本化周期少ない遅延回路３１．３２
で遅延された、同一ライン上の画素の値、同一フィール
ド内の画素の値、異フィールド内の画素の値、同一フレ
ーム内の画素の値、異フレーム内の画素の値の内の所望
の値に、乗算器２９・・・３０で重み付けされた予測係
数α１ ・・α８を乗算し、これ等を加算器２５にて加
算し、この値を第２図の場合と同様に減算器１７にて減
算してＦＦ１８を介して３入力２出力ディジクル・ディ
ジタル変換器１９に入力させ、又ＦＦ２１を介して加算
器２３に入力させる。
一方乗算器２６〜２８にては予測係数α。を乗算するよ
うにして高速ＤＰＣＭ回路を構成している。
うにして高速ＤＰＣＭ回路を構成している。
以上詳細に説明せる如く本発明によれば、通常のデバイ
スを用いて高速ＤＰＣＭ回路を実現出来る効果がある。
スを用いて高速ＤＰＣＭ回路を実現出来る効果がある。
第１図は本発明の実施例の高速ＤＰＣＭ回路の一般的な
ブロック図、 第２図は本発明の実施例の高速平面予測ＤＰＣＭ回路の
ブロック図、 第３図は従来例の３次元予測の１例の平面予測ＤＰＣＭ
回路のブロック図、 第４図は従来例のＤＰＣＭ回路の一般的なブロック図で
ある。 図において、 １．１７は減算器、 ２、５． １８．２１．２２はＦＦ。 ３は量子化器、 ４．６，２０．２３，２４．２５は加算器、７〜９．１
２〜１４．２６〜３０．３３〜３７は乗算器、 １９は３入力２出力ディジタル・ディジタル変換器、 １０．１１，１５，１６．３１，３２，３８．３９は遅
延回路を示す。
ブロック図、 第２図は本発明の実施例の高速平面予測ＤＰＣＭ回路の
ブロック図、 第３図は従来例の３次元予測の１例の平面予測ＤＰＣＭ
回路のブロック図、 第４図は従来例のＤＰＣＭ回路の一般的なブロック図で
ある。 図において、 １．１７は減算器、 ２、５． １８．２１．２２はＦＦ。 ３は量子化器、 ４．６，２０．２３，２４．２５は加算器、７〜９．１
２〜１４．２６〜３０．３３〜３７は乗算器、 １９は３入力２出力ディジタル・ディジタル変換器、 １０．１１，１５，１６．３１，３２，３８．３９は遅
延回路を示す。
Claims (1)
- 出力側に、量子化ＤＰＣＭ信号を発生する量子化器と、
第１の加算器及び第１の乗算器及び第１の遅延素子を含
み、且つ該第１の乗算器で該第１の加算器の出力に予測
係数を乗算し、この出力を該第１の遅延素子にて遅延さ
せ、該量子化器の出力とともに該第１の加算器に入力し
予測値を検出する予測値検出ループと、第１の入力にＰ
ＣＭ信号が、第２の入力に該量子化器の出力に第２の乗
算器により予測係数を乗算した信号が、第３の入力に該
第１の遅延素子にて遅延された信号に第３の乗算器によ
り予測係数を乗算した信号が入力し、２出力とする３入
力２出力ディジタル・ディジタル変換器の出力に、この
２出力を加算する第２の加算器を接続し、又この出力に
、この出力を遅延させる第２の遅延素子を接続し、この
出力を該量子化器の入力側に接続してなる高速ＤＰＣＭ
回路の、該予測値検出ループ内の該第１の遅延素子の出
力側に第３の加算器を挿入し、該３入力２出力ディジタ
ル・ディジタル変換器の第１の入力には、該第１の加算
器の出力にて復号される局部復号信号の１標本化周期以
上の遅延出力である過去の画素をもつて予測した値を、
入力のＰＣＭ信号から差し引いて入力せしめ又該過去の
画素をもつて予測した値を該第３の加算器に入力するよ
うにしたことを特徴とする高速ＤＰＣＭ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243813A JPS61121621A (ja) | 1984-11-19 | 1984-11-19 | 高速ｄｐｃｍ回路 |
| EP85110978A EP0173983B1 (en) | 1984-08-30 | 1985-08-30 | Differential coding circuit |
| CA000489802A CA1338767C (en) | 1984-08-30 | 1985-08-30 | Differential coding circuit |
| KR1019850006333A KR890004441B1 (ko) | 1984-08-30 | 1985-08-30 | 차동 코딩 회로 |
| DE8585110978T DE3586932T2 (de) | 1984-08-30 | 1985-08-30 | Differentielle kodierungsschaltung. |
| US07/049,048 US4771439A (en) | 1984-08-30 | 1987-05-12 | Differential coding circuit with reduced critical path applicable to DPCM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243813A JPS61121621A (ja) | 1984-11-19 | 1984-11-19 | 高速ｄｐｃｍ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121621A true JPS61121621A (ja) | 1986-06-09 |
| JPH0156577B2 JPH0156577B2 (ja) | 1989-11-30 |
Family
ID=17109310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243813A Granted JPS61121621A (ja) | 1984-08-30 | 1984-11-19 | 高速ｄｐｃｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121621A (ja) |
-
1984
- 1984-11-19 JP JP59243813A patent/JPS61121621A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156577B2 (ja) | 1989-11-30 |
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