JPH07114369B2 - 並列処理型平面予測回路 - Google Patents
並列処理型平面予測回路Info
- Publication number
- JPH07114369B2 JPH07114369B2 JP19131385A JP19131385A JPH07114369B2 JP H07114369 B2 JPH07114369 B2 JP H07114369B2 JP 19131385 A JP19131385 A JP 19131385A JP 19131385 A JP19131385 A JP 19131385A JP H07114369 B2 JPH07114369 B2 JP H07114369B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- prediction
- value generation
- circuit
- Prior art date
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Description
【発明の詳細な説明】 〔概要〕 従来から知られている平面予測符号化方式を単位時系列
入力データ列の並列化処理可能に構成することにより、
超高速信号に対する予測符号化を小型で低速な回路で実
現するようにした。
入力データ列の並列化処理可能に構成することにより、
超高速信号に対する予測符号化を小型で低速な回路で実
現するようにした。
本発明は並列処理型平面予測回路に関し、更に詳しく云
えば、帯域がMHz等の高精細TV信号等の超高速信号の予
測符号化を低速な演算素子でも行ない得るようにした並
列処理型平面予測回路に関する。
えば、帯域がMHz等の高精細TV信号等の超高速信号の予
測符号化を低速な演算素子でも行ない得るようにした並
列処理型平面予測回路に関する。
データ伝送においては、その伝送路がデータ伝送に必要
な帯域幅を有していない場合がある。そのような伝送路
を用いて伝送せんとするデータを受信側に送り届ける手
段としてその伝送路の帯域幅までデータを圧縮する手段
が採られる。その手段の１つとしては、予測符号化方式
がある。
な帯域幅を有していない場合がある。そのような伝送路
を用いて伝送せんとするデータを受信側に送り届ける手
段としてその伝送路の帯域幅までデータを圧縮する手段
が採られる。その手段の１つとしては、予測符号化方式
がある。
この予測符号化方式によると、被符号化信号が高速にな
ると、予測符号化処理のための回路素子に高速性が要求
されるに至る。
ると、予測符号化処理のための回路素子に高速性が要求
されるに至る。
そこで、比較的回路規模が簡易で、低速な回路素子を用
いながら、高速の被予測符号化信号の予測符号化を実現
し得る手段の開発が求められるに及んでいる。
いながら、高速の被予測符号化信号の予測符号化を実現
し得る手段の開発が求められるに及んでいる。
従来から画像信号の予測符号化を行なう方式として知ら
れている平面予測符号化方式には多くの方式が開発され
ている。その代表的な方式としては、同一走査線の前値
と、前走査線の真上値と、該真上値の前値との３
点を予測値の発生に用いる方式がある（第４図参照）。
この方式は第４図に示すように、減算器100、量子化器1
01（通常ROMで構成される）、加算器102,103、１サンプ
ル遅延素子104、１ライン＋１サンプル遅延素子105、１
ライン遅延素子106から構成される。
れている平面予測符号化方式には多くの方式が開発され
ている。その代表的な方式としては、同一走査線の前値
と、前走査線の真上値と、該真上値の前値との３
点を予測値の発生に用いる方式がある（第４図参照）。
この方式は第４図に示すように、減算器100、量子化器1
01（通常ROMで構成される）、加算器102,103、１サンプ
ル遅延素子104、１ライン＋１サンプル遅延素子105、１
ライン遅延素子106から構成される。
この第４図の構成によると、標本化周波数が20MHz弱ま
での場合にはTTL或いはMOSデバイスを用いて比較的に容
易にその企図する予測符号化を実現し得る。
での場合にはTTL或いはMOSデバイスを用いて比較的に容
易にその企図する予測符号化を実現し得る。
しかしながら、入力画像信号の帯域幅が20MHz等の高精
細TV信号になると、標本化周波数は少なくとも40MHz以
上になりTTL或いはMOSデバイスでは実現できない。これ
らデバイスよりも高速性を有するECLデバイスを用いる
場合であっても、予測値として前値予測を含む場合に
は、減算器100＋量子化器101＋加算器102＋１サンプル
遅延素子104＋加算器103のパスを少なくとも25ns以内に
動作させることが必要になって来るためその実現が不可
能である。
細TV信号になると、標本化周波数は少なくとも40MHz以
上になりTTL或いはMOSデバイスでは実現できない。これ
らデバイスよりも高速性を有するECLデバイスを用いる
場合であっても、予測値として前値予測を含む場合に
は、減算器100＋量子化器101＋加算器102＋１サンプル
遅延素子104＋加算器103のパスを少なくとも25ns以内に
動作させることが必要になって来るためその実現が不可
能である。
本発明は斯かる問題点に鑑みて創作されたもので、低速
な演算素子を用いて超高速信号の予測符号化を小さな回
路規模で行ない得る並列処理型平面予測回路を提供する
ことにある。
な演算素子を用いて超高速信号の予測符号化を小さな回
路規模で行ない得る並列処理型平面予測回路を提供する
ことにある。
第１図は本発明の原理ブロック図を示す。この図におい
て、11・・・1mはｍ相に展開された入力信号の各相毎に
設けられた予測誤差信号発生回路である。これら予測誤
差信号発生回路の各々は同一構成である。即ち、いずれ
の予測誤差信号発生回路も減算器2i、量子化器3i、予測
値発生回路4i、予測値発生用信号発生回路5iを有し（ｉ
は1,2,・・・ｍである。）、予測値発生用信号発生回路
5iからの予測値発生用信号に応答する予測値発生回路4i
からの予測値が減算器2iで被予測符号化信号から差し引
かれ、その差信号が量子化器3iで量子化されて予測誤差
信号として発生されるように構成されている。その予測
値発生用信号発生回路5iからの予測値発生用信号のう
ち、当該相に予め決められた相関係を有する相ための予
測値発生用信号を発生するのに役立つ信号となり得る信
号は接続手段6iを介してその相の予測値発生用信号発生
回路へ供給されそこから予測値発生用信号を発生させる
ように構成されている。又、予測値発生回路4i及び量子
化器3iの信号は予測値発生用信号を発生するのに役立つ
信号として入力回路5iへ供給されるようにも構成されて
いる。
て、11・・・1mはｍ相に展開された入力信号の各相毎に
設けられた予測誤差信号発生回路である。これら予測誤
差信号発生回路の各々は同一構成である。即ち、いずれ
の予測誤差信号発生回路も減算器2i、量子化器3i、予測
値発生回路4i、予測値発生用信号発生回路5iを有し（ｉ
は1,2,・・・ｍである。）、予測値発生用信号発生回路
5iからの予測値発生用信号に応答する予測値発生回路4i
からの予測値が減算器2iで被予測符号化信号から差し引
かれ、その差信号が量子化器3iで量子化されて予測誤差
信号として発生されるように構成されている。その予測
値発生用信号発生回路5iからの予測値発生用信号のう
ち、当該相に予め決められた相関係を有する相ための予
測値発生用信号を発生するのに役立つ信号となり得る信
号は接続手段6iを介してその相の予測値発生用信号発生
回路へ供給されそこから予測値発生用信号を発生させる
ように構成されている。又、予測値発生回路4i及び量子
化器3iの信号は予測値発生用信号を発生するのに役立つ
信号として入力回路5iへ供給されるようにも構成されて
いる。
各相の予測誤差信号発生回路において、その予測値発生
用信号発生回路からの予測値発生用信号に応答する予測
値発生回路から予測値が発生される。その予測値は減算
器でその相対応の単位時系列の被予測符号化信号から差
し引かれる。減算器の出力信号は量子化器で量子化さ
れ、その相の予測誤差信号として予測符号化単位時刻毎
に出力される。
用信号発生回路からの予測値発生用信号に応答する予測
値発生回路から予測値が発生される。その予測値は減算
器でその相対応の単位時系列の被予測符号化信号から差
し引かれる。減算器の出力信号は量子化器で量子化さ
れ、その相の予測誤差信号として予測符号化単位時刻毎
に出力される。
このように予測誤差信号を発生させるために、予測値発
生用信号発生回路へは当該相の予測値発生回路及び量子
化器の出力信号が供給されるほか、当該相に予め決めら
れた相関係を有する相の予測値発生用信号発生回路の予
測値発生用信号のうちの、当該相の予測値発生用信号を
発生するのに役立つ信号となり得る信号が供給されつつ
上述した各相の予測誤差信号が発生される。
生用信号発生回路へは当該相の予測値発生回路及び量子
化器の出力信号が供給されるほか、当該相に予め決めら
れた相関係を有する相の予測値発生用信号発生回路の予
測値発生用信号のうちの、当該相の予測値発生用信号を
発生するのに役立つ信号となり得る信号が供給されつつ
上述した各相の予測誤差信号が発生される。
このようにして、所定相数の予測符号化を並列に行なう
ことができるから、低速の演算素子を用いて超高速信号
の予測符号化を小さな回路規模で行なうことができる。
ことができるから、低速の演算素子を用いて超高速信号
の予測符号化を小さな回路規模で行なうことができる。
第２図は本発明の一実施例を示す。この実施例は周波数
fSの画像信号を４相展開し、即ちfS/4の画像信号にこれ
ら各相の１走査線（単位時系列）毎の画像信号を並列予
測符号化処理する場合を示す。その第１の相の画像信号
は第１の符号器111へ供給される。第２の相の画像信号
は１サンプル遅延素子122を経て第２の符号器112へ供給
される。第３の相の画像信号は１サンプル遅延素子1231
及び1232を経て第３の符号器113へ供給される。第４の
相の画像信号は１サンプル遅延素子1241,1242,1243を経
て第４の符号器114へ供給される。
fSの画像信号を４相展開し、即ちfS/4の画像信号にこれ
ら各相の１走査線（単位時系列）毎の画像信号を並列予
測符号化処理する場合を示す。その第１の相の画像信号
は第１の符号器111へ供給される。第２の相の画像信号
は１サンプル遅延素子122を経て第２の符号器112へ供給
される。第３の相の画像信号は１サンプル遅延素子1231
及び1232を経て第３の符号器113へ供給される。第４の
相の画像信号は１サンプル遅延素子1241,1242,1243を経
て第４の符号器114へ供給される。
各相の符号器は同一構成である。即ち、その符号器への
入力画象信号から予測値を差し引く減算器13iと、減算
器13iの出力信号を量子化する量子化器14iと、予測値と
量子化器14iの出力信号との加算値を出力する第１の加
算器15iと、第１の加算器15iの出力信号を１サンプル時
間遅延させる第１の１サンプル遅延素子16iと、当該符
号器への入力画像信号より１走査線前の画像信号を受け
る第２の１サンプル遅延素子17iと、当該符号器への入
力画像信号より１走査線前の画像信号及び第１の１サン
プル遅延素子16iの出力信号を夫々別々の加算入力に受
け前記第２の１サンプル遅延素子17iの出力信号を減算
入力に受け、その出力信号を予測値として減算器13i及
び第１の加算器15iへ供給する第２の加算器18iとで構成
され、これら構成要素の添字ｉは1,2,3,4で、これらに
より各相の区別を示している。そして、第１の相の符号
器11iの第１の１サンプル遅延素子161の出力信号は第２
の相の第２の加算器182及び第２の１サンプル遅延素子1
72へ供給され、第２の相の符号器の第１の１サンプル遅
延素子162の出力信号は第３の相の第２の加算器183及び
第２の１サンプル遅延素子173へ供給され、第３の相の
符号器の第１のサンプル遅延素子163の出力信号は第４
の相の第２の加算器184及び第２の１サンプル遅延素子1
74へ供給され、第４の相の符号器114の１サンプル遅延
素子164の出力信号は、１走査線−４画素分の遅延素子1
0に入力され、１走査線−４画素分遅延された後第１の
相の符号器111の第２の加算器181及び第２の１サンプル
遅延素子171へ供給される。
入力画象信号から予測値を差し引く減算器13iと、減算
器13iの出力信号を量子化する量子化器14iと、予測値と
量子化器14iの出力信号との加算値を出力する第１の加
算器15iと、第１の加算器15iの出力信号を１サンプル時
間遅延させる第１の１サンプル遅延素子16iと、当該符
号器への入力画像信号より１走査線前の画像信号を受け
る第２の１サンプル遅延素子17iと、当該符号器への入
力画像信号より１走査線前の画像信号及び第１の１サン
プル遅延素子16iの出力信号を夫々別々の加算入力に受
け前記第２の１サンプル遅延素子17iの出力信号を減算
入力に受け、その出力信号を予測値として減算器13i及
び第１の加算器15iへ供給する第２の加算器18iとで構成
され、これら構成要素の添字ｉは1,2,3,4で、これらに
より各相の区別を示している。そして、第１の相の符号
器11iの第１の１サンプル遅延素子161の出力信号は第２
の相の第２の加算器182及び第２の１サンプル遅延素子1
72へ供給され、第２の相の符号器の第１の１サンプル遅
延素子162の出力信号は第３の相の第２の加算器183及び
第２の１サンプル遅延素子173へ供給され、第３の相の
符号器の第１のサンプル遅延素子163の出力信号は第４
の相の第２の加算器184及び第２の１サンプル遅延素子1
74へ供給され、第４の相の符号器114の１サンプル遅延
素子164の出力信号は、１走査線−４画素分の遅延素子1
0に入力され、１走査線−４画素分遅延された後第１の
相の符号器111の第２の加算器181及び第２の１サンプル
遅延素子171へ供給される。
次に、上述のように構成される本発明回路の動作を説明
する。
する。
説明の便宜上、第２図回路の各相符号器への入力信号が
第３図に示すようなタイミングで供給される状態になっ
ているものとする。
第３図に示すようなタイミングで供給される状態になっ
ているものとする。
そうすると、例えば、時刻t1において第１の相の符号器
111の第２の加算器181により、信号（n,2）のための予
測値が発生される。この予測値は第１の１サンプル遅延
素子161からの信号（n,1）及び線19を経て送られて来る
信号（ｎ−1,2）の和から第２の１サンプル遅延素子171
からの信号（ｎ−1,1）を差し引いて発生される。この
予測値が減算器131においてそこへの入力信号（n,2）か
ら差し引かれ、量子化器141へ供給されてそこから予測
誤差信号が発生される。この予測誤差信号は予測値と第
１の加算器151で加算され、そして第１の１サンプル遅
延素子161で１サンプル期間遅延され、信号（n,2）が発
生される。この信号（n,2）が発生される時刻には、線1
9上には信号（ｎ−1,3）が発生され、第２の１サンプル
遅延素子171からは信号（ｎ−1,2）が発生されているか
ら、第２の加算器181からは信号（n,3）のための予測値
が発生されることとなり、上述と同様にして時刻t2の予
測誤差信号が量子化器141から発生されることになる。
以下同様にして、時刻t3,t4,・・・における予測誤差信
号が符号器101で発生される。
111の第２の加算器181により、信号（n,2）のための予
測値が発生される。この予測値は第１の１サンプル遅延
素子161からの信号（n,1）及び線19を経て送られて来る
信号（ｎ−1,2）の和から第２の１サンプル遅延素子171
からの信号（ｎ−1,1）を差し引いて発生される。この
予測値が減算器131においてそこへの入力信号（n,2）か
ら差し引かれ、量子化器141へ供給されてそこから予測
誤差信号が発生される。この予測誤差信号は予測値と第
１の加算器151で加算され、そして第１の１サンプル遅
延素子161で１サンプル期間遅延され、信号（n,2）が発
生される。この信号（n,2）が発生される時刻には、線1
9上には信号（ｎ−1,3）が発生され、第２の１サンプル
遅延素子171からは信号（ｎ−1,2）が発生されているか
ら、第２の加算器181からは信号（n,3）のための予測値
が発生されることとなり、上述と同様にして時刻t2の予
測誤差信号が量子化器141から発生されることになる。
以下同様にして、時刻t3,t4,・・・における予測誤差信
号が符号器101で発生される。
又、時刻t2において第２の相の符号器112の第２の加算
器182により、信号（ｎ＋1,2）のための予測値が発生さ
れる。この予測値は第１の１サンプル遅延素子162から
の信号（ｎ＋1,1）及び第１の１サンプル遅延素子161か
ら送られて来る信号（n,1）の和から第２の１サンプル
遅延素子172からの信号（n,2）を差し引いて発生され
る。この予測値が減算器132においてそこへの入力信号
（ｎ＋1,2）から差し引かれ、量子化器142へ供給されて
そこから予測誤差信号が発生される。この予測誤差信号
は予測値と第１の加算器152で加算され、そして第１の
１サンプル遅延素子162で１サンプル期間遅延され、信
号（ｎ＋1,2）が発生される。この信号（ｎ＋1,2）が発
生される時刻には、第１の１サンプル遅延素子161から
信号（n,2）が送られて来ると共に第２の１サンプル遅
延素子172からは信号（n,3）が発生されているから、第
２の加算器182から信号（ｎ＋1,3）のための予測値が発
生されることとなり、上述と同様にして時刻t3の予測誤
差信号が量子器142から発生されることになる。以降の
各時刻における予測誤差信号の発生態様も同様である。
器182により、信号（ｎ＋1,2）のための予測値が発生さ
れる。この予測値は第１の１サンプル遅延素子162から
の信号（ｎ＋1,1）及び第１の１サンプル遅延素子161か
ら送られて来る信号（n,1）の和から第２の１サンプル
遅延素子172からの信号（n,2）を差し引いて発生され
る。この予測値が減算器132においてそこへの入力信号
（ｎ＋1,2）から差し引かれ、量子化器142へ供給されて
そこから予測誤差信号が発生される。この予測誤差信号
は予測値と第１の加算器152で加算され、そして第１の
１サンプル遅延素子162で１サンプル期間遅延され、信
号（ｎ＋1,2）が発生される。この信号（ｎ＋1,2）が発
生される時刻には、第１の１サンプル遅延素子161から
信号（n,2）が送られて来ると共に第２の１サンプル遅
延素子172からは信号（n,3）が発生されているから、第
２の加算器182から信号（ｎ＋1,3）のための予測値が発
生されることとなり、上述と同様にして時刻t3の予測誤
差信号が量子器142から発生されることになる。以降の
各時刻における予測誤差信号の発生態様も同様である。
この第２の相における予測誤差信号の発生態様は第３及
び第４の相においても同様である。例えば、時刻t3にお
ける第３の相の予測誤差信号は〔｛信号（ｎ＋2,1）＋
信号（ｎ＋1,1）｝−信号（ｎ＋1,2）〕で表される予測
値を信号（ｎ＋2,2）から差し引き、その信号を量子化
することによって発生される。又、時刻t4における第４
の相の予測誤差信号は〔｛信号（ｎ＋3,1）＋信号（ｎ
＋2,1）｝−信号（ｎ＋2,2）〕で表される予測値を信号
（ｎ＋3,2）から差し引き、その信号を量子化すること
によって発生される。
び第４の相においても同様である。例えば、時刻t3にお
ける第３の相の予測誤差信号は〔｛信号（ｎ＋2,1）＋
信号（ｎ＋1,1）｝−信号（ｎ＋1,2）〕で表される予測
値を信号（ｎ＋2,2）から差し引き、その信号を量子化
することによって発生される。又、時刻t4における第４
の相の予測誤差信号は〔｛信号（ｎ＋3,1）＋信号（ｎ
＋2,1）｝−信号（ｎ＋2,2）〕で表される予測値を信号
（ｎ＋3,2）から差し引き、その信号を量子化すること
によって発生される。
なお、上記実施例においては、画像信号を４相展開する
場合について説明したが、他の多相展開の場合も同様に
本発明を適用し得る。又、４走査線中１走査線について
PCM符号化する或いは同一走査線上の値だけを予測値と
する場合には、入力信号について１走査線分の遅延を持
たない４相の信号で予測回路を構成することができる。
又、前走査線の直上値の前値と同一走査線の前値を予測
値とする場合は、４相の入力値を各々１サンプルタイム
ずつ遅延させる必要なない。
場合について説明したが、他の多相展開の場合も同様に
本発明を適用し得る。又、４走査線中１走査線について
PCM符号化する或いは同一走査線上の値だけを予測値と
する場合には、入力信号について１走査線分の遅延を持
たない４相の信号で予測回路を構成することができる。
又、前走査線の直上値の前値と同一走査線の前値を予測
値とする場合は、４相の入力値を各々１サンプルタイム
ずつ遅延させる必要なない。
以上説明したように本発明によれば、入力信号をｍ相に
展開して相毎に予測符号化処理を行ないつつ、その処理
の結果得られる信号を予め決められた相間で次の予測符
号化時刻までの予測符号化に必要な信号を発生するよう
にしているから、低速の演算素子を用いて超高速信号の
予測符号化を小さな回路規模で行なうことができる。
展開して相毎に予測符号化処理を行ないつつ、その処理
の結果得られる信号を予め決められた相間で次の予測符
号化時刻までの予測符号化に必要な信号を発生するよう
にしているから、低速の演算素子を用いて超高速信号の
予測符号化を小さな回路規模で行なうことができる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本発明実施例の説明に供するタイムチャート、 第４図は従来方式を示す図である。 第１図において、 21・・・2mは減算器、 31・・・3mは量子化器、 41・・・4mは予測値発生回路、 51・・・5mは予測値発生用信号発生回路である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−21174（ＪＰ，Ａ) 特開 昭62−51829（ＪＰ，Ａ) 特公 昭51−22333（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】ｍ相に展開された単位時系列入力信号列の
各相毎に、 対応する単位時系列相入力信号から予測値を差し引く減
算器（21,22,・・・2m）と、 減算器出力信号を量子化する量子化器（31,32,・・・
3m）と、 予測値を対応する減算器へ供給する予測値発生回路
（41,42,・・・4m）と、 予測値発生用信号を対応する予測値発生回路へ供給する
予測値発生用信号発生回路（51,52,・・・5m）とを設
け、 各予測値発生用信号発生回路は当該相の予測値発生回路
及び量子化器の出力信号の供給を受けるほか、当該相に
予め決められた相関係を有する相の予測値発生用信号発
生回路の予測値発生用信号のうちの、当該相の予測値発
生用信号を発生するのに役立つ信号となり得る信号の供
給を受けるように構成したことを特徴とする並列処理型
平面予測回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131385A JPH07114369B2 (ja) | 1985-08-30 | 1985-08-30 | 並列処理型平面予測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131385A JPH07114369B2 (ja) | 1985-08-30 | 1985-08-30 | 並列処理型平面予測回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251830A JPS6251830A (ja) | 1987-03-06 |
| JPH07114369B2 true JPH07114369B2 (ja) | 1995-12-06 |
Family
ID=16272476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19131385A Expired - Lifetime JPH07114369B2 (ja) | 1985-08-30 | 1985-08-30 | 並列処理型平面予測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114369B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016092552A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社リコー | 画像処理装置及び画像処理方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116268A (ja) * | 1988-10-25 | 1990-04-27 | Canon Inc | 符号化装置 |
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1985
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251830A (ja) | 1987-03-06 |
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