JP2594328B2 - アッテネーション装置 - Google Patents
アッテネーション装置Info
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- JP2594328B2 JP2594328B2 JP63171270A JP17127088A JP2594328B2 JP 2594328 B2 JP2594328 B2 JP 2594328B2 JP 63171270 A JP63171270 A JP 63171270A JP 17127088 A JP17127088 A JP 17127088A JP 2594328 B2 JP2594328 B2 JP 2594328B2
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- output
- attenuator
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はアッテネーション装置に係り、特にディジタ
ル機器等で一定時間以上ゼロが続いた場合（以下インフ
ィニティゼロと称す。）のアッテネーションに関する。
ル機器等で一定時間以上ゼロが続いた場合（以下インフ
ィニティゼロと称す。）のアッテネーションに関する。
従来の技術 最近のコンパクトディスクプレーヤー等ディジタル機
器では、無音部分のノイズレベルを下げるために種々の
手法を用いる。例えば、コンパクトディスク再生中以外
はリレー，トランジスタスイッチ等を用いてミューティ
ングをかけるようにして、システムのノイズを遮断する
ものなどがある。
器では、無音部分のノイズレベルを下げるために種々の
手法を用いる。例えば、コンパクトディスク再生中以外
はリレー，トランジスタスイッチ等を用いてミューティ
ングをかけるようにして、システムのノイズを遮断する
ものなどがある。
発明が解決しようとする課題 しかしながら上記のような構成では、コンパクト況デ
ィスク演奏中においてはミューティングがかからないの
で、例えばコンパクトディスクの曲間の無音部分や、或
いはインフィニティゼロが録音されているコンパクトデ
ィスクでは無音であるにもかかわらずミューティングが
かからないという問題点があった。
ィスク演奏中においてはミューティングがかからないの
で、例えばコンパクトディスクの曲間の無音部分や、或
いはインフィニティゼロが録音されているコンパクトデ
ィスクでは無音であるにもかかわらずミューティングが
かからないという問題点があった。
本発明は上記の問題点に鑑み、コンパクトディスクの
曲間等における無音部分においてもミューティングのか
かるアッテネーション装置を提供するものである。
曲間等における無音部分においてもミューティングのか
かるアッテネーション装置を提供するものである。
課題を解決するための手段 上記問題点を解決するため本発明によるアッテネーシ
ョン装置は、入力ディジタル信号のサンプリングレート
を変換するディジタルフィルタと、前記ディジタルフィ
ルタの出力をアナログ信号に変換するD/A変換装置と、
前記D/A変換装置の出力を減衰させ且つその減衰量を切
り換え可能とした減衰器と、前記入力ディジタル信号が
ノンゼロからゼロに変化しそのゼロが一定時間続いたら
前記減衰器の減衰量を大とし、前記入力ディジタル信号
がゼロからノンゼロに変化したら直ちに前記減衰器の減
衰量を小（減衰量略ゼロを含む）とするゼロ検出器とを
備えたものである。
ョン装置は、入力ディジタル信号のサンプリングレート
を変換するディジタルフィルタと、前記ディジタルフィ
ルタの出力をアナログ信号に変換するD/A変換装置と、
前記D/A変換装置の出力を減衰させ且つその減衰量を切
り換え可能とした減衰器と、前記入力ディジタル信号が
ノンゼロからゼロに変化しそのゼロが一定時間続いたら
前記減衰器の減衰量を大とし、前記入力ディジタル信号
がゼロからノンゼロに変化したら直ちに前記減衰器の減
衰量を小（減衰量略ゼロを含む）とするゼロ検出器とを
備えたものである。
作用 上記のようにディジタルフィルタの入力のインフィニ
ティゼロを検出し、これによりD/A変換器の出力レベル
を制御するようにしたため、ゼロ入力がゼロ以外の値
（以下ノンゼロと称す）に変化した際も、ディジタルフ
ィルタにより入力信号が遅延されるため、入力の変化に
先だってD/A変換器出力のレベル制御を行うことが出
来、コンパクトディスクの曲間等の無音部分でもミュー
ティングをかけることができるものである。
ティゼロを検出し、これによりD/A変換器の出力レベル
を制御するようにしたため、ゼロ入力がゼロ以外の値
（以下ノンゼロと称す）に変化した際も、ディジタルフ
ィルタにより入力信号が遅延されるため、入力の変化に
先だってD/A変換器出力のレベル制御を行うことが出
来、コンパクトディスクの曲間等の無音部分でもミュー
ティングをかけることができるものである。
実 施 例 以下図面に基づき本発明のアッテネーション装置の一
実施例の説明を行う。
実施例の説明を行う。
本発明によるアッテネーション装置の実施例を第１図
に示す。第１図において、１はディジタルフィルタ（例
えば128タップのFIRフィルタ）であり、入力されるディ
ジタル信号のサンプリングレートを変換する。ここでは
４倍のオーバーサンプリングを行っている。２はD/A変
換器で、入力されるディジタル信号をアナログ信号に変
換する。３はアッテネータであり、端子Ｃに与えられた
制御信号に基づき入力されるアナログ信号のアッテネー
ションを行う。ここでは端子Ｃに“1"が与えられるとア
ッテネーションを行うようになっている。４はゼロ検出
器で、一定期間連続してゼロデータが与えられると“1"
を出力し、ノンゼロ力が与えられると直ちに“0"を出力
する。
に示す。第１図において、１はディジタルフィルタ（例
えば128タップのFIRフィルタ）であり、入力されるディ
ジタル信号のサンプリングレートを変換する。ここでは
４倍のオーバーサンプリングを行っている。２はD/A変
換器で、入力されるディジタル信号をアナログ信号に変
換する。３はアッテネータであり、端子Ｃに与えられた
制御信号に基づき入力されるアナログ信号のアッテネー
ションを行う。ここでは端子Ｃに“1"が与えられるとア
ッテネーションを行うようになっている。４はゼロ検出
器で、一定期間連続してゼロデータが与えられると“1"
を出力し、ノンゼロ力が与えられると直ちに“0"を出力
する。
次に第１図の動作を説明する。入力がノンゼロ信号か
らインフィニティゼロになると、ゼロ検出器４が一定時
間後“1"を出力する。ここで言う一定時間とは、ディジ
タルフィルタ１にインフィニティゼロが入力されたとき
に、その出力が確実にインフィニティゼロになる時間と
D/A変換器２のセトリング時間との和以上の時間であれ
ばよいものである。ゼロ検出器４の出力がアッテネータ
３の端子Ｃに与えられているので、アッテネータ３はD/
A変換器２の出力のアッテネーションを行い、出力す
る。通常システムの残留ノイズ等の不要なノイズはD/A
変換器出力に含まれているので、上記のようにすること
により残留ノイズの低減を図れる。
らインフィニティゼロになると、ゼロ検出器４が一定時
間後“1"を出力する。ここで言う一定時間とは、ディジ
タルフィルタ１にインフィニティゼロが入力されたとき
に、その出力が確実にインフィニティゼロになる時間と
D/A変換器２のセトリング時間との和以上の時間であれ
ばよいものである。ゼロ検出器４の出力がアッテネータ
３の端子Ｃに与えられているので、アッテネータ３はD/
A変換器２の出力のアッテネーションを行い、出力す
る。通常システムの残留ノイズ等の不要なノイズはD/A
変換器出力に含まれているので、上記のようにすること
により残留ノイズの低減を図れる。
次いで入力がインフィニティゼロのディジタル信号に
なると、ゼロ検出器４は直ちに出力を“1"から“0"に変
化させ、アッテネータ３に与えられる。アッテネータ３
がこれによりD/A変換器２の出力のアッテネーションを
解除する。この時、D/A変換器２出力は、ディジタルフ
ィルタ１によってノンゼロ信号が遅延されてD/A変換器
２に与えられるため、またディジタルゼロに対応するア
ナログ信号が現れている。故にアッテネータ３によるレ
ベル切り替えの際にはアッテネータ３の入力はゼロのま
ま変化していないため、レベル切り替えに伴うノイズ等
は発生しない。このようにしてコンパクトディスクの曲
間にあるようなインフィニティゼロの信号に対しても確
実にミューティングをかけることが出来る。
なると、ゼロ検出器４は直ちに出力を“1"から“0"に変
化させ、アッテネータ３に与えられる。アッテネータ３
がこれによりD/A変換器２の出力のアッテネーションを
解除する。この時、D/A変換器２出力は、ディジタルフ
ィルタ１によってノンゼロ信号が遅延されてD/A変換器
２に与えられるため、またディジタルゼロに対応するア
ナログ信号が現れている。故にアッテネータ３によるレ
ベル切り替えの際にはアッテネータ３の入力はゼロのま
ま変化していないため、レベル切り替えに伴うノイズ等
は発生しない。このようにしてコンパクトディスクの曲
間にあるようなインフィニティゼロの信号に対しても確
実にミューティングをかけることが出来る。
第２図は第１図におけるゼロ検出器４の一実施例であ
る。この図を説明すると、５はNZ検出器で、ノンゼロ入
力の検出を行う。ここでは、ゼロ入力時には“0"を、ノ
ンゼロ入力時には“1"を出力する。仮に入力が16ビット
であれば16入力のORゲートでよい。６はカウンタであ
り、端子CKに与えられるクロック信号のカウントを行
い、10ビットのカウンタを用いてており、端子Ｑが10ビ
ット目の出力（MSB）である。端子Ｒは非同期のリセッ
ト端子であり、“1"が与えられとカウンタ６はリセット
される。なお、クロック信号はどの様なものでも良い
が、ここでは入力される信号のサンプリング周期のクロ
ック信号を用いる。７はＤタイプのフリップフロップで
ある。端子CKの立ち下がりエッジで端子Ｄに与えられた
データをラッチする。端子Ｒはリセット端子で“1"が与
えられるとフリップフロップ７はリセットされ、端子Ｑ
は“0"を出力する。
る。この図を説明すると、５はNZ検出器で、ノンゼロ入
力の検出を行う。ここでは、ゼロ入力時には“0"を、ノ
ンゼロ入力時には“1"を出力する。仮に入力が16ビット
であれば16入力のORゲートでよい。６はカウンタであ
り、端子CKに与えられるクロック信号のカウントを行
い、10ビットのカウンタを用いてており、端子Ｑが10ビ
ット目の出力（MSB）である。端子Ｒは非同期のリセッ
ト端子であり、“1"が与えられとカウンタ６はリセット
される。なお、クロック信号はどの様なものでも良い
が、ここでは入力される信号のサンプリング周期のクロ
ック信号を用いる。７はＤタイプのフリップフロップで
ある。端子CKの立ち下がりエッジで端子Ｄに与えられた
データをラッチする。端子Ｒはリセット端子で“1"が与
えられるとフリップフロップ７はリセットされ、端子Ｑ
は“0"を出力する。
次に第２図は動作を説明する。入力がノンゼロの時に
はNZ検出器５は“1"を出力しているためカウンタ６、フ
リップフロップ７はリセット状態である。故にゼロ検出
器４の出力は“0"である。入力インフィニティゼロにな
ると、NZ検出器５は“0"を出力し、カウンタ6,フリップ
フロップ７のリセットが解除され、カウンタ６はカウン
トを開始する。1024発クロック信号をカウントすると端
子Ｑが“1"から“0"に変化するためフリップフロップ７
の端子Ｑは“1"を出力する。これによりインフィニティ
ゼロを検出する。入力がインフィニティゼロからノンゼ
ロになると、NZ検出器５は“1"を出力するのでカウンタ
6,フリップフロップ７はリセットされ、ゼロ検出器４の
出力は直ちに“0"になる。
はNZ検出器５は“1"を出力しているためカウンタ６、フ
リップフロップ７はリセット状態である。故にゼロ検出
器４の出力は“0"である。入力インフィニティゼロにな
ると、NZ検出器５は“0"を出力し、カウンタ6,フリップ
フロップ７のリセットが解除され、カウンタ６はカウン
トを開始する。1024発クロック信号をカウントすると端
子Ｑが“1"から“0"に変化するためフリップフロップ７
の端子Ｑは“1"を出力する。これによりインフィニティ
ゼロを検出する。入力がインフィニティゼロからノンゼ
ロになると、NZ検出器５は“1"を出力するのでカウンタ
6,フリップフロップ７はリセットされ、ゼロ検出器４の
出力は直ちに“0"になる。
第３図は第１図におけるアッテネータ３の一実施例で
ある。この図を説明すると、10,11はアナログスイッチ
であり、端子Ｃに“1"が与えられると導通し、“0"が与
えられると非導通になる。13はバッファアンプ、14はイ
ンバータである。
ある。この図を説明すると、10,11はアナログスイッチ
であり、端子Ｃに“1"が与えられると導通し、“0"が与
えられると非導通になる。13はバッファアンプ、14はイ
ンバータである。
次に第３図の動作を説明する。与えられている制御入
力が“0"の時はアナログスイッチ11に“0"、インバータ
14によりアナログスイッチ10に“1"が与えられる。故に
アナログスイッチ10は導通、アナログスイッチ11は非導
通となり、入力がバッファアンプ13に与えられ、そのま
まアッテネータ３の出力として出力される。制御入力が
“1"の時は逆にアナログスイッチ10が非導通、アナログ
スイッチ11が導通となるため、グランド電位がバッファ
アンプ13に与えられ、入力より与えられるシステムノイ
ズが遮断されミューティングがかかる。
力が“0"の時はアナログスイッチ11に“0"、インバータ
14によりアナログスイッチ10に“1"が与えられる。故に
アナログスイッチ10は導通、アナログスイッチ11は非導
通となり、入力がバッファアンプ13に与えられ、そのま
まアッテネータ３の出力として出力される。制御入力が
“1"の時は逆にアナログスイッチ10が非導通、アナログ
スイッチ11が導通となるため、グランド電位がバッファ
アンプ13に与えられ、入力より与えられるシステムノイ
ズが遮断されミューティングがかかる。
第４図は第１図におけるアッテネータ３の第２の実施
例である。この図を説明すると、20は演算増幅器、21〜
23は負帰還用の抵抗器であり、抵抗器21の方が抵抗器22
に比べて高抵抗になっている。
例である。この図を説明すると、20は演算増幅器、21〜
23は負帰還用の抵抗器であり、抵抗器21の方が抵抗器22
に比べて高抵抗になっている。
次に第４図の動作を説明すると、与えられている制御
入力が“0"の時はアナログスイッチ11に“0"、インバー
タ14によりアナログスイッチ10に“1"が与えられる。故
にアナログスイッチ10は導通、アナログスイッチ11は非
導通となり、高抵抗側の抵抗器21が帰還ループに入るた
め、アッテネータ３の利得が大きくなる。
入力が“0"の時はアナログスイッチ11に“0"、インバー
タ14によりアナログスイッチ10に“1"が与えられる。故
にアナログスイッチ10は導通、アナログスイッチ11は非
導通となり、高抵抗側の抵抗器21が帰還ループに入るた
め、アッテネータ３の利得が大きくなる。
制御入力“1"の時は逆アナログスイッチ10が非導通、
アナログスイッチ11が導通となるため、低抵抗側の抵抗
器22が帰還ループに入るため、アッテネータ３の利得が
小さくなる。これにより入力より与えられるシステムノ
ズルのノベルを下げてアッテネータ３より出力される。
アナログスイッチ11が導通となるため、低抵抗側の抵抗
器22が帰還ループに入るため、アッテネータ３の利得が
小さくなる。これにより入力より与えられるシステムノ
ズルのノベルを下げてアッテネータ３より出力される。
発明の効果 以上のように本発明のアッテネーション装置は、ディ
ジタル信号を入力とするディジタルフィルタと、ディジ
タルフィルタの出力をアナログ信号に変換するD/A変換
器と、ディジタルフィルタの入力信号を入力とし、この
入力が一定期間ゼロであることを検出するゼロ検出器
と、ゼロ検出器の出力に基づき、D/A変換器の出力レベ
ルを制御するレベル制御装置を有するようにしたことに
より、ゼロ入力がノンゼロ入力に変化した際も、ディジ
タルフィルタにより入力信号が遅延されるため、入力の
変化に先だってD/A変換器出力のレベル制御を行うこと
ができ、コンパクトディスクの曲間等の無音部分でもミ
ューティングをかけることができるという優れた効果を
有するものである。
ジタル信号を入力とするディジタルフィルタと、ディジ
タルフィルタの出力をアナログ信号に変換するD/A変換
器と、ディジタルフィルタの入力信号を入力とし、この
入力が一定期間ゼロであることを検出するゼロ検出器
と、ゼロ検出器の出力に基づき、D/A変換器の出力レベ
ルを制御するレベル制御装置を有するようにしたことに
より、ゼロ入力がノンゼロ入力に変化した際も、ディジ
タルフィルタにより入力信号が遅延されるため、入力の
変化に先だってD/A変換器出力のレベル制御を行うこと
ができ、コンパクトディスクの曲間等の無音部分でもミ
ューティングをかけることができるという優れた効果を
有するものである。
第１図は本発明の一実施例におけるアッテネーション装
置のブロック図、第２図は第１図におけるゼロ検出器の
実施例を示す回路図、第３図は第１図におけるアッテネ
ータの実施例を示す回路図、第４図は第１図におけるア
ッテネータの他の実施例を表す回路図である。 １……ディジタルフィルタ、２……D/A変換器、３……
アッテネータ、４……ゼロ検出器。
置のブロック図、第２図は第１図におけるゼロ検出器の
実施例を示す回路図、第３図は第１図におけるアッテネ
ータの実施例を示す回路図、第４図は第１図におけるア
ッテネータの他の実施例を表す回路図である。 １……ディジタルフィルタ、２……D/A変換器、３……
アッテネータ、４……ゼロ検出器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷 泰範 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 中村 哲也 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 田中 ▲吉▼一 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−18117（ＪＰ，Ａ) 実公 昭58−44644（ＪＰ，Ｙ２)
Claims (1)
- 【請求項１】入力ディジタル信号のサンプリングレート
を変換するディジタルフィルタと、 前記ディジタルフィルタの出力をアナログ信号に変換す
るD/A変換装置と、 前記D/A変換装置の出力を減衰させ且つその減衰量を切
り換え可能とした減衰器と、 前記入力ディジタル信号がノンゼロからゼロに変化しそ
のゼロが一定時間続いたら前記減衰器の減衰量を大と
し、前記入力ディジタル信号がゼロからノンゼロに変化
したら直ちに前記減衰器の減衰量を小（減衰量略ゼロを
含む）とするゼロ検出器とを備えたアッテネーション装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171270A JP2594328B2 (ja) | 1988-07-08 | 1988-07-08 | アッテネーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171270A JP2594328B2 (ja) | 1988-07-08 | 1988-07-08 | アッテネーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220928A JPH0220928A (ja) | 1990-01-24 |
| JP2594328B2 true JP2594328B2 (ja) | 1997-03-26 |
Family
ID=15920213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171270A Expired - Lifetime JP2594328B2 (ja) | 1988-07-08 | 1988-07-08 | アッテネーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594328B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03254299A (ja) * | 1990-03-02 | 1991-11-13 | Fujitsu Ten Ltd | 音響信号処理回路 |
| JP2637259B2 (ja) * | 1990-04-28 | 1997-08-06 | 株式会社河合楽器製作所 | 信号伝送路 |
| JPH0435320A (ja) * | 1990-05-28 | 1992-02-06 | Matsushita Electric Ind Co Ltd | １ビット・ディジタル／アナログ変換器 |
| JPH0492509A (ja) * | 1990-08-07 | 1992-03-25 | Sharp Corp | ミューティング回路 |
| JPH07118647B2 (ja) * | 1992-07-20 | 1995-12-18 | 日本プレシジョン・サーキッツ株式会社 | オーバーサンプリング型ｄ／ａコンバータ制御回路 |
| JP5908679B2 (ja) * | 2011-06-21 | 2016-04-26 | ローム株式会社 | オーディオ信号処理回路およびそれを用いたオーディオ装置 |
| JP5814006B2 (ja) * | 2011-06-21 | 2015-11-17 | ローム株式会社 | オーディオ信号処理回路およびそれを用いたオーディオ装置 |
| CN113315480A (zh) * | 2021-05-31 | 2021-08-27 | 头领科技（昆山）有限公司 | 一种音频处理芯片及耳机 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218117A (ja) * | 1985-07-16 | 1987-01-27 | Matsushita Electric Ind Co Ltd | 音声信号符号化装置 |
-
1988
- 1988-07-08 JP JP63171270A patent/JP2594328B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220928A (ja) | 1990-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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