JPH02126727A - Ａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野］ 本発明は、アナログ信号をデジタル信号に変換するＡＤ
変換回路に関する。

【従来の技術】

従来、「１９８６年ＩＣＡＳＳＰ　ＰＰ　１５４５〜１
５４８Ｊ、［ＩＥＥＥ　Ｊｏｕｎａｌ　ｏｆ　５ｏｌｉ
ｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　５Ｃ−２２ＰＰ　
９２１〜９２９（１９８７年１２月り」などに、１重積
分形ΔΣ聞子化器を用いたＡＤ変換回路が提案されてい
る。 その１重積分形ΔΣ量子化器を用いたＡＤ変換回路は、
詳細説明は省略するが、第１１図を伴って、次に述べる
構成を有する。 すなわち、複数ｐ個の第１、第２・・・・・・・・・第
ｐの１重積分形ΔΣｍ子化器Ａ　　１Ａ２・・・・・・
・・・Ａ。を有する。なお、図においては、簡単のため
ｐ＝３の場合を示している。 それら１重積分形ΔΣ聞子化器Ａ・　（ｉ＝１、奢 ２・・・・・・・・・ｐ）は、外部からのアナログ信号
と後述するアナログ遅延回路５からのアナログ信号とを
入力し、両者の差のアナログ信号を出力するアナログ減
算器１と、そのアナログ減算器１からのアナログ信号を
入力し、その積分されたアナログ信号を出力するアナロ
グ積分器２と、そのアナログ積分器２からのアナログ信
号を入力し、それに応じたデジタル信号を出力するＡＤ
変換器３と、そのＡＤ変換器３からのデジタル信号を入
力し、去れに応じたアナログ信号を出力するＤＡ変換器
４と、そのＤＡ変換器４からのアナログ信号を入力し、
それに対して１ワードタイム分遅れたアナログ信号を出
力するアナログ遅延回路５とを有する。 この場合、アナログ積分器２は、第１２図に示すように
、次に述べるアナログ加算回路７ｈ１ら出力されるアナ
ログ信号を入力し、それに対して１ワードタイム分遅れ
たアナログ信号を出力するアナログ遅延回路８と、アナ
ログ積分器２に対する外部からのアナログ信号とアナロ
グ遅延回路８からのアナログ信号とを入力し、両者の和
のアナログ信号をアナログ積分Ｎ２の出力として外部に
出力させるアナログ加算回路７とを有する。 また、第１、第２・・・・・・・・・第（ｐ−１）の１
重積分形ΔΣ山子化器ＡｐＡ２・・・・・・・・・Ａ（
。−１）のアナログ積分器２及びＤＡ変換器４からのア
ナログ信号をそれぞれ入力し、それらの差のアナログ信
号を、第２、第３・・・・・・・・・第ｐの１重積分形
ΔΣ聞子化器Ａ　　、Ａ　　−・・・・・・・・Ａｐの
アナ０グ減算器１にそれぞれ出力する第１、第２・・・
・・・・・・第（ｐ−１）のアナログ減算器Ｂ１、Ｂ２
・・・・・・・・・Ｂ（ｐ−１）を有する。 さらに、第２、第３・・・・・・・・・第ｐの１重積分
形ΔΣ量子化器Ａ２、Ａ３・・・・・・・・・ＡＦ）の
ＡＤ変換器３からのデジタル信号をそれぞれ入力し、そ
れらのそれぞれ１次微分、２機微分・・・・・・・・・
（ｐ−１）次微分されたデジタル信号をそれぞれ出力す
る第１、第２・・・・・・・・・第（ｐ−１）のデジタ
ル微分器Ｄ　　、Ｄ　　・・・・・・・・・Ｄ（ｐ−１
）を有する。 この場合、第１のデジタル微分４隅（ただし、ｉ＝ｐを
とらない）は、第１３図及び第１４図に示すように、ｒ
個の１次デジタル微分器Ｅ１、Ｂ２・・・・・・・・・
Ｅｒを有し、そして、その第ｑの１次デジタル微分器Ｅ
ｑ　（ただし、Ｑ＝１．２・・・・・・・・・ｒ）は、
それに対する外部からのデジタル信号と次に述べるデジ
タル遅延回路９からのデジタル信号とを入力し、両者の
差のデジタル信号を１次デジタル微分器Ｅｒの微分出力
として出力するデジタル減算器１０と、１次デジタル微
分器Ｅｑに対する外部からのデジタル信号を入力し、そ
れに対して１ワードタイム分遅れたデジタル信号を出力
するデジタル遅延回路９とを有する。 また、第１の１重積分形ΔΣｍ子化器Ａ１のＡＤ変換器
３からのデジタル信号と、第１、第２・・・・・・・・
・第（ｐ−１）のデジタル微分器Ｄ１、Ｄ２・・・・・
・・・・Ｄ（ｐ−１）からのデジタル信号とを入力し、
それらの和のデジタル信号を出力するデジタル加算器Ｆ
を有する。 さらに、第１の１重積分形ΔΣｍ子化器Ａ１のアナログ
減算器１から、アナログ信号入力端子１２が導出されて
いる。 また、デジタル加算器Ｆから、デジタル信号出力端子１
３が導出されている。 以上が、従来提案されている、１重積分形ΔΣ量子化器
を用いたＡＤ変換回路の構成である。 また、従来、２重積分形ΔΣ」子化器を用いたＡＤ変換
回路も提案されている。 その２重積分形ΔΣ量子化器を用いたＡＤ変換回路は、
詳細説明は省略するが、第１５図を伴って、次に述べる
構成を有する。なお、第１５図において、第１１図との
対応部分には同一符号を付し、詳細説明を省略する。 すなわち、複数ｐ個の第１、第２・・・・・・・・・第
ｐの２重積分形ΔΣｍ子化器Ａ′１、Ａ′２・・・・・
・・・・Ａ′ｐを有する。なお、図においては、簡単の
ためｐ＝３の場合を示している。 それら２重積分形ΔΣ開子化器Ａ’１（ｉ＝１．２・・
・・・・・・・ｐ）は、外部からのアナログ信号と後述
するアナログ遅延回路５からのアナログ信号とを入力し
、両者の差のアナログ信号を出力する第１のアナログ減
算器１と、そのアナログ減算器１からのアナログ信号を
入力し、その積分されたアナログ信号を出力する第１の
アナログ積分器２と、そのアナログ積分器２からのアナ
ログ信号と後述するアナログ遅延回路５からのアナログ
信号とを入力し、両者の差のアナログ信号を出力する第
２のアナログ減算器１６と、そのアナログ減算器１６か
らのアナログ信号を入力し、その積分されたアナログ信
号を出力する第２のアナログ積分器１７と、そのアナロ
グ積分器１７からのアナログ信号を入力し、それに応じ
たデジタル信号を出力するＡＤ変換器３と、そのＡＤ変
換器３からのデジタル信号を入力し、それに応じたアナ
ログ信号を出力するＤＡ変換器４と、そのＤＡ変換器４
からのアナログ信号を入力し、それに対して１ワードタ
イム分遅れたアナログ信号を出力するアナログ遅延回路
５とを有する。 この場合、アナログ積分器１７は、アナログ積分器２と
同様に、第１２図で上述したと同様の構成を有する。 また、第１、第２・・・・・・・・・第（ｐ−１）の１
重積分形ΔΣ壷子化器Ａ′　、Ａ′２・・・・・・・・
・Ａ′（ｐ−１）のアナログ積分器１７及びＤＡ変換器
４からのアナログ信号をそれぞれ入力し、それらの差の
アナログ信号を、第２、第３・・・・・・・・・第ｐの
２重積分形ΔΣ量子化ＷＡ’　　、Ａ’３・・・・・・
・・・Ａ′。のアナログ減ＩＶ！Ａ１にそれぞれ出力す
る第１、第２・・・・・・・・・第（ｐ−１）のアナロ
グ減算器Ｂ’　　、Ｂ’　　・・・・・・・・・Ｂ’　
（ｐ−１）を有する。 さらに、第２、第３・・・・・・・・・第ｐの２重積分
形ΔΣ量子化器Ａ　　、Ａ　　・・・・・・・・・Ａｐ
のＡＤ変換器３からのデジタル信号をそれぞれ入力し、
それらのそれぞれ２　次微分、２２次微分・・・・・・
・・・（Ｐ−１） ２　　　次微分されたデジタル信号をそれぞれ出力する
第１、第２・・・・・・・・・第（ｐ−１）のデジタル
微分器Ｄ′１　Ｄ′２・・・・・・・・・Ｄ’　（。−
１）を有する。 この場合、第ｉのデジタル微分器Ｄ′ｐ（ただし、ｉ＝
ｐをとらない）は、第１６図及び第１７図に示すように
、ｒ個（ただし、ｒ＝２　）の第１、第２・・・・・・
・・・第ｒの１次デジタル微分回路ＥｒＥ２・・・・・
・・・・Ｅｒを有し、そして、その第ｑの１次デジタル
微分器Ｅｒ（Ｑ＝１．２・・・・・・・・・ｒ）は、第
１３図及び第１４図で上述したと同様の構成を有する。 また、第１の２重積分形ΔΣｍ子化器Ａ′１のＡＤ変換
器３からのデジタル信号と、第１、第２・・・・・・・
・・第（ｐ−１）のデジタル微分器Ｄ′１、Ｄ′２・・
・・・・・・・”　（ｐ−１）からのデジタル信号とを
入力し、それらの和のデジタル信号を出力するデジタル
加算器Ｆ′を有する。 さらに、第１の２重積分形ΔΣｍ子化器Ａ′１のアナロ
グ減Ｌ２Ｓ１から、アナログ信号入力端子１２が導出さ
れている。 また、デジタル加算器Ｆ′から、デジタル信号出力端子
１３が導出されている。 以上が、従来提案されている、２重積分形ΔΣｍ子化器
を用いたＡＤ変換回路の構成である。 第１１図に示す従来のＡＤ変換回路によれば、詳細説明
は省略するが、アナログ信号入力端子１２にアナログ信
号が供給されることによって、デジタル信号出力端子１
３から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子１３から出力
されるデジタル信号は、１重積分形ΔΣ量子化器Ａ１〜
Ａｐにおけるアナログ積分器２が予定の理想的な伝達Ｉ
ｌｌ数を有し且つデジタル微分器Ｄ１〜Ｄ　（ｐ−１）
も予定の理想的な伝達関数を右し℃いるとすれば、第１
〜第ｐの１重積分形ΔΣｍ子化器Ａ１〜ＡｐのＤＡ変換
器３から出力されるデジタル信号が第１〜第ｐの１重積
分形ΔΣ量子化器Ａ１〜ＡｐにおけるＤＡ変換器３の量
子化雑音をそれぞれ含んでいるのＤＡ変換器３から出力
されるデジタル信号が含む量子化雑音に、ｐ次のシェー
ビング次数を乗じた雑音しか伴っていない。 従って、第１１図に示す従来のＡＤ変換回路の場合、デ
ジタル信号出力端１３から、Ｓ／Ｎの良好なデジタル信
号を出力させることができる、という特徴を有する。 また、第１５図に示す従来のＡＤ変換回路も、詳細説明
は省略するが、第１１図に示す従来のＡＤ変換回路の場
合と同様に、アナログ信号入力端子１２にアナログ信号
が供給されることによって、デジタル信号出力端子１３
から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子１３から出力
されるデジタル信号は、第１１図に示す従来のＡＤ変換
回路の場合に準じて、２重積分形ΔΣ借子化器Ａ′１〜
八′ｐにおける第１及び第２のアナログ積分器２及び１
７が予定の理想的な伝達関数を有し且つデジタル微分器
Ｄ′　〜”　（ｐ−１）も予定の理想的な伝達関数を有
しているとすれば、第１〜第ｐの２重積分形ΔΣ量子化
器Ａ′１〜八′。のＤＡ変換器３から出力されるデジタ
ル信号が第１〜第ｐの２重積分形ΔΣｍ子化器Ａ１〜八
〇におけるＤＡ変換器３の量子化雑音をそれぞれ含んで
いるとしても、第ｐの２重積分形ΔΣ吊子化器Ａ′。 のＤＡ変換器３から出力されるデジタル信号が含む量子
化雑音に、高いシェービング次数を乗じた雑音しか伴な
っていない。 従って、第１５図に示す従来のＡＤ変換回路の場合も、
第１１図に示す従来のＡＤ変換回路の場合と同様に、デ
ジタル信号出力端１３から、Ｓ／Ｎの良好なデジタル信
号を出力させることができる、という特徴を有する。

【発明が解決しようとする課題１ しかしながら、第１１図に示す従来のＡＤ変換回路の場
合、第１〜第ｐの１重積分形ΔΣ迅子化器Ａ１〜Ａｐの
アナログ積分器２が予定の理想的な伝達関数を有してい
なければ、デジタル信号出力端子１３から出力されるデ
ジタル信号が、低いＳ／Ｎを有するものとしてしか得ら
れない。 その理由は、次のとおりである。 すなわち、第１の１重積分形ΔΣ酊子化器Ａｐにおける
アナログ積分器２が、予定の理想的」 な伝達関数を有していない場合、そのアナログ積分器２
が、等価的に、第１８図に示すように、アナログ積分器
２に対する外部からのアナログ信号の１７α倍〈ただし
、αは任意数）の値を有するアナログ信号を発生するア
ナログ信号発生回路１８と、アナログ加算回路７からの
アナログ信号のβ倍（ただし、βは任意数）の値を有す
るアナログ信号を発生するアナログ信号発生回路１９と
を有し、そして、アナログ遅延回路８がその入力をアナ
ログ加算回路７のアナログ信号としていたのに代え、ア
ナログ信号発生回路１９からのアナログ信号とされ、ま
た、アナログ加算回路７が、一方の入力をアナログ積分
器２に対する外部からのアナログ信号としていたのに代
え、アナログ信号発生回路１８からのアナログ信号とさ
れ、他方の入力をこの場合のアナログ遅延回路８からの
アナログ信号とされている構成を有するからである。 また、第１５図に示す従来のＡＤ変換回路の場合も、第
１１図に示す従来のＡＤ変換回路の場合に準じた理由で
、第１１図に示す従来のＡＤ変換回路の場合に準じて、
第１〜第ｐの２重積分形ΔΣ量子化器Ａ′１〜Ａ′ｐの
第１及び第２のアナログ積分器２及び１７が予定の理想
的な伝達関数を有していなければ、デジタル信号出力端
子１３から出力されるデジタル信号が、低いＳ／Ｎを有
するものとしてしか得られない。 よって、本発明は、上述した欠点のない、新規なＡＤ変
換回路を提案せんとするものである。 【課題を解決するための手段】 本願第１番目の発明によるＡＤ変換回路は、第１１図で
上述した従来のＡＤ変換回路の場合と同様に、 （イ）外部からのアナログ信号と後記ＤＡ変換器からの
アナログ信号とを入力し、両者の差のアナログ信号を出
力するアナログ減算器と、上記アナログ減算器からのア
ナログ信号を入力し、その積分されたアナログ信号を出
力するアナログ積分器と、上記アナログ積分器からのア
ナログ信号を入力し、それに応じたデジタル信号を出力
するＡＤ変換器と、上記ＡＤ変換器からのデジタル信号
を入力し、それに応じたアナログ信号を出力するＤＡ変
換器とを有する複数ｐ個の第１、第２・・・・・・・・
・第ｐの１ｍ８１ｉ分形ΔΣｍ子化器Ａ　、Ａ２・・・
・・・・・・Ａｐと、上記第１、第２・・・・・・・・
・第（ｐ−１）の１重積分形ΔΣ量子化器ＡｐＡｐ２．
・・・・・・・・・Ａ（ｐ−１）のアナログ積分器及び
ＤＡ変換器からのアナログ信号をそれぞれ入力し、それ
らの差のアナログ信号を、上記第２、第３・・・・・・
・・・第ｐの１重積分形ΔΣ吊子化器Ａ２、Ａ３・・・
・・・・・・Ａｐのアナログ減算器にそれぞれ出力する
第１、第２・・・・・・・・・第（ｐ−１）のアナログ
減算器Ｂ　　Ｂ２・・・・・・・・・Ｂ（ｐ−１）８・ 上記第２、第３・・・・・・・・・第ｐの１重積分形Δ
Σｍ子化器Ａ　、Ａ３・・・・・・・・・ＡｐのＡＣ変
換器からのデジタル信号をそれぞれ入力し、それらのそ
れぞれ１機微分、２機微分・・・・・・・・・（ｐ−１
）次微分されたデジタル信号をそれぞれ出力する第１、
第２・・・・・・・・・第（ｐ−１＞のデジタル微分器
Ｄ　　、Ｄ　　・・・”’　””　（ｐ−１）と・ 上記第１の１重積分形ΔΣ固子化器Ａ１のＡＤ変換器か
らのデジタル信号と、上記第１、第２・・・・・・・・
・第（ｐ−１）のデジタル微分器Ｄ　　、Ｄ　　・・・
・・・・・・Ｄ　　　からのデ１　　２　　　　　（ｐ
−１） ジタル信号とを入力し、それらの和のデジタル信号を出
力するデジタル加算器Ｆとを有し、 上記第ｉの１重積分形ΔΣ量子化器Ａ・（ただし、１＝
１．２・・・・・・・・・ｐ）のアナログ積分器は、そ
れに対する外部からのアナログ信号と、自身から出力さ
れるアナログ信号の１ワードタイム分遅れたアナログ信
号とを加算するアナログ加算回路を有し、上記第１の１
重積分形ΔΣ最子化器Ａ１のアナログ減算器から、アナ
ログ信号入力端子が導出され、 上記デジタル加算器Ｅから、デジタル信号出力端子が導
出されている、 という構成を有する。 しかしながら、本願第１番目の発明によるＡＤ変換回路
は、このような構成を有するＡＤ変換回路において、 （ロ）上記第ｉのデジタル微分器Ｄ（ただし、１＝ｐは
とらない）は、順次縦続接続されたｒ個（ただしｒ＝ｉ
）の第１、第２・・・・・・・・・第ｒのデジタル微分
回路Ｅ　　Ｅ２・・・・・・・・・Ｅｒを有し、 上記第ｑのデジタル微分回路Ｅｑ　（ただし、ｑ＝１．
２・・・・・・・・・ｒ）は、それに対する外部からの
デジタル信号のα１倍（ただし、α９は任意数）の値を
有するデジタル信号を発生する第１のデジタル信号発生
手段と、上記外部からのデジタル信号のαｑ・β　倍（
ただし、β。は任意数）の値を有し且つ上記第１のデジ
タル信号発生手段からのデジタル信号に対して１ワ一ド
タイム分遅れたデジタル信号を発生する第２のデジタル
信号発生手段と、上記第１及び第２のデジタル信号発生
手段からのデジタル信号を入力し、両者の減算されたデ
ジタル信号を上記第ｑのデジタル微分回路Ｅｒの微分出
力として出力するデジタル減算器とを有する という構成を有する。 また、本願第２番目の発明によるＡＤ変換回路は、第１
５図で上述した従来のＡＤ変換回路の場合と同様に、 （イ）′外部からのアナログ信号と後記ＤＡ変換器から
のアナログ信号とを入力し、両者の差のアナログ信号を
出力する第１のアナログ減算器と、上記第１のアナログ
減算器からのアナログ信号を入力し、その積分されたア
ナログ信号を出力する第１のアナログ積分器と、上記第
１のアナログ積分器からのアナログ信号と後記ＤＡ変換
器からのアナログ信号とを入力し、両者の差のアナログ
信号を出力する第２のアナログ減算器と、上記第２のア
ナログ減算器からのアナログ信号を入力し、その積分さ
れたアナログ信号を出力する第２のアナログ積分器と、
上記第２のアナログ積分器からのアナログ信号を入力し
、それに応じたデジタル信号を出力するＡＤ変換器と、
上記ＡＤ変換器からのデジタル信号を入力し、それに応
じたアナログ信号を出力するＤＡ変換器とを有する複数
０個の第１、第２・・・・・・・・・第ｐの２重積分形
ΔΣ量子化器Ａ′　、Ａ′２・・・・・・・・・Ａ′。 と、 上記第１、第２・・・・・・・・・第（ｐ−１）の２重
積分形ΔΣ量子化器Ａ′　、Ａ′２・・・・・・・・・
”　（ｐ−１）の第２のアナログ積分器及びＤＡ変換器
からのアナログ信号をそれぞれ入力し、それらの差のア
ナログ信号を、上記第２、第３・・・・・・・・・第ｐ
の２重積分形ΔΣ量子化器Ａ′　、Ａ′３・・・・・・
・・・Ａ′９のアナログ減算器にそれぞれ出力する第１
、第２・・・・・・・・・第（Ｄ−１）のアナログ減算
器Ｂ１、Ｂ′２・・・・・・・・・Ｂ’　（ｐ−１）と
、上記第２、第３・・・・・・・・・第ｐの２重積分形
ΔΣ開子化器Ａ′　　、Ａ′３町・−・・Ａ′。 のＡＤ変換器からのデジタル信号をそれぞれ入力し、そ
れらのそれぞれ２１次微分、２　次微分・・・・・・・
・・２（１）−１）次微分されたデジタル信号をそれぞ
れ出力する第１、第２・・・・・・・・・第（ｐ−１）
のデジタル微分器Ｄ′１、Ｄ′２・・・・・・・・・Ｄ
′（ｐ−１）と、上記第１の２重積分形ΔΣｍ子化器Ａ
′１のＡＤ変換器からのデジタル信号と、上記第１、第
２・・・・・・・・・第（ｐ−１）のデジタル微分器Ｄ
’　１、Ｄ’２・・・・・・・・・Ｄ′（ｐ−１）から
のデジタル信号とを入力し、それらの和のデジタル信号
を出力するデジタル加算ＢＦ’　とを有し、 上記第１の２重積分形ΔΣｍ子化器Ａ′・　（ただし、
＋＝１．２・・・・・・・・・ｐ）の第１及び第２のア
ナログ積分器のそれぞれは、それに対する外部からのア
ナログ信号と、自身から出力されるアナログ信号の１ワ
一ドタイム分遅れたアナログ信号とを加鋒するアナログ
加算回路を有し、 上記第１の２重積分形ΔΣ量子化器Ａ′１のアナログ減
算器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆ′から、デジタル信号出力端子が
導出されている、 という構成を有する。 しかしながら、本願第２番目の発明によるＡＤ変換回路
は、このような構成を有するＡＤ変換回路において、 （ロ）′上記第ｉのデジタル微分器Ｄ′ｐ（ただし、ｉ
−ｐはとらない）は、順次縦続接続されたｒ個（ただし
、ｒ＝２ｉ　）の第１、第２・・・・・・・・・第ｒの
デジクル微分回路Ｅ１Ｅ２・・・・・・・・・Ｅｒを有
し、 上記第ｑのデジタル微分回路Ｅ　（ただし、Ｑ＝１．２
・・・・・・・・・ｒ）は、これに対する外部からのデ
ジタル信号のα　倍（ただし、α９は任意数）の値を有
するデジタル信号を発生する第１のデジタル信号発生手
段と、上記外部からのデジタル信号のαｑ・β０倍（た
だし、β６は任意数）の値を有し且つ上記第１のデジタ
ル信号発生手段からのデジタル信号に対して１ワ一ドタ
イム分遅れたデジタル信号をそれぞれ発生する第２のデ
ジタル信号発生手段と、上記第１及び第２のデジタル信
号発生手段からのデジタル信号を入力し、両者の減算さ
れたデジタル信号を第ｑのデジタル微分回路Ｅ。の微分
出力として出力するデジタル減算器とを有する、 という構成を有する。

【作用・効果１ 本願第１番目の発明によるＡＤ変換回路は、上記（ロ）
の事項を除いて、第１１図で上述した従来のＡＤ変換回
路と同様の構成を有する。 このため、詳ｌｌ１ｌ説明は省略するが、第１１図で上
述した従来のＡＤ変換回路の場合と同様にアナログ信号
入力端子にアナログ信号が供給されることによって、デ
ジタル信号出力端子からデジタル信号が出力される。 そして、この場合、デジタル信号出力端子から出力され
るデジタル信号は、１重積分形ΔΣ量子化器Ａ１〜Ａｐ
におけるアナログ積分器が予定の理想的な伝達関数を有
し且つデジタル微分器Ｄ１〜Ｄ　（ｐ−１）も予定の理
想的な伝達関数を有しているとすれば、第１〜第ρの１
重積分形ΔΣ量子化器Ａ１〜Ａｐの［）Ａ変換器から出
力されるデジタル信号が第１〜第ｐの１重積分形ΔΣ量
子化器Ａ１〜ＡｐにおけるＤＡ変換器のｍ子化雑音をそ
れぞれ含んでいるとしても、第ｐの１重積分形ΔΣｍ子
化器へ、のＤＡ変換器から出力されるデジタル信号が含
む磁子化雑音に、０次のシェービング次数を乗じた雑音
しか伴なっていない。 従って、本願第１番目の発明によるＡＤ変換回路も、第
１１図で上述した従来のＡＤ変換回路の場合と同様に、
デジタル信号出力端から、Ｓ／Ｎの良好なデジタル信号
を出力させることができる、という特徴を有する。 しかしながら、本願第１番目の発明によるＡＤ変換回路
の場合、上記（ロ）の事項を有するので、第１〜第ｐの
１重積分形ΔΣ■子化器へ１〜Ａｐのアナログ積分器が
、予定の理想的な伝達関数を有していなくても、第１〜
第（ｐ−１）のデジタル微分器Ｄ１〜Ｄ　（ｐ−１）の
第１〜第ｒのデジタル微分回路Ｅ１〜Ｅｒに対するα１
〜α　及びβ１〜β、の値を有するデジタル信号のα１
〜α、及びβ１〜β、の値を適当に選べば、デジタル信
号出力端子から出力されるデジタル信号を、第１１図で
前述した従来のＡＤ変換回路の場合に比し高いＳ／Ｎを
有するものとして得ることができる。 その理由は、第１のデジタル微分回路り。 （ただし、ｉ＝ｐをとらない）が、第１〜第ｉの１重積
分形ΔΣ量子化器Ａ１〜Ａｐが予定の理想的な伝達関数
を有しない場合における、それら第１〜第ｉの１重積分
形ΔΣ量子化器Ａ１〜Ａ・のアナログ積分器が縦続接続
されている回路と、丁度、逆回路の関係を有している構
成になっているからである。 また、本願第２番目の発明によるＡＤ変換回路は、上記
（ロ）′の事項を除いて、第１５図で上述した従来のＡ
Ｄ変換回路と同様の構成を有する。 このため、本願第２番目の発明によるＡＤ変換回路も、
詳細説明は省略するが、第１５図で上述した従来のＡＤ
変換回路の場合と同様に、アナログ信号入力端子にアナ
ログ信号が供給されることによって、デジタル信号出力
端子から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子から出力され
るデジタル信号は、本願第１番目の発明によるＡＤ変換
回路の場合に準じて、２重積分形ΔΣ量子化器Ａ′１〜
八′。における第１及び第２のアナログ積分器が予定の
理想的な伝達関数を有し且つデジタル微分器Ｄ′１〜Ｄ
（ｐ−１）も予定の理想的な伝達関数を有しているとす
れば、第１〜第ｐの２重積分形ΔΣ量子化器Ａ′１〜八
′ｐのＤＡ変換器から出力されるデジタル信号が第１〜
第ｐの２重積分形ΔΣ固子化器Ａ１〜ＡｐにおけるＤＡ
変換器の最子化雑音をそれぞれ含んでいるとしても、第
ｐの２重積分形ΔΣ門子化器Ａ′　のＤＡ変換器がら出
力されるデジタル信号が含むＭ子化雑音に、高いシェー
ビング次数を乗じた雑音しか伴なっていない。 従って、本願第２番目の発明によるＡＤ変換回路の場合
も、第１５図で上述したＡＤ変換回路の場合と同様に、
デジタル信号出力端から、Ｓ／Ｎの良好なデジタル信号
を出力させることができる、という特徴を有する。 しかしながら、本願第２番目の発明によるＡＤ変換回路
の場合、上記（ロ）′の事項を有するので、第１〜第ｐ
の２重積分形ΔΣｍ子化器Ａ′１〜八′ｐの第１及び第
２のアナログ積分器が、予定の理想的な伝達関数を有し
ていなくでも、本願第１番目の発明によるＡＤ変換回路
の場合と同様に、第１〜第（Ｄ−１）のデジタル微分器
Ｄ′１〜Ｄ′（ｐ−１）の第１〜第ｒのデジタル微分回
路Ｅ　　−Ｅ　　に対するα１〜α、ｒ 及びβ１〜β、の値を有するデジタル信号のα１〜α　
及びβ１〜β、の値を適当に選べば、本願第１番目の発
明によるＡＤ変換回路についで前述したのに準じた理由
で、本願第１番目の発明によるＡＤ変換回路の場合に準
じて、デジタル信号出力端子から出力されるデジタル信
号が、第１５図で前述した従来のＡＤ変換回路の場合に
比し高いＳ／Ｎを有するものとして得られる。 【実施例１】 次に、第１図を伴って、本願第１番目の発明によるＡＤ
変換回路の実施例を述べよう。 第１図において、第１１図との対応部分には同一符号を
付して詳ｌ［説明を省略する。 第１図に示す本願第１番目の発明によるＡＤ変換回路は
、次の事項を除いて、第１１図で上述した従来のＡＤ変
換回路と同様の構成を有する。 すなわち、第ｉのデジタル微分器Ｄ・におけす る第ｑの１次デジタル微分回路Ｅｒが、次に述べる第２
図及び第４図に示す構成、または第３図及び第５図に示
す構成を有する。 第２図及び第４図に示す１次デジタル微分回路Ｅｒは、
第１３図及び第１４図で上述した構成において、第ｑの
１次デジタル微分回路ＥＱに対する外部からのデジタル
信号と外部からのα　の値を有するデジタル信号とを入
力し、前者のデジタル信号のαｑ倍の値を有するデジタ
ル信号を発生するデジタル信号発生回路１４と、デジタ
ル信号発生回路１４からのデジタル信号と外部からのβ
、の値を有するデジタル信号とを入力し、前者のデジタ
ル信号のβ、倍、従って第ｑの１次デジタル微分回路Ｅ
ｑに対する外部からのデジタル信号のα　・β６倍の値
を有するデジタル信号を発生するデジタル信号発生回路
１５とを有し、そして、デジタル遅延回路９がその入力
を外部からのデジタル信号としていたのに代え、デジタ
ル信号発生回路１５からのデジタル信号とされ、また、
デジタル減算器１０がその入力を外部からのデジタル信
号及び外部からのデジタル信号を入力していたデジタル
遅延回路９からのデジタル信号としていたのに代え、デ
ジタル信号発生回路１４からのデジタル信号及びデジタ
ル信号発生回路１５からのデジタル信号を入力としてい
るこの場合のデジタル遅延回路９からのデジタル信号と
されていることを除いて、第１３図及び第１４図で上述
したと同様の構成を有する。 また、第３図及び第５図に示す１次デジタル微分回路Ｅ
ｒは、第１３図及び第１４図で上述した構成において、
第ｑの１次デジタル微分回路Ｅｑに対する外部からのデ
ジタル信号と外部からのα、の値を有するデジタル信号
とを入力し、前者のデジタル信号のαｑ倍の値を有する
デジタル信号を発生するデジタル信号発生回路１４と、
デジタル信号発生回路１４からのデジタル信号と外部か
らのα　・β、の値を有するデジタル信号とを入力し、
前者のデジタル信号のα　・β６倍の値を有するデジタ
ル信号を発生するデジタル信号発生回路１５′とを有し
、そして、デジタル遅延回路９がその入力を外部からの
デジタル信号としていたのに代え、デジタル信号発生回
路１５′からのデジタル信号とされ、また、デジタル減
算器１０がその入力を外部からのデジタル信号及び外部
からのデジタル信号を入力していたデジタル遅延回路９
からのデジタル信号としていたのに代え、デジタル信号
発生回路１４からのデジタル信号及びデジタル信号発生
回路１５′からのデジタル信号を入力としているこの場
合のデジタル遅延回路９からのデジタル信号とされてい
ることを除いて、第１３図及び第１４図で上述したと同
様の構成を有する。 以上が、本願第１番目の発明によるＡＤ変換回路の実施
例の構成である。 このような構成を有する本願第１番目の発明によるＡＤ
変換回路によれば、上述した事項を除いて、第１１図で
上述した従来のＡＤ変換回路と同様の構成を有するので
、詳細説明を省略するが、第１１図で上述した従来のＡ
Ｄ変換回路の場合と同様に、アナログ信号入力端子１２
にアナログ信号が供給されることによって、デジタル信
号出力端子１３から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子１３から出力
されるデジタル信号は、１重積分形ΔΣ吊子化器Ａ１〜
Ａｐにおけるアナログ積分器２が予定の理想的な伝達関
数を有し且つデジタル微分器Ｄ　〜Ｄ　　　も予定の理
想的な伝１　　　（ｐ−１） 連関数を有しているとすれば、第１〜第ｐの１重積分形
ΔΣ聞子化器Ａ１〜ＡｐのＤＡ変換器３から出力される
デジタル信号が第１〜第ｐの１重積分形ΔΣ量子化器Ａ
１〜ＡｐにおけるＤＡ変換器３の量子化雑音をそれぞれ
含んでいるとしても、第ｐの１重積分形ΔΣ昂子化器Ａ
。 のＤＡ変換器３から出力されるデジタル信号が含む量子
化雑音に、０次のシェービング次数を乗じた雑音しか伴
なっていない。 従って、第１図に示ず木願第１番目の発明によるＡＤ変
換回路も、第１１図で上述した従来のＡＤ変換回路の場
合と同様に、デジタル信号出力端子１３から、Ｓ／Ｎの
良好なデジタル信号を出力させることができる、という
特徴を有する。 しかしながら、第１図に示す本願第１番目の発明による
ＡＤ変換回路の場合、第１〜第ｐの１重積分形ΔΣ但子
化器Ａ１〜Ａｐのアナログ積分器が、予定の理想的な伝
達関数を有していなくても、第１〜第（ｐ−１）のデジ
タル微分器Ｄ１〜Ｄ（１）−１）の第１〜第ｒのデジタ
ル微分回路Ｅ１〜Ｅ　におけるα１〜県及びβ１〜β　
の値を有するデジタル信号のα１〜α、及びβ１〜β、
の値を適当に選べば、デジタル信号出力端子から出力さ
れるデジタル信号を、第１１図で前述した従来のＡＤ変
換回路の場合に比し高いＳ／Ｎを有づるものとして得る
ことができる。 その理由は、第ｉのデジタル微分回路り。 （ただし、ｉ＝ｐをとらない）が、第１〜第ｉの１重積
分形ΔΣｍ子化器Ａ１〜Ａｐが予定の理想的な伝達関数
を有しない場合における、それら第１〜第ｉの１重積分
形ΔΣｍ子化！Ａ１〜へ・のアノ−ログ積分器が縦続接
続されている回路と、丁度、逆回路の関係を有している
構成になっているからである。

【実施例２】 次に、第６図を伴って、本願第２番目の発明によるＡＤ
変換回路の実施例を述べよう。 第６図において、第１５図との対応部分には同一符号を
付し詳細説明を省略する。 第６図に示す本願第２番目の発明によるＡＤ変換回路は
、次の事項を除いて、第１５図で上述した従来のＡＤ変
換回路と同様の構成を有する。 すなわち、第ｉのデジタル微分器Ｄ′ｉにおける第ｑの
１次デジタル微分回路Ｅｒが、第７及び第９図に示すよ
うに、第２図及び第４図で上述したと同様の構成を有し
、または第８図及び第１０図に示すように、第３図及び
第５図で上述したと同様の構成を有する。 以上が、本願第２番目の発明によるＡＤ変換回路の実施
例の構成である。 このような構成を有する本願第２番目の発明によるＡＤ
変換回路によれば、上述した事項を除いて、第１５図で
上述した従来のＡＤ変換回路と同様の構成を有するので
、詳細説明を省略するが、第１５図で上述した従来のＡ
Ｄ変換回路の場合と同様に、アナログ信号入力端子１２
にアナログ信号が供給されることによって、デジタル信
号出力端子１３から、デジタル信号が出力される。 そして、この場合、デジタル信号出力端子１３から出力
されるデジタル信号は、第１図で上述した本願第１番目
の発明によるＡＤ変換回路の場合に準じて、２重積分形
ΔΣ量子化器Ａ′１〜八′。における第１及び第２のア
ナログ積分器２及び１７が予定の理想的な伝達関数を有
し且つデジタル微分器Ｄ′１〜Ｄ′（ｐ−１）も予定の
理想的な伝達関数を有しているとすれば、第１〜第ｐの
２重積分形ΔΣｍ子化！Ａ’　、〜Ａ′。のＤＡ変換器
３から出力されるデジタル信号が第１〜第ｐの２重積分
形ΔΣ徂子化器Ａ１〜ＡｐにおけるＤ　Ａ　２換器３の
母子化雑音をそれぞれ含んでいるとしても、第ｐの２重
積分形ΔΣ吊子化器Ａ’　ｐのＤＡ変換器３から出力さ
れるデジタル信号が含むω子化雑音に、高いシェービン
グ次数を乗じた雑音しか伴なっていない。 従って、第６図に示す本願第２番目の発明によるＡＤ変
換回路の場合も、第１５図で上述したＡＤ変換回路の場
合と同様に、デジタル信号出力端子１３から、Ｓ／Ｎの
良好なデジタル信号を出力させることができる、という
特徴を有する。 しかしながら、第６図に示す本願第２番目の発明による
ＡＤ変換回路の場合、第１〜第ｐの２重積分形ΔΣ量子
化器Ａ′１〜八′。の第１及び第２のアナログ積分器２
及び１７が、予定の理想的な伝達関数を有していなくて
も、第１図で上述した本願第１番目の発明によるＡＤ変
換回路の場合と同様に、第１〜第（ｐ−１）のデジタル
微分器Ｄ′１〜”　（ｐ−１）の第１〜第ｒのデジタル
微分回路Ｅ１〜Ｅｒに対するα１〜α　及びβ１〜β、
の値を有するデジタル信号のα１〜αｒ及びβ１〜βｒ
の値を適当に選べば、第１図で上述した本願第１番目の
発明によるＡＤ変換回路について前述したのに準じた理
由で、第１図で上述した本願第１番目の発明によるＡＤ
変換回路の場合に準じて、デジタル信号出力端子１３か
ら出力されるデジタル信号が、第１５図で前述した従来
のＡＤ変換回路の場合に比し高いＳ／Ｎを有するものと
して得られる。 なお、上述においては、本願第１番目の発明によるＡＤ
変換回路及び本願第２番目の発明によるＡＤ変換回路の
それぞれについて、わずかな実施例を示したに留まＤ１
、例えば、第１図で上述した本願第１番目の発明による
ＡＤ変換回路または第６図で上述した本願第２番目の発
明によるＡＤ変換回路において、第ｉのデジタル微分器
Ｄ・またはＤＩ、の第ｑの１次デジタル微分回路Ｅｒを
、デジタル信号発生回路１５または１５′とデジタル遅
延回路９とが位置的に置換されている構成にし、上述し
たと同様の作用効果を得ることもできる。 また、第１図で上述した本願第１番目の発明によるＡＤ
変換回路または第６図で上述した本願第２番目の発明に
よるＡＤ変換回路において、アナログ信号入力端子１２
に零の値を有するアナログ信号を入力させている状態で
、デジタル加算器ＦまたはＦ′から出力されるデジタル
信号の値を検出し、そして、その検出値が最低値になる
ように、第１〜第（ｐ−１）のデジタル微分器Ｄ１〜Ｄ
（ｐ−ｆ）の第１〜第ｒの１次デジタル微分回路Ｅ１〜
Ｆ、に対するα１〜α、及びβ　〜β　またはα　・β
　〜α　・β　の１ｒ　　　　　　　　１１ｒｒ 値を有するデジタル信号のα１〜α、及びβ１〜β　ま
たはα　・β　〜α　・β、の値を選ｒ　　　　　　　
　　ｔｌｒ 択し、前述したと同様の作用・効果を得るようにするこ
ともでき、その他、本発明の精神を脱することなしに、
種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

第１図は、本願第１番目の発明によるＡＤ変換回路の実
施例を示す系統的接続図である。 第２図〜第５図は、第１図に示す本願第１番目の発明に
よるＡＤ変換回路におけるデジタル微分器の実施例を示
す系統的接続図である。 第６図は、本願第２番目の発明によるＡＤ変換回路の実
施例を示す系統的接続図である。 第７図〜第１０図は、第６図に示す本願第２番目の発明
によるＡＤ変換回路におけるデジタル微分器の実施例を
示す系統的接続図である。 第１１図は、従来のＡＤ変換回路を示す系統的接続図で
ある。 第１２図は、アナログ積分器を示す系統的接続図である
。 第１３図及び第１４図は、第１１図に示す従来のＡＤ変
換回路におけるデジタル微分器を示す系統的接続図であ
る。 第１５図は、従来の他のＡＤ変換回路を示す系統的接続
図である。 第１６図及び第１７図は、第１５図に示す従来のＡＤ変
換回路におけるデジタル微分器を示す系統的接続図であ
る。 第１８図は、理想的な伝達関数を有していないアナログ
積分器の等価的な系統的接続図である。 Ａ１〜Ａ。 ・・・・・・・・・−１重積分形ΔΣ聞子化器Ａ′１〜
Ａ′ｐ ・・・・・・・・・２重積分形ΔΣ吊子化器８１〜Ｂ（
ｐ−１）Ｂ′１〜Ｂ’　（１）−１）・・・・・・・・
・デジタル減算鼎 Ｄ１〜Ｄ（Ｄ−１）　　Ｄ′１〜”　（１）−１）・・
・・・・・・・デジタル微分器 Ｅ１〜Ｅｒ ・・・・・・・・・デジタル微分回路 Ｆ・・・・・・・・・デジタル加算器 １・・・・・・・・・アナログ減口器 ２・・・・・・・・・アナログ積分器 ３・・・・・・・・・ＡＤ変換器 ４・・・・・・・・・ＤＡ変換器 ５・・・・・・・・・アナログ遅延回路７・・・・・・
・・・アナログ加算回路８・・・・・・・・・アナログ
遅延回路９・・・・・・・・・デジタル遅延回路０・・
・・・・・・・デジタル減算器 ２・・・・・・・・・アナログ信号入力端子３・・・・
・・・・・デジタル信号出力端子４・・・・・・・・・
デジタル信号発生回路５．１５′

Claims (1)

1. 【特許請求の範囲】 １、外部からのアナログ信号と後記ＤＡ変換器からのア
   ナログ信号とを入力し、両者の差のアナログ信号を出力
   するアナログ減算器と、上記アナログ減算器からのアナ
   ログ信号を入力し、その積分されたアナログ信号を出力
   するアナログ積分器と、上記アナログ積分器からのアナ
   ログ信号を入力し、それに応じたデジタル信号を出力す
   るＡＤ変換器と、上記ＡＤ変換器からのデジタル信号を
   入力し、それに応じたアナログ信号を出力するＤＡ変換
   器とを有する複数ｐ個の第１、第２・・・・・・・・・
   第ｐの１重積分形ΔΣ量子化器Ａ＿１、Ａ＿２・・・・
   ・・・・・Ａ＿ｐと、 上記第１、第２・・・・・・・・・第（ｐ−１）の１重
   積分形ΔΣ量子化器Ａ＿１、Ａ＿２・・・・・・・・・
   Ａ＿（＿ｐ＿−＿１＿）のアナログ積分器及びＤＡ変換
   器からのアナログ信号をそれぞれ入力し、それらの差の
   アナログ信号を、上記第２、第３・・・・・・・・・第
   ｐの１重積分形ΔΣ量子化器Ａ＿２、Ａ＿３・・・・・
   ・・・・Ａ＿ｐのアナログ減算器にそれぞれ出力する第
   １、第２・・・・・・・・・第（ｐ−１）のアナログ減
   算器Ｂ＿１、Ｂ＿２・・・・・・・・・Ｂ＿（＿ｐ＿−
   ＿１＿）と、上記第２、第３・・・・・・・・・第ｐの
   １重積分形ΔΣ量子化器Ａ＿２、Ａ＿３・・・・・・・
   ・・Ａ＿ｐのＡＤ変換器からのデジタル信号をそれぞれ
   入力し、それらのそれぞれ１次微分、２次微分・・・・
   ・・・・・（ｐ−１）次微分されたデジタル信号をそれ
   ぞれ出力する第１、第２・・・・・・・・・第（ｐ−１
   ）のデジタル微分器Ｄ＿１、Ｄ＿２・・・・・・・・・
   Ｄ＿（＿ｐ＿−＿１＿）と、 上記第１の１重積分形ΔΣ量子化器Ａ＿１のＡＤ変換器
   からのデジタル信号と、上記第１、第２・・・・・・・
   ・・第（ｐ−１）のデジタル微分器Ｄ＿１、Ｄ＿２・・
   ・・・・・・・Ｄ＿（＿ｐ＿−＿１＿）からのデジタル
   信号とを入力し、それらの和のデジタル信号を出力する
   デジタル加算器Ｆとを有し、 上記第ｉの１重積分形ΔΣ量子化器Ａ＿ｉ （ただし、ｉ＝１、２・・・・・・・・・ｐ）のアナロ
   グ積分器は、それに対する外部からのアナログ信号と、
   自身から出力されるアナログ信号の１ワードタイム分遅
   れたアナログ信号とを加算するアナログ加算回路を有し
   、 上記第１の１重積分形ΔΣ量子化器Ａ＿１のアナログ減
   算器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆから、デジタル信号 出力端子が導出されているＡＤ変換回路において、 上記第ｉのデジタル微分器Ｄ（ただし、ｉ ＝ｐはとらない）は、順次縦続接続されたｒ個（ただし
   、ｒ＝ｉ）の第１、第２・・・・・・・・・第ｒのデジ
   タル微分回路Ｅ＿１、Ｅ＿２・・・・・・・・・Ｅ＿ｒ
   を有し、 上記第ｑのデジタル微分回路Ｅ＿ｑ（ただし、ｑ＝１、
   ２・・・・・・・・・ｒ）は、それに対する外部からの
   デジタル信号のα＿ｑ倍（ただし、α＿ｑは任意数）の
   値を有するデジタル信号を発生する第１のデジタル信号
   発生手段と、上記外部からのデジタル信号のα＿ｑ・β
   ＿ｑ（ただし、β＿ｑは任意数）倍の値を有し且つ上記
   第１のデジタル信号発生手段からのデジタル信号に対し
   て１ワードタイム分遅れたデジタル信号を発生する第２
   のデジタル信号発生手段と、上記第１及び第２のデジタ
   ル信号発生手段からのデジタル信号を入力し、両者の減
   算されたデジタル信号を上記第ｑのデジタル微分回路Ｅ
   ＿ｑの微分出力として出力するデジタル減算器とを有す
   ることを特徴とするＡＤ変換回路。 ２、外部からのアナログ信号と後記ＤＡ変換器からのア
   ナログ信号とを入力し、両者の差のアナログ信号を出力
   する第１のアナログ減算器と、上記第１のアナログ減算
   器からのアナログ信号を入力し、その積分されたアナロ
   グ信号を出力する第１のアナログ積分器と、上記第１の
   アナログ積分器からのアナログ信号と後記ＤＡ変換器か
   らのアナログ信号とを入力し、両者の差のアナログ信号
   を出力する第２のアナログ減算器と、上記第２のアナロ
   グ減算器からのアナログ信号を入力し、その積分された
   アナログ信号を出力する第２のアナログ積分器と、上記
   第２のアナログ積分器からのアナログ信号を入力し、そ
   れに応じたデジタル信号を出力するＡＤ変換器と、上記
   ＡＤ変換器からのデジタル信号を入力し、それに応じた
   アナログ信号を出力するＤＡ変換器とを有する複数ｐ個
   の第１、第２・・・・・・・・・第ｐの２重積分形ΔΣ
   量子化器Ａ′＿１、Ａ′＿２・・・・・・・・・Ａ′＿
   ｐと、 上記第１、第２・・・・・・・・・第（ｐ−１）の２重
   積分形ΔΣ量子化器Ａ′＿１、Ａ′＿２・・・・・・・
   ・・Ａ′＿（＿ｐ＿−＿１＿）の第２のアナログ積分器
   及びＤＡ変換器からのアナログ信号をそれぞれ入力し、
   それらの差のアナログ信号を、上記第２、第３・・・・
   ・・・・・第ｐの２重積分形ΔΣ量子化器Ａ′＿２、Ａ
   ′＿３・・・・・・・・・Ａ′＿ｐのアナログ減算器に
   それぞれ出力する第１、第２・・・・・・・・・第（ｐ
   −１）のアナログ減算器Ｂ′＿１、Ｂ′＿２・・・・・
   ・・・・Ｂ′＿（＿ｐ＿−＿１＿）と、 上記第２、第３・・・・・・・・・第ｐの２重積分形Δ
   Σ量子化器Ａ′＿２、Ａ′＿３・・・・・・・・・Ａ′
   ＿ｐのＡＤ変換器からのデジタル信号をそれぞれ入力し
   、それらのそれぞれ２＾１次微分、２＾２次微分・・・
   ・・・・・・２＾（＾ｐ＾−＾１＾）次微分されたデジ
   タル信号をそれぞれ出力する第１、第２・・・・・・・
   ・・第（ｐ−１）のデジタル微分器Ｄ′＿１、Ｄ′＿２
   ・・・・・・・・・Ｄ′＿（＿ｐ＿−＿１＿）と、 上記第１の２重積分形ΔΣ量子化器Ａ′＿１のＡＤ変換
   器からのデジタル信号と、上記第１、第２・・・・・・
   ・・・第（ｐ−１）のデジタル微分器Ｄ′＿１、Ｄ′＿
   ２・・・・・・・・・Ｄ′＿（＿ｐ＿−＿１＿）からの
   デジタル信号とを入力し、それらの和のデジタル信号を
   出力するデジタル加算器Ｆ′とを有し、 上記第ｉの２重積分形ΔΣ量子化器Ａ′＿ｉ（ただし、
   ｉ＝１、２・・・・・・・・・ｐ）の第１及び第２のア
   ナログ積分器のそれぞれは、それに対する外部からのア
   ナログ信号と、自身から出力されるアナログ信号の１ワ
   ードタイム分遅れたアナログ信号とを加算するアナログ
   加算回路を有し、 上記第１の２重積分形ΔΣ量子化器Ａ′＿１のアナログ
   減算器から、アナログ信号入力端子が導出され、 上記デジタル加算器Ｆ′から、デジタル信 号出力端子が導出されているＡＤ変換回路において、 上記第ｉのデジタル微分器Ｄ′＿ｉ（ただし、ｉ＝ｐを
   とらない）は、順次縦続接続されたｒ個（ただし、ｒ＝
   ２＾ｉ）の第１、第２・・・・・・・・・第ｒのデジタ
   ル微分回路Ｅ＿１、Ｅ＿２・・・・・・・・・Ｅ＿ｒを
   有し、 上記第ｑのデジタル微分回路Ｅ＿ｑ（ただし、ｑ＝１、
   ２・・・・・・・・・ｒ）は、これに対する外部からの
   デジタル信号のα＿ｑ倍（ただし、α＿ｑは任意数）の
   値を有するデジタル信号を発生する第１のデジタル信号
   発生手段と、上記外部からのデジタル信号のα＿ｑ・β
   ＿ｑ倍（ただし、β＿ｑは任意数）の値を有し且つ上記
   第１のデジタル信号発生手段からのデジタル信号に対し
   て１ワードタイム分遅れたデジタル信号をそれぞれ発生
   する第２のデジタル信号発生手段と、上記第１及び第２
   のデジタル信号発生手段からのデジタル信号を入力し、
   両者の減算されたデジタル信号を第ｑのデジタル微分回
   路Ｅ＿ｑの微分出力として出力するデジタル減算器とを
   有することを特徴とするＡＤ変換回路。