JPS61177819A

JPS61177819A - オ−バ−サンプリング形デイジタル・アナログ変換器

Info

Publication number: JPS61177819A
Application number: JP1850785A
Authority: JP
Inventors: Kuniharu Uchimura; 内村　国治; Tsutomu Kobayashi; 勉小林; Atsushi Iwata; 穆岩田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-02-04
Filing date: 1985-02-04
Publication date: 1986-08-09
Also published as: JPH03928B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、信号周波数と比較して非常に高い周波数で変
換動作を行なうことによって、高い変換速度を実現する
オーバーサンプリング形ディジタル・アナログ変換器（
以下、Ｄ／Ａ変換器と略称する）に係シ、特に集積化に
適しかつ小形で経済的に高精度Ｄ／Ａ変換を行なうこと
ができるオーバーサンプリング形Ｄ／Ａ変換器に関する
ものである。

〔従来の技術〕

７ｔログ信号をサンプル値のディジタル信号から復号化
する場合、ナイキストの定理により信号周波数帯域（ｆ
ｌ、）に対して２倍のサンプリング周波数（Ｉｓ）を設
定すれば原信号が再生できることが知られている。した
がって、一般的なり／Ａ変換器のサンプリング周波数（
ｆ８）は信号周波数帯域（７ＢＷ）の２倍程度に選ばれ
ている。

これに対して、オーバーサンプリング形Ｄ／Ａ変換器は
サンプリング周波数Ｃｆ５）を信号周波数帯域（ｆＩＩ
Ｗ）の２倍より高い周波数に設定することによって変換
精度の向上を図るものである。

そして、ディジタル値に応じたアナログ電圧を出力する
ディジタル・アナログ変換回路（以下、Ｄ／Ａ変換回路
と略称する）の変換精度は分解能と直線性によって決ま
る。一般的には基準電圧を基に抵抗素子や８ｉＩＬ素子
を使って分割することで出力電圧を発生しているので、
分解能は素子の数を増やすことによって高めることは可
能である。しかし、個々の出力電圧が正確に直線上にな
ければ復号化されるアナログ電圧は歪んでしまう。また
、直線性は使用する素子の精度に依存しているので、高
精度のＤ／Ａ変換回路を実現するには数多く高精度素子
が必要である。

ところが、２値出力（１ビット分解能）と３値出力（２
ビット分解能）の低分解能では複数の素子を使用せずに
出力電圧が得られるので、素子の比精度とは無関係に高
い直線性が実現できる。例えば、２値出力の場合はどの
ような２点も直線上に乗るので基本的に直線性は問題と
ならない。そして、３値出力の場合には、１個の容量素
子に基準電圧を正あるいは負方向に充電するか、放電し
て３通シの直線性の高い電圧を得ることができる。

つま９．１〜２ビツトの低分解能のＤ／Ａ変換回路では
直線性は確保できるので、分解能が低いために生じる誤
差を低減すれば高い変換精度が実現できることになる。

高分解能のディジタル信号、例えば、１６ビツト程度を
低分解能のディジタル信号、例えば、１〜２ビツトに変
換するには下位ピットを切シ捨てるか、切シ上げる処理
を行なうが、この処理を量子化と呼ぶ。つま夛、量子化
によって生じる量子化誤差を低減すれば、低分解能のＤ
／Ａ変換回路でも高い変換＃を度を実現できることにな
る。

そして、この量子化誤差は入力値と量子化された値との
差であシ、蓋小量子化ステップサイズ（■、）に対して
±ＴＶ、の振幅範囲内のランダム値である。このため、
量子化誤差によって発生する量子化雑音の周波数スペク
トルは”Ｉｓの帯域内に一様に分布するものとなる。

第８図に±１の範囲内で量子化誤差が発生する場合の量
子化雑音の周波数スペクトル分布を示す。

この第８図は横軸にＦＲＥＱ、（ＫＨｚ）、縦軸にＬＥ
ＶＥＬ（ｄＢ）をとって表わした量子化雑音の周波数ス
ペクトル分布特性を示す特性図である。ただし、ｆｓ＝
２０４８ＫＨｚ　、０ｄＢ＝ピーク値１の正弦波、スペ
クトル幅＝５００Ｈ２０そして、量子化雑音電力の総和は雑音振幅で決まるので
、サンプリング周波数Ｉｓが高いほど広い帯域に雑音は
分散して各スペクトルのレベルは低下する。ここで、信
号周波数帯域ｆ　Ｂｗ　＝１６Ｋｌ’Ｌｚ　ｓサンプリ
ング周波数ｆｓ＝２０４８ＫＨｚとして１６ＫＨｚ以上
の量子化雑音をフィルタで除去すれば、信号帯域内に残
る量子化雑音電力は２・ｆＢｗηＳ＝１／６４に低減さ
れる。

つまシ、ナイキストの定理から決まるサンプリング周波
数ｆｓに対して６４倍にオーバーサンプリング化するこ
とによって量子化雑音電力は１／６４倍に低減されＳ／
Ｎ比として約１８ｄＩ３改善される効果がある。このい
比改善効果はＤ／Ａ変換回路の分解能を８倍（３ビット
分）だけ高めたことと等価である。

つぎに、Δ−Σ形オーバーサンプリングＤ／Ａ　ｉ換器
と呼ばれる構成のものを第１０因に示す。そして、との
Δ−Σ形オーバーサンプリングＤ／Ａ変換器としては、
例えば、下記文献記載のものがある。アイイーイーイー
ジャーナルオプソリッドステイトサーキット（ＩＥＥＥ
　　ＪＯＵＲＮＡＬ　ＯＦ　　５Ｏ−ＬＩＤ−８ＴＡＴ
Ｅ　ＣＩＲＣＵＩＴＳ　　ＡＵＧＵＳＴ　　１９８１Ｖ
□Ｌ　−８Ｃ−１６Ｎ１１４　　Ｔ、Ｍｉａａｗａ　＃
　Ｊ、Ｅ、Ｉｗｅｒ−ｓｏｎ　、”　Ｓｉｎｇｌｅ−Ｃ
ｈｉｐ　Ｐｅｒ　Ｃｈａｎｎｅｌ　　ＣｏｄｅｃＷｉｔ
ｈ　Ｆｉｌｔｅｒｓ　Ｕｔｉｌｉｚｉｎｇ　Δ−ΣＭＯ
ｄｕｌＪＬｔｉＯｎ”ＰＰ　３３３〜３４１）。

この第１０図において、１は信号入力端子、２は信号出
力端子、３は量子化器、４はＤ／Ａ変換回路、５は積分
回路、５−１はこの積分回路５を構成する積分器、６は
加算器、１は量子化器３とＤ／Ａ変換回路４の接続点と
加算器６との間に挿入された遅延回路である。そして、
この第１０図は積分回路５によって量子化雑音が高周波
域により多く分布するように工夫されたもので、信号出
力端子２に現われるアナログ出力信号の周波数スペクト
ル分布特性を第９図に示す。この第９図は第１０図にお
ける量子化器３が第８図に示す特性の場合と同様に±１
の範囲で量子化誤差を発生するときの特性で、ｆｓ＝２
０４８ＫＨ２，０ｄＢ＝ピーク値１の正弦波、スペクト
ル幅＝５００Ｈｚの条件で算出したものである。

この第８図と第９図を比較すると明らかなように、第９
図の方が低周波域で雑音レベルが低く、高周波域で雑音
レベルが高くなっている。したがって、単にサンプリン
グ周波数Ｉｓを高める方法よｆｉ　Ｓ／Ｎ比の改善効果
は大きい。

そして、第１０図の積分回路５は１個の積分器５−１で
構成（１重積分形）されているが、２重積分形の構成を
示す第１１図における積分回路５は２個の積分器５−２
．５−４と加算器５−３で構成されている。この第１１
図に示す構成は第１０図に示す構成のものより、量子化
雑音が低周波域で低減される。なお、この第１１図にお
いて、第１０図と同一符号のものは相当部分を示す。

この第１０図および第１１図において、７は量子化器３
の出力端と加算器６との間に挿入された遅延回路であシ
、’ｒ　＝　１／／ｇの遅延時間をもっている。また、
太線部分はアナログ信号であることを示しており、量子
化器３の出力をＤ／Ａ変換回路４によってアカログ値に
復元している。そして、量子化器３の発生する魚子化坂
棗寛圧をｖｑＮ、積分回路５の伝達特性をＨ（ｚ）とし
た場合の信号出力端子２に現われる雑音成分ＶＴＮは（
１）式の２関数で表現される。

ＶＴＩＪ＝Ｖ（ＩＮ／（１＋Ｚ−１８Ｈ（１））　　　
　１１＋１６１１１１（１）ただし、ｚ−１＝　ｅ−Ｊ
ＶＩＴ　、　ｗ＝　２　Ｋ／　、　？　＝　１／７ｇで
ある。

ここで、雑音成分ＶＴＮが、第１θ図および第１１図に
示すＤ／Ａ変換器の変換誤差によって生じる雑音電圧で
ある。そして第１０図の積分回路５の伝達特性Ｈ（ｚ）
はＨ（ｚ）＝　１／（１−ｚ−１）　、　　第１１図の
積分回路５の伝達特性Ｈ（Ｚ）はＨ（ｘ）＝　（２−Ｚ
−’）／（１−Ｚ”）２で６るから、（１）式ニ代入ス
ルト第１０図、第１１図における雑音成分ＶＴＮはそれ
ぞれＣ２）。

（３）式で求められる。

ｖＴＮ””ＶｑＮ　”　（Ｉ　　Ｚ−’）　　　　　　
　＊　＠　＠　１１　ｍ　（２）ｖＴＮ　”ｖｑｗ　”
　（１−Ｚ−’　）２ａ　ａ　１１　＠　＠　（３）（
１−２−りの周波数特性は（４）式で求められる。

（１−２−リ”１−ｅ−ｊ”〒　＝２８ｉｎ（ｇ７ン／
／３）−（４）そして、量子化雑音電圧Ｖ（ＩＮは、／
ｓ／２の帯域内に一様のレベルで分布する白色雑音であ
るから、（４）式の周波数特性から明らかなように雑音
成分ＶＴＨの低い周波数成分はどレベルが低いことがわ
かる。°また、第８図、第９図に示す雑音スペクトル分
布特性の関係から、サンプリング周波数／ｓを高めたこ
とによって量子化雑音ＶＣＩＮが広帯域に分散して雑音
レベルが低下するのに加えて、（２）。

（３）式の示す周波数特性で低周波の雑音レベルは低下
することがわかる。

このように、雑音の周波数分布特性を変えてＳ／Ｎ比を
改善するＤ／Ａ変換器をノイズ・シェイピング形と呼ん
でいる。具体的に第１０図に示す構成では、／ＢＷ＝１
６ＫＨｚ　、ｆａ＝２０４８ＫＨｚとすると、（２）式
よル帝域内雑音レベルは約３１　ｄＢ波減衰る。前記し
たように１量子化雑音が広帯域に分散することによるＳ
ハ比改善効果１８　ｄＢと合わせると、第１０図に示す
構成によるい比改善効果は約４９ｄＢである。

一方、第１Ｏ図および第１１図に示す構成において、積
分器５−１　、５−２　、５−４はデイジタル加算器と
レジスタで構成されるのが一般的であｐ１人力信号の語
長（ｂｉｔ数）が長い場合には加算器の遅延時間はレジ
スタや量子化器に比べて大きい。

そのため、積分器の動作速度が支配的にサンプリング周
波数１８の上限を決定することになる。第１１図では積
分回路を２個直列に使用しておシ、第１０図に示す構成
のものに対して２倍の処理時間を要するので、サンプリ
ング周波数／ｇの上限は約１に制限される。そのため、
積分回路を２個直列に接続してＳ／／′Ｎ比を改善して
もその効果は半減してしまう・具体的に・ｆＢｗ＝　１
６ＫＨｚ　Ｊａ＝１０２４ＫＨｚとして第１１図のい比
改善効果を求めると、量子化雑音が広帯域に分散するこ
とによる改善効果が約１５ｄＢ、ノイズ・シェイピング
による改善効果が（３）式より約４７　ｄＢで合計６２
ｄＢである。そして、第１０図の摘取ではシ欠比改善効
果が４９ｄＢであったから、回路Ｍ、Ｍが大きくなった
にもかかわらず、Ｓハ比の改畳蓋は１３ｄＢだけである
ことがわかる。

そして、量子化器の分解能がＮｑビット、信号電圧範囲
を±１．とした場合の量子化誤差の２乗□　　　１平均値ｖｑＮ２は−（２２−ゞｑ）２　　で、ピークレ
ベルの正弦波の平均電圧は１４丁であるから、そのＳハ
比は１０１　ｏｇ　（５２１丁（−一）　（ｄＢ）　　
となる。

つまり、量子化器のみのＳ／Ｎ比は６Ｘ（Ｎｑ−１）−
）−１，８（ｄＢ）の式で求められる。第１１図に示す
構成ではシ欠比の改善量は前記したように６２　ｄＢ（
／　ＢＷ＝　１６ＫＨｚ　、　ｆｓ　＝　１０２４ＫＨ
ｚ　）であったから、量子化器の分解能を２ビツトとし
た場合（ルー変換回路は３値出力）のシ乍比は量子化器
のみの値７．８ｄＢに改善ｚ　６２　ａｎを加えた６９
．８ｄＢである。

第１２図は第１θ図に示す構成において、量子化器３で
発生する誤差が±０．５の場合にＤ／Ａ変換回路出力の
スペクトル分布を求めたものである。

（／５＝２０４８ＫＨｚ　、０ｄＢ＝ピーク値１の正弦
波。

スペクトル幅＝６２．５Ｈｚ）。

この第１２図は横軸にＦＲＥＱ、（ＫＨｚ）　、縦軸に
ＬＥＶＥＬ（ｄＢ）をとって表わしたＤ／ａ変換回路の
非線形誤差と出力雑音周波数スペクトル分布特性の関係
を示す特性図で、（ロ））はＤ／Ａ変換回路４の非線形
誤差がない（０％）ときを示したものであシ、（ｂ）は
Ｄ／Ａ変換回路４の非線形誤差が０．５ｑｂのときを示
したものである。

そして、この第１２図において、ＨＤは高調波歪成分を
示し、この（ｂ）では入力信号（／＝１０６２．５Ｈｚ
）の高調波歪を発生していることがわかる。ここで、／
ＢＷ＝１６ＫＨ１と高調波歪成分の大部分は信号周波数
帯域７ｉ＋ｗ以下に含まれておシ、高調波歪成分によっ
てい比が制限されてしまう。そして、この第１２囚伽）
の場合には、シ公比は約４６ｄＢに制限されている。集
積回路上に形成される抵抗や容ｉｔ素子の比ｎ１度は製
造後の微調整をやらない場合にＬ約０．５〜０，０５％
程度であるから、シ乍比の上限値は４６〜６６　ｄＢで
ある。

したがって、Ｄ／Ａ変換回路の分解能を２ビツトより高
めても、非線形誤差が問題となってシル比改讐上は意味
がないことがわかる。

〔発明が解決しようとする問題点〕

上記のように従来のＤ／Ａ変換器では、い比改善効果の
大きいＭｌ１図に示す構成でも、／ＢＷ＝１６ＫＨｚ　
、ｆｓ＝１０２４ＫＨｚでのい比は６９．８ｄＢと低い
。また、入力信号として音声信号を対称とする場合に、
高品質でＤ／Ａ変換を行なうにはＤ／Ａ変換器として、
信号帯域幅１５ＫＨｚ以上、　Ｓ／Ｎ比８０〜９０　ｄ
Ｂ以上の性能が望まれる。

したがって、従来回路では、高品質音声信号に適用でき
ないという欠点があった。

〔問題点を解決するための手段〕

本発明のオーバーサンプリング形ディジタル・アナログ
変換器は、入力端子ディジタル信号と帰還信号の差を入
力とする積分回路と、この積分回路のディジタル出力の
分解能を低減する量子化器と、この量子化器によって得
られた低分解能ディジタル信号である該量子化器の出力
を上記帰還信号とする手段と、ディジタル・アナログ変
換回路と上記量子化器出力から上記帰還信号までと同様
に処理する回路に量子化器出力を通して得られるアナロ
グ信号をループ出力信号とする手段とを有し、入力信号
周波数より十分に高いサンプリング周波数ごとに上記入
力端子ディジタル信号からル−ブ出力信号を得る第１の
量子化ループと、この第１の量子化ループと同様な構成
の量子化ループを合計Ｎ個（Ｎ：２以上の整数）有し、
上記第１の量子化ループの入力端子にディジタル入力信
号を入力しかつ第（ｎ−１）の量子化ループの出力を入
力端子に入力とするｊｉｎの量子化ループ（ｎ：２から
Ｎ″＆での整数）とを備え、上記第１から第（ｎ−１）
までのそれぞれの童子化ループに含まれる積分回路の伝
達特性の積と逆数の関係にある伝達特性を持つ微分回路
を上記第ｎの量子化ループの量子化器出力からループ出
力信号を得る径路に挿入し、上記第１から第Ｎのループ
出力信号を全て加算して得られる信号をアナログ出力信
号とするようにしたものである。

〔作用〕

ノイズ・シェイピング形Ｄ／Ａ変換器を多段に接続し、
前段の発生する量子化誤差を次段によって再童子化する
。

〔実施例〕

以下、図面に基づき本発明の実施例を詳ＭＡＫ説明する
。

第１図は本発明によるオーバーサンプリング形珈へ変換
器の一実施例を示すブロック図で、量子化器を含むルー
プを２個で構成した場合を示すものである。

図において、１１は信号入力端子、１２は信号出力端子
、１３は入力ディジタル信号と帰還信号の差を入力とす
る積分回路、１４はこの積分回路のディジタル出力の分
解能を低減する量子化器、１５はこの量子化器１４の出
力を入力とする遅延回路、１６はこの遅延回路１５の出
力であるディジタル信号をアナログ信号に変換するＤ／
Ａ変換回路、１７は量子化器１４の出力を入力とする遅
延回路、１８は信号入力端子１１からのディジタル信号
と遅延回路１７よりの帰還信号を入力とする加算器で、
この加算器１８の出力は積分回路１３に供給されるよう
に構成されている。１９は積分回路１３の出力を入力と
する遅延回路、２０ｔ′ｉこの遅延回路１９の出力と遅
延回路１１の出力を入力とする加算器、２１はこの加算
器２０の出力と遅延回路２４の出力を入力とする加算器
、２２はこの加算器２２の出力である入力ディジタル信
号と帰還信号の差を入力とする積分回路、２３はこの積
分回路２２のディジタル出力の分解能を低減する量子化
器、２４はこの量子化器２３の出力を入力とし出力を帰
還信号として上記加算器２１に供給する遅延回路、２５
は量子化器２３の出力を微分する微分回路、２６はこの
微分回路２５の出力であるディジタル信号をアナログ信
号に変換するＤ／Ａ変換回路、２７はとのＤ／Ａ変換回
路２６の出力とＤ／Ａ変換回路１６の出力を加算する加
算器で、この加算器２７の出力が信号出力端子２に得ら
れるように構成されている。なお細線部はディジタル信
号であることを示し、太線部はアナログ信号であること
金示す。

そして、積分回路１３．２２は入力信号の周波数が低い
ほど大きな利得を有するもので、その伝達特性をＨ１＃
　Ｈ２とする。また、微分回路２５は積分回路と逆特性
のもので、その伝達特性を１／Ｈ３とする。

この第１図に示す実施例では、積分回路１３゜量子化器
１４．遅延回路１７．および加算器１８によって第１の
ループを構成し、また、積分回路２２、量子化器２３．
遅延回路２４および加算器２１によって第２のループを
構成している。

つぎにこの第１図に示す実施例の動作を説明する。

まず、第１のループの積分回路１３と量子化器１４の出
力差を加算器２０によって求め、第２のループの入力信
号としている。そして、第１のループの量子化器１４の
出力と、第２のループの量子化器２３の出力を微分回路
２５で処理した信号とをそれぞれＤ／Ａ変換回路１６．
２６でアナログ値に変換した後に、加算器２１で加算し
てアナログ出力信号を得ている。ここで、量子化器１４
゜２３の量子化誤差をそれぞれｖｑＮ□、ｖｑＮ２とし
て、アナログ出力信号に含まれる誤差成分を求める。

第１のループの量子化器１４の出力をＶδ１．積分回路
１３の出力をＭＨＩとすると、Ｖδ１．ｖＨ□ははそれ
ぞれ（５）　、　（６）式で求められる。

第２のループの入力信号をＶＩＮ２　　とすると、上記
（５）、（６）式より（７）式が尋かれる。

Ｖｎｉｚ＝（Ｖａｔ　　　Ｖ？５１）＝　　Ｖ（ＩＮＩ
　　　＠１１″＠（７）そして、上記（５）式は、ｖｒ
５１の誤差成分は前述の（１）式で求められる従来回路
の誤差と等価であることを示している。また、■−６１
と■旧の差を求めることによって、量子化器１４の量子
化誤差■ｑＮ１のみが検出できることを上記（７）式は
示している。

つぎに、信号出力端子２に得られるアナログ出力信号Ｖ
Ａ？ｉは（８）式で求められる。

ソシテ、コノ（８）式ヨシ、Ｖ（ＩＮＩＯ項は）１１’
　＝　Ｈ２＝Ｈ３であ九ば完全に消去されて、（９）式
のよつになることがわかる。

拳・Φ・・（９）この（９）式の雑音成分をＶＴＮ　＋　Ｈ１〜Ｈ３の伝
達特性を積分器１段の特性であるＨ１＝Ｈ２＝Ｈ３＝’
／（１−Ｚ−’）　　とすると、ａω式が（９）式より
導かれる。

ＶＴＮ＝Ｖ（ｌＮ２　　＠　（Ｉ　　　　Ｚ−”）２　
　　　　　　　”　　”　ＣＬ（１そして、このｕＱ式
は、従来回路の前述の（３）式と同様な周数数特性で雑
音電圧が分布することを示している。ここで、量子化誤
差ｖｑＮ２の大きさは、量子化器２３０分解能が一定の
場合、第２のループの最大入力振幅に比例する。また、
第２のループの入力は上記（７）式より嬉１のループの
量子化誤差であるから、第１のループの量子化器１４の
分解能によって決定される。

つぎに、信号入力端子１に加わる信号の範囲を±１とし
、量子化器１４．２３はそれぞれＮｑｌｔＮ（１２ビツ
トの分解能をもっているとすると、量子化誤差ＶｑＨ１
＋　ｖｑＮ２の振幅範囲はαυ、（１３式でそれぞれ表
わされる。

−２−（□９”−”２≦Ｖｑ９、く２　　　・・・αジ
ー（Ｎｑｌ−１）一方、Ｄ／Ａ変換回路（１６，２６）の直線性について
は前述したように、直線性が素子！ｗ友に依存せずに確
保されるのは１〜２ビツトの分解能の場合だけである。

ここで、ルへ変換回路と量子化器の分解能は同じである
から、量子化器についても１〜２ピツトであるのが一般
的なので、上記αυ、α２式よル１ビットの場合にＩＩ
′１ｖｑＮ１．ｖｑＮ２とも±１の振幅範囲で、２ビツ
トの場合にはＶ（ＩＮ□は±０．５゜Ｖ（ｌＮ２は±０
．２５の振幅範囲になる。従来回路の０）式におけるＶ
ＱＮとｔ子化器分解能の関係もＶ（ＩＮＩと同じμυ式
のようになるので、（３）式におけるｖｑＮと上記α〔
式におけるＶ（ｌＮ２の振幅範囲を比較すると、量子化
器分解能が１ビツトでは同じだが、２がわかる。そして
、量子化器分解能がさらに大きくなればＶ（ｌＮ２はさ
らに小さくなる。

第２のループの入力信号ＶＩＮ２として、（７）式を使
用した場合について説明した。ところが、（６）式は低
周波域でｖＨ□””ＶＩＮ　　Ｖ（ＩＮＩと近似できる
。

量子化雑音の成分については（７）式と全く同じであシ
、入力信号成分は雑音とはならないので、ＶＩＮ２に積
分器出力Ｖ旧のみを入力しても同様に動作する。

つぎにＳハ比の改讐について、この第１図に示す実施例
と従来回路を対比して説明する。

ここで、前述の第１０図９Ｍ１１図に示す従来回路とＳ
／Ｎ特性を比較するため、第１０．１１図のシ乍を求め
た場合と同様にしてこの第１図に示す実施例のシ公比を
求める。

そして、第１図に示す実施例における積分回路１３の伝
達特性Ｈ１＋積分回路２２の伝達特性Ｈ２および微分回
路２５の伝達特性Ｈ３が積分器１段の特性（Ｈｌ　〜３
＝１／（１−Ｚ−”））　であル場合、ループの動作速
度は前述したように、積分器が支配的に決定するので、
第１０図の構成と同じサンプリング周波数ｆｓで第１図
の各ループは並列に動作することができる。この点が、
第１１図のサンプリング周波数ｆ６がＭ２Ｏ図のサンプ
リング周したがって、ｆＢＷ＝１６ＫＨｚ　ｌ　ｆ８＝
２０４８ＫＨ２ｌ量子化器分解能を２ビツトとした場合
、量子化雑音が広帯域に分散することによる改＠貴１８
ｄＢ。

ノイズ・シェイピングによる改善量がα１式よりよる改
善量６　ｄＢであシ、改善量の総和は８３　ｄＢになる
。Ｓハ比として６　ｄＢＸ　（２ビット−１）士１．８
ｄＢ士８３ｄＢ＝９０．８　ｄＢ　　が得られる。前述
の第１１図に示す従来回路のＳ／Ｎ比が６９．８　ｄＢ
であったから、２１ｄＢも高いシＮを本発明による回路
では実現することができる。

上記のＳ／Ｎ比計算は第１図のＤ／Ａ変換回路１６゜２
６が正しい値を出力すると仮定して求めた。ところが、
この第１図のＤ／Ａ変換回路１６．２６はアナログ回路
であるから、素子精度などで出力電圧の精度は劣化する
。

この第１図に示す実施例は、量子化器を含むループを２
個で構成した例であるが、本発明では２個以上で構成す
ることもできる。

第２図は本発明の他の実施例を示すブロック図で、３個
のループで構成した場合を示すものである。

この第２図において第１図と同一符号のものは相当部分
を示し、２８は積分回路２２の出力を入力とする遅延回
路、２９はこの遅延回路２８の出力と遅延回路２４の出
力を加算する加算器、３０はこの加算器２９の出力と遅
延回路３３の出力を加算する加算器、３１はこの加算器
３１の出力を入力とする積分回路、３２はこの積分回路
３１からのディジタル出力の分解能を低減する量子化器
、３３はこの量子化器３２の出力を入力とし出力を＃還
信号として上記加算器３０に供給する遅延回路、３４は
量子化器３２の出力を微分する微分回路、３５はこの微
分回路３４からのディジタル信号をアナログ信号に変換
するＤ／Ａ変換回路、３６゜３１はそれぞれ遅延回路１
５とＤ／Ａ変換回路１６の間および微分回路２５とＤ／
Ａ変換回路２６の間に挿入された遅延回路、３８　／ｉ
Ｄ／Ａ変換回路２６の出力とＤ／Ａ変換回路３５の出力
を加算する加算器、３９はこの加算器３８の出力とＤ／
Ａ変換回路１６の出力を加算して得られる信号を信号出
力端子２に送出する加算器である。

そして、この第２図に示す実施例は、加算器３゜と積分
回路３１および量子化器３２ならびに遅延回路３３によ
って構成される第３のループが第１図に示す実施例の構
成に追加されている。

つぎに、この第２図に示す実施例の動作を説明する。

まず、第３のループの入力ｖｉＮ３は量子化器２３の発
止する量子化誤差の逆相波形である。っま夛、第２のル
ープと第３のループの接続関係は第１図の第１のループ
と第２のループの関係と全く同じである。

したがって、加算器３８の出力ＶＴ５２は（９）式と同
様にα１式で求められる。

ある。

そして、信号出力端子２に得られるアナログ出力信号Ｖ
Ａ１５は前述の（５）式と上記α３式のＶ５２の和で求
められる。ここで、各伝達特性をＨ１＝Ｈ２＝Ｈ３＝Ｈ
４＝Ｈ５とすると、このアナログ出力信号ＶＡ５はα４
式で求められる。

・・・・・α滲このα４式の雑音成分をｖＴＮ、Ｈ１〜Ｈ５の伝達特性
を積分器１段の特性である１／（１−ｚ一つとすると、
α９式で上記雑音成分ＶＴＮが求められる。

ＶＴＮ＝ＶｑＮ３”（Ｉ　　Ｚ−”）”　　　　　　・
”１（１５１このようにして、電子化器を含むループを
２段から３段に増加したことによって雑音成分ＶＴＮは
００式からα９式のように、２次式から３次式に変わっ
ている。そして、この２段から３段にループ数を増やし
たのと同様の手法によって４段以上へ増やすこともでき
る。

第３図はＤ／Ａ変換回路の具体的構成例を示す回路図で
、スイッチトーキャパシタ回路で１〜２ビツト分解能の
Ｄ／Ａ回路を構成したものである。

この第３図において、ＶＲＥＣは基準電圧が印加される
入力端子、ＯＵＴは出力端子である。そして、４Ｇ−１
，４０−２・−・・・４０−８はそれぞれスイッチ回路
（アナログスイッチ）、４１−１．４１−２．４１−３
は容量素子、４２は演算増幅器である。

いま、容量素子４１−１をＣ８を容量素子４１−２をＣ
Ｉ、容量素子−４１−３をＣＢ　　とすると、入力端子
ＶＲＥＦ　　から出力端子ＯＵＴまでの伝達特性ＨＤＡ
はα０式のようになる。

ＨＤＡ　二Ｃｓ／　（Ｃ□−７，−’　＊　（ＣＩ−Ｃ
Ｂ）　）　　ｅ　ａ　＊　ｍ　ｍ　（１１このα０式に
おいて、サンプリング周波数１８に対して十分に低い信
号周波数帯ではｚ−１はほぼ１であるから、利得はＣｓ
／ｃ、になることがわかる。

そして、スイッチ回路４０−１〜４０−４の接続順序を
制御して、容′Ｉｋ素子４１−１のＣ８にＶｎｔｙ＊圧
を充電してアナログ電圧を出力する。このとき、充電方
向の切換えと無充電によって３通りの充電ができるので
、１〜２ビツトのＤ／Ａ変換回路として動作する。

このように、１個の容Ｉｉｉ素子を使ったＤ／Ａ変換回
路では前述したように直線性は問題にならないが、利得
、すなわち、出力電圧の絶対値はＣ８／ＣＢの容量比で
変動する。したがって、第１図のＤ／Ａ変換回路１６．
２６の利得の８度が問題になる。

ここで、Ｄ／Ａ変換回路２６のＤ／Ａ変換回路１６に対
する利得比をαとする。（αＴｈ１）。そして、前述の
α〔式を導いたときと同様に雑音成分ｖＴＮを求めると
、（１７）式か得られる。

ＶＴＮ　＝　Ｖ（ＩＮＩ　”　（１”）　”　（１−Ｚ
−１）＋Ｖ（１＊２１１（！ＩＩ　（１−Ｚ−”）　”
　　　　１１　ａ　＠　＠　１１　（１７）そして、容
量比？＃度が前述したように、０．５〜０．０５％とす
ると、α＝０．９９５〜０．９９９５になるので（１−
α）の項は０．００５〜０．０００５（−４６〜−６６
ｄＢ）の大きさになる。、／’５＝２０４８ＫＨｚ　。

／ＢＷ＝１６ＫＨｚのときの（１−２−〇の利得〃μ２
６ｄＢであるから、ｖｑＮ１０項はＶ（ＩＮ２　Ｋ対し
、テ２０ｄＢ以上低いレベルであることがわかる。Ｖｑ
ＮＩＯ項がシＮ比に与える劣化量は約０．０５　ｄＢ以
下と非常に小さい。このことから、本発ＢＡＫ用いるＤ
／Ａ変換器は高い比精度の素子を使用せずに、高いＳ／
Ｎ比を得ることができる。

一方、積分回路の伝達特性は完全に積分器と等しい特性
である必要はない。そして、この積分回路の設計条件は
、 ■　低周波域、すなわち、信号周波数帯域での利得が高
周波域の利得より大きい周波数伝達特性であること。

■　電子化器、積分回路を含むループが発振せずに安定
に入力信号に追従動作すること。

■　微分回路で逆特性が実現できること。

の３点である。

また、各ループの積分回路の伝達特性（Ｈ１ｐ　Ｈ２・
・・・・）は等しくなければならないことは前述したが
、信号帯域以上の高い周波数帯域については雑音レベル
が増加しても信号帯域内のＳハ比を劣化させず問題とな
らないので、信号帯域内だけの伝達特性が正確に吟しけ
ればよい。ただし、信号帯域外の高周波雑音レベルも低
減したい場合には、全帯域で伝達特性が等しいことが望
ましい。

第４図は本発明の更に他の実施例を示す構成図で、第１
図と異なる点は第１図に示す構成に積分回路４２．４３
を追加したことである。

このように構成することによフ、積分回路４２の出力と
入力信号を比較することになるので、入力信号に含まれ
る高周波成分のレベルが低ければ積分回路４２の低周波
利得によって量子化器１４の出力値は小さくても入力信
号に追従することが可能である。すなわち、量子化器１
４で発生する量子化誤差が小さくな９、高いＳ／Ｎ比を
実現できる。

そして、ごつ第４図に示す実施例の信号出力端子２に得
られるアナログ出力信号ＶＡ５はα樽式のようになる。

ただし、積分回路４２．４３の伝達特性をＨ６ｐ　Ｈ７
とし、他は第１図に示す実施例と同様である。

この０８１式の項が消去されると、第１図の説明におけ
る（９）式と同様に雑音成分はＶＣ１Ｎ２の項だけで、
周波数分布特性も同様になることがわかる。また、Ｖ（
ＩＮＩの項が低周波帯域で消去される条件は、低周波帯
域でＨ１＝Ｈ２＝Ｈ３かつＨ５＝Ｈ７の条件が成立すれ
ばよい。そして、このＶＣＩＮＩの項を完全に消去する
ためには、Ｈ，〜Ｈ７の伝達特性をα４式のように選べ
ばよい。

このα１式を上記αυ式に代入すると翰式が導かれる。

ＶＤ５：ｖ！Ｎ十■ｑＮ２１１（１−２−１）２＠０１
１＊＠翰この（４）式より雑音成分は前述の第１図の説
明における０１式と同じであることがわかる。

ただし、前述したように、Ｖ（ｌＮ２は第４図に示す実
施例の方が小さくなる。例えば、ｆＢＷ＝１６ＫＨｚ　
、　ｆｓ＝２０４８ＭＨｚのときＨ６の１６ＫＨｚの利
得は約２６ｄＢであるから、この第４図に示す実施例に
おけるｖｑＮ２は第１図に示す奨施例の場合よ、９２６
ｄＢ低く設定することができる。

第５図は第１図に示した構成で、積分回路を１段の積分
器ト七た場合（Ｈ１＝　Ｈ２＝　Ｈ３＝　１／（１−２
−’））の具体的構成例を示す回路図で、第１図と同一
部分には同一符号を付して説明を省略する。

そして、この第５図におけるＤ／Ａ　ｉ換回路は第３図
に示した回路例を応用しておシ、演算増幅器４２、容量
素子４１−２．４１−３およびスイッチ回路４０−５〜
４０−８は第３図におけるＤ／Ａ変換回路１６．２６の
２つのＤ／Ａ変換回路で共通に使用している。そして、
Ｄ／Ａ変換回路１６の充電回路は容量素子４１−１およ
びスイッチ回路４０−１〜４０−４で、Ｄ／Ａ変換回路
２６の充電回路は容量素子４１−４　。

４１−５およびスイッチ回路４０−９．４０−１０・・
・・４０−１４で個別に構成している。

また、量子化器１４．２３はそれぞれ２ビツトの分解能
のもので、量子化器１４の量子化電圧は０、±ＶＲＥＦ
の３値で、量子化器２３の量子化電圧は０．十二ＶＲＥ
Ｆの３値である。

また、微分回路２５は遅延回路（レジスタ）の特性を実
現している。そして、この微分回路２５の５値になるの
で、容量素子４１−４．４１−５の容スイッチ制御回路
５１で制御している。また、容量素子４１−１への充電
はスイッチ制御回路５０で制御される。そして、ＷＪ１
図における積分回路１３゜２４はレジスタと加算器で構
成されるので、Ｈ１＝Ｈ２＝１／（１−Ｚ−１）　Ｏ特
性ノ場合ニは、第１図の加算器１８．２０．２１と遅延
回路（レジスタ）１５゜１７、ＩＩ、２４と合わせて整
理すると、この第５図に示すように簡単化できる。

第６図に第５図のアナログ信号出力の周波数スペクトル
分布特性を示す。ただし、ｆ８工２０４８ＫＨｚ。

０ｄＢ＝ピーク値がＶＲＥＦの正弦波、スペクトル幅＝
５００Ｈｚであシ、前述の第８図および第９図と同じ条
件である。この第６図と第９図と比較して、低周波領域
の雑音レベルが大幅に低下していることがよくわかる。

第７図は第５図に示す実施例のＳ／Ｎ特性である。

そして、この第７図は、ｆ５＝２０４８ＫＨｚ　ｒ　ｆ
Ｂｗ＝１６ＫＨｚの場合で、横軸は入力信号の振幅レベ
ルＬＥＶＥＬ（−ＤＢ）、縦軸はＳＡ比Ｓ／Ｎ（ＤＢ）
である。

この第７図に示すＳ／Ｎ特性から明らかなように、入力
信号振幅レベルに対して直線的にシＮ比が変化すること
がわかる。この特性は一般のリニア１５ｂｉｔ　Ａ／Ｄ
変換器とほぼ同じものである。また、前述した計算式よ
り求めたＳ／Ｎ比は９０．８　ｄＢであったが、この第
７図のＯｄＢ人カレベルの趣比とｔｌぼ一致しているこ
とがわかる。

〔発明の効果〕

以上説明したように、本発明によれば、複数の量子化ル
ーズによって多段に量子化処理を行なうことによって、
低周波帯域の雑音レベルを大幅に低減できるからサンプ
リング周波数ｆｓに比較して十分に低い信号周波数帯域
で非常に高いＳ／Ｎ特性を得られる利点がある。また、
複数の量子化ループは並列処理可能であるから、高速処
理が可能で高いサンプリング周波数ｆｓが実現でき、こ
のサンプリング周波数ｆｓが高いことによって、Ｓ／Ｒ
改善効果がさらに大きいという利点がある。また、量子
化器、　Ｄ／Ａ回路の分解能は素子精度に依存せずに高
い直線性の実現できる１〜２　ｂｉｔの低分解能であっ
ても高いＳ４特性が実現できると共に、複数のＤ／Ａ回
路の比精度も集積回路上に容易に実現できる程度で十分
なことから、高い精度の素子は不要なため製造後例微調
整などの後処理が不要であるため経済的に製造できる利
点もあるので、実用上の効果は極めて大である。

さらに、第５図に示す実施例からも明らかなように、ア
ナログ回路規模は非常に小さいが、量子化ループの部分
にディジタル回路が比較的多く必要である。しかし、集
積回路の微細化が進むにつれて、アナログ回路よりディ
ジタル回路の方が集積度が高くなってきたので、チップ
面積としては小さくすることが可能で、集積回路化に適
した方式であシ、小形で経済的に高精度後へ変換器を実
現できるという点において極めて有効である。

このように、本発明によれば、従来のＤ／Ａ変換装値に
比して多大の効果があ）、信号周波数と比較して非常に
高い周波数で変換動作を行なうことによって、高い変換
精度を実現するオーツ（−サンプリング形Ｄ／Ａ変換器
としては独自のものである。

【図面の簡単な説明】

第１図は本発明によるオーバーサンプリング形ディジタ
ル・アナログ変換器の一実施例を示すブロック図、第２
図は本発明の他の実施例を示すブロック図、第３図は第
１図および第２図の実施例におけるＤ／Ａ変換回路の具
体的構成例を示す回路図、第４図は本発明のさらに他の
実施例を示すブロック図、第５図は第４図に示す実施例
の具体的構成例を示すブロック図、第６図および第７図
は本発明の説明に供する出力雑音周波数スペクトル分布
特性およびＳ外特性を示す特性図、第８図は本発明の説
明に供する量子化雑音の周波数スペクトル分布特性を示
す特性図、第９図は従来のオーバーサンプリングＤ／Ａ
変換器の出力雑音周波数スペクトル分布特性を示す特性
図、第１０図は従来のΔ−Σ形オーバーサンプリングＤ
／Ａ変換器の一例を示すブロック図、第１１図は従来の
Δ−Σ形オーバーサンプリングＤ／Ａ変換器の他の例を
示すブロック図、第１２図は第１０図および第１１図の
動作説明に供する非線形誤差と出力雑音周波数スペクト
ル分布特性の関係を示す説明図である。１３・・・・積分回路、１４・・・・量子化器、１５・
・・・遅延回路、１６・・・・Ｄ／Ａ変換回路、１７．
１９・・・・遅延回路、２０．２１書・・・加算器、２
２・・拳・積分回路、２３・・・・量子化器、２４・・
・・遅延回路、２５・・・・微分回路、２６・・・・Ｄ
／Ａ変換回路、２Ｔ・・・・加算器、２８．３３・・・
・遅延回路、３Ｇ、３　８　、３９　　拳　・　−・　
加コ１［器、　　３１　拳　・　・　・　積分回路、３
２・・・・量子化器、３４・・・・微分回路、３５・・
・・Ｄ／Ａ変換回路、４２．４３・・・・積分回路。第１図第２図第４図ＬＥＶＥＬｔ−ｄＢＪＬＥＶＥＬ（ｄ、）ＬＥＶＥＬ（ｄＢ）ＬＥＶＥＬ（ｄＢ）ＬＥＶＥＬ（ｄＢ）

Claims

【特許請求の範囲】

入力端子ディジタル信号と帰還信号の差を入力とする積
分回路と、この積分回路のディジタル出力の分解能を低
減する量子化器と、この量子化器によって得られた低分
解能ディジタル信号である該量子化器の出力を前記帰還
信号とする手段と、ディジタル・アナログ変換回路と前
記量子化器出力から前記帰還信号までと同様に処理する
回路に量子化器出力を通して得られるアナログ信号をル
ープ出力信号とする手段とを有し、入力信号周波数より
十分に高いサンプリング周波数ごとに前記入力端子ディ
ジタル信号からループ出力信号を得る第１の量子化ルー
プと、この第１の量子化ループと同様な構成の量子化ル
ープを合計Ｎ個（Ｎ：２以上の整数）有し、前記第１の
量子化ループの入力端子にディジタル入力信号を入力し
、かつ第（ｎ−１）の量子化ループの出力を入力端子に
入力する第ｎの量子化ループ（ｎ：２からＮまでの整数
）とを備え、前記第１から第（ｎ−１）までのそれぞれ
の量子化ループに含まれる積分回路の伝達特性の積と逆
数の関係にある伝達特性を持つ微分回路を前記第ｎの量
子化ループの量子化器出力からループ出力信号を得る径
路に挿入し、前記第１から第Ｎのループ出力信号を全て
加算して得られる信号をアナログ出力信号とするように
したことを特徴とするオーバーサンプリング形ディジタ
ル・アナログ変換器