JP3338268B2 - 選択装置 - Google Patents
選択装置Info
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- JP3338268B2 JP3338268B2 JP35220395A JP35220395A JP3338268B2 JP 3338268 B2 JP3338268 B2 JP 3338268B2 JP 35220395 A JP35220395 A JP 35220395A JP 35220395 A JP35220395 A JP 35220395A JP 3338268 B2 JP3338268 B2 JP 3338268B2
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Description
【0001】
【発明の属する技術分野】本発明は、選択装置、特にD
/A変換器での、例えば電流源の出力を選択する選択装
置に関する。
/A変換器での、例えば電流源の出力を選択する選択装
置に関する。
【0002】
【従来の技術】従来において、デジタル・アナログ(D
/A)変換器を構成する場合、入力デジタル信号Din
(Dinは整数)に対応する電流出力を得るために、Di
n個の単位電流セルが選択される。これにより、出力電
流Io はIo =Icell×Dinとなり、デジタル・アナロ
グ変換が行なわれる。
/A)変換器を構成する場合、入力デジタル信号Din
(Dinは整数)に対応する電流出力を得るために、Di
n個の単位電流セルが選択される。これにより、出力電
流Io はIo =Icell×Dinとなり、デジタル・アナロ
グ変換が行なわれる。
【0003】しかしながら、一般にD/A変換器を半導
体集積回路により実現した場合、電流源の出力電流はI
oはプロセスのばらつきの影響等により誤差を持ってい
る。電流セルの各々の誤差をεi とすれば、Io に含ま
れる誤差は次式(1)によって表される。
体集積回路により実現した場合、電流源の出力電流はI
oはプロセスのばらつきの影響等により誤差を持ってい
る。電流セルの各々の誤差をεi とすれば、Io に含ま
れる誤差は次式(1)によって表される。
【0004】
【数1】 従って、微分直線誤差DNLは、次式(2)の値とな
り、プロセスばらつき、即ち製造装置および製造過程に
おけるばらつきがそのままD/A変換の誤差に反映さ
れ、変換精度を決定してしまう。
り、プロセスばらつき、即ち製造装置および製造過程に
おけるばらつきがそのままD/A変換の誤差に反映さ
れ、変換精度を決定してしまう。
【0005】
【数2】 このため、この方式では、高精度な変換を行なうには高
価な高精度プロセスを用いるか、トリミング等による調
整が必要となり、コストアップとなってしまう。この問
題を改善した方法としてダイナミックエレメントマッチ
ング法[1]がある。この方法では、変換時間をTs 、
ビット数をnDAとしたときTs /2nDA ごとに用い
る電流セルを切り替え、各々の変換において全てのセル
を均等に用いるようにする。このようにすると、出力電
荷Qout は、次式(3)で表される。
価な高精度プロセスを用いるか、トリミング等による調
整が必要となり、コストアップとなってしまう。この問
題を改善した方法としてダイナミックエレメントマッチ
ング法[1]がある。この方法では、変換時間をTs 、
ビット数をnDAとしたときTs /2nDA ごとに用い
る電流セルを切り替え、各々の変換において全てのセル
を均等に用いるようにする。このようにすると、出力電
荷Qout は、次式(3)で表される。
【0006】
【数3】 ここで、Ii は次式に示されるようなi番目のセルの出
力電流である。
力電流である。
【0007】
【数4】 但し、
【0008】
【数5】 は定数である。
【0009】これにより、各電流セルの誤差はゲイン誤
差にのみ影響するようになり、ばらつきがあった場合に
おいても高い変換精度を実現することが可能となる。即
ち、各セルの誤差を時間平均して精度を改善しようとす
るものである。
差にのみ影響するようになり、ばらつきがあった場合に
おいても高い変換精度を実現することが可能となる。即
ち、各セルの誤差を時間平均して精度を改善しようとす
るものである。
【0010】しかし、ダイナミックエレメントマッチン
グ法では、各セルの選択は変換時間の1/2nDA で
行なう必要があり、素子には高速動作が要求される。
グ法では、各セルの選択は変換時間の1/2nDA で
行なう必要があり、素子には高速動作が要求される。
【0011】そこで、これを改良した方法として、特開
平06−261281号公報がある。これは、それぞれ
のセルの使用の有無を1回以上積分し、その積分結果に
応じてセルを選択するものである。これによれば、任意
の周波数におけるバラツキに起因する雑音を低減するこ
とが可能である。しかしながら、前記公報の提案におい
ては、積分結果の小さい順に選択するとしているが、こ
れをハードウエアで実現するのは容易ではなく、実現で
きた場合においてもハードウェア規模が大きくなる。
平06−261281号公報がある。これは、それぞれ
のセルの使用の有無を1回以上積分し、その積分結果に
応じてセルを選択するものである。これによれば、任意
の周波数におけるバラツキに起因する雑音を低減するこ
とが可能である。しかしながら、前記公報の提案におい
ては、積分結果の小さい順に選択するとしているが、こ
れをハードウエアで実現するのは容易ではなく、実現で
きた場合においてもハードウェア規模が大きくなる。
【0012】
【発明が解決しようとする課題】上述したように従来の
方法において素子、例えば電流セルのばらつきによって
性能が大幅に悪化してしまう欠点があった。また、ダイ
ナミックエレメントマッチング法を用いた場合において
は、高速に切り替えを行なう必要があり、高速変換動作
を実現するのが困難であった。
方法において素子、例えば電流セルのばらつきによって
性能が大幅に悪化してしまう欠点があった。また、ダイ
ナミックエレメントマッチング法を用いた場合において
は、高速に切り替えを行なう必要があり、高速変換動作
を実現するのが困難であった。
【0013】
【課題を解決するための手段】本発明は、動作速度を低
く抑え、誤差を低減し、さらに所定の周波数における誤
差を低減できる選択装置を提供することを目的とする。
く抑え、誤差を低減し、さらに所定の周波数における誤
差を低減できる選択装置を提供することを目的とする。
【0014】本発明によると、誤差を持つ各選択対象の
使用された有無を1回以上積分し、選択対象をグループ
に分け、そのグルーブの使用された有無を1回以上積分
し、それらの積分結果に応じて選択対象の選択を行う選
択装置が提供される。
使用された有無を1回以上積分し、選択対象をグループ
に分け、そのグルーブの使用された有無を1回以上積分
し、それらの積分結果に応じて選択対象の選択を行う選
択装置が提供される。
【0015】
【発明の実施の形態】以下、図面を参照してこの発明を
詳細に説明する。
詳細に説明する。
【0016】図1は、この発明の第1の実施例の選択装
置のブロック回路を示し、図2に示されるように電流セ
ル回路に接続される。
置のブロック回路を示し、図2に示されるように電流セ
ル回路に接続される。
【0017】図1に示されるように、選択装置は、入力
端子11と出力端子12との間に接続される選択器13
とこの選択器13の出力端子に接続される2段の積分
器、即ち第1及び第2の積分器141 及び142 と
で構成される。2段の積分器141 及び142 の出
力端子は選択器13の制御端子に接続され、選択器13
は、入力信号に応じて第1及び第2の積分器141 及
び142 の線形和が小さい順に選択した選択信号を出
力する。この選択信号は、選択可能な選択対象から入力
に応じた数だけ選択対象、即ち電流セルを選択する信号
である。この選択信号は積分器141 及び142 に
供給され、積分される。図3は、セル数が8の場合の選
択器13の構成を示している。同図において、左側が入
力であり、右側が出力であり、図中の矢印は比較の方向
を表している。図3における四角は比較入れ換え回路3
1を示し、2つの入力の比較を行い、その比較の結果に
応じて、入力信号の入れ換えをおこなう。例えば、矢印
が上向きで入力の上側をΑ,下側をBとした時、Α>B
であれば、上側にΑ,下側にBを出力し、ΑくBの場合
には上側にB,下側にΑを出力する。図中の矢印が反対
向きの場合には、比較を逆に行い、Α>Bであれば、上
側にΒ,下側にΑを出力し、Α<Bの場合には上側に
Α,下側にBを出力するようにする。このように構成す
ると、右側の出力には上から大きい順に入力が並び変え
られて出力される。選択器13では、入力信号に従った
選択すべきセルの個数だけ下から順番に選択すればよ
い。図3に示した比較入れ換え回路31の回路構成が図
4に示されている。入力されたΑ,BはΑとBがコンパ
レータ(Comp)32によって比較され、これに基づきマ
ルチプレクサ(MUX )33、34によって選択される。
これによりA,Bの入れ換えが実現される。
端子11と出力端子12との間に接続される選択器13
とこの選択器13の出力端子に接続される2段の積分
器、即ち第1及び第2の積分器141 及び142 と
で構成される。2段の積分器141 及び142 の出
力端子は選択器13の制御端子に接続され、選択器13
は、入力信号に応じて第1及び第2の積分器141 及
び142 の線形和が小さい順に選択した選択信号を出
力する。この選択信号は、選択可能な選択対象から入力
に応じた数だけ選択対象、即ち電流セルを選択する信号
である。この選択信号は積分器141 及び142 に
供給され、積分される。図3は、セル数が8の場合の選
択器13の構成を示している。同図において、左側が入
力であり、右側が出力であり、図中の矢印は比較の方向
を表している。図3における四角は比較入れ換え回路3
1を示し、2つの入力の比較を行い、その比較の結果に
応じて、入力信号の入れ換えをおこなう。例えば、矢印
が上向きで入力の上側をΑ,下側をBとした時、Α>B
であれば、上側にΑ,下側にBを出力し、ΑくBの場合
には上側にB,下側にΑを出力する。図中の矢印が反対
向きの場合には、比較を逆に行い、Α>Bであれば、上
側にΒ,下側にΑを出力し、Α<Bの場合には上側に
Α,下側にBを出力するようにする。このように構成す
ると、右側の出力には上から大きい順に入力が並び変え
られて出力される。選択器13では、入力信号に従った
選択すべきセルの個数だけ下から順番に選択すればよ
い。図3に示した比較入れ換え回路31の回路構成が図
4に示されている。入力されたΑ,BはΑとBがコンパ
レータ(Comp)32によって比較され、これに基づきマ
ルチプレクサ(MUX )33、34によって選択される。
これによりA,Bの入れ換えが実現される。
【0018】従来のソート回路では、−般に比較回路は
(n/2)(n−1)だけ必要になり、選択可能な素子
数nが大きい場合、事実上構成が困難になり、ソフトウ
ェア等による実現方法をとることになる。この場合に
は、実行速度が制限される欠点があった。−方、この方
法によれば、図3に示されたソート回路の段数は入力を
Nとすると、( 1/2) log2 N(log2 N+
1)段だけ必要となり、比較入れ換え回路は(1/4)
log2 N(log2 Ν+1)Nだけ必要となる。
従って、従来の方法に比ぺ大幅にハード規模が小さくな
り、実現が容易になる。
(n/2)(n−1)だけ必要になり、選択可能な素子
数nが大きい場合、事実上構成が困難になり、ソフトウ
ェア等による実現方法をとることになる。この場合に
は、実行速度が制限される欠点があった。−方、この方
法によれば、図3に示されたソート回路の段数は入力を
Nとすると、( 1/2) log2 N(log2 N+
1)段だけ必要となり、比較入れ換え回路は(1/4)
log2 N(log2 Ν+1)Nだけ必要となる。
従って、従来の方法に比ぺ大幅にハード規模が小さくな
り、実現が容易になる。
【0019】これにより、各々の電流セルが誤差を持っ
ている場合においても、電流セル全体の出力の誤差を低
減することができる。また、従来のダイナミックエレメ
ントマツチング法のように各セルの選択を変換時間の1
/2n DAで行なう必要が無く、素子には高速動作が要
求されない。
ている場合においても、電流セル全体の出力の誤差を低
減することができる。また、従来のダイナミックエレメ
ントマツチング法のように各セルの選択を変換時間の1
/2n DAで行なう必要が無く、素子には高速動作が要
求されない。
【0020】この実施例においては、選択対象として電
流セルを用いたが、一般に誤差を有する値を加算し、出
力を得る装置に対して本発明は有効である。そのー例と
して図5にキヤパシタアレイを示す。cklでキャパシ
タをチャージし、クロックck2で選択されたキャバシ
タc2を接続し、このキャパシタc2に入力に応じたチ
ャージを転送し出力を得る。このキャパシタの選択に本
発明の選択器を用いてD/Α変換器を構成すれば、キャ
バシタに誤差があった場合にもその影響を低減すること
ができる。
流セルを用いたが、一般に誤差を有する値を加算し、出
力を得る装置に対して本発明は有効である。そのー例と
して図5にキヤパシタアレイを示す。cklでキャパシ
タをチャージし、クロックck2で選択されたキャバシ
タc2を接続し、このキャパシタc2に入力に応じたチ
ャージを転送し出力を得る。このキャパシタの選択に本
発明の選択器を用いてD/Α変換器を構成すれば、キャ
バシタに誤差があった場合にもその影響を低減すること
ができる。
【0021】次に、図6を参照して本発明の選択装置の
具体的な例を第2の実施例として説明する。この実施例
においては、z-1で示した遅延素子及び加算器により積
分器141 及び142 が構成され、積分器142
の出力は選択器13に入力される。
具体的な例を第2の実施例として説明する。この実施例
においては、z-1で示した遅延素子及び加算器により積
分器141 及び142 が構成され、積分器142
の出力は選択器13に入力される。
【0022】ここで、選択器13の出力である選択信号
は、図7に示したような複数の信号成分によって構成さ
れていて、それぞれの信号成分は0,1の2値を取りう
る。信号成分が1であれば、対応する電流セルが選択さ
れ、0であれば、選択されない。また、積分器141
及び142 は、これら選択信号成分をそれぞれ積分す
る。従って、複数の積分器が並列に接続されているもの
と考えてもよい。
は、図7に示したような複数の信号成分によって構成さ
れていて、それぞれの信号成分は0,1の2値を取りう
る。信号成分が1であれば、対応する電流セルが選択さ
れ、0であれば、選択されない。また、積分器141
及び142 は、これら選択信号成分をそれぞれ積分す
る。従って、複数の積分器が並列に接続されているもの
と考えてもよい。
【0023】ここで、図2に示された電流セルの電流I
i は、次式(4)及び(5)と表される。
i は、次式(4)及び(5)と表される。
【0024】
【数6】 また、時刻kにおける選択信号を表すベクトルを次式
(6)によって表される。
(6)によって表される。
【0025】
【数7】 入力信号をU(k) とし、U(k) は0からnまでの値をと
る整数とする。
る整数とする。
【0026】選択器13は、積分器141 及び142
の出力In(k) の値の小さい順に入力に応じた数だけ
選択信号を1とするように動作する。
の出力In(k) の値の小さい順に入力に応じた数だけ
選択信号を1とするように動作する。
【0027】X(k) は、選択される電流セルを示してお
り、電流出力Iout は、次式(7)及び(8)によって
求められる。
り、電流出力Iout は、次式(7)及び(8)によって
求められる。
【0028】
【数8】 ただし、<・,・>はベクトルの内積を表す。
【0029】さて、ここでXは上述したようにセルの選
択を表すベクトルであるが、式(7)が示すように実際
に出力される電流には誤差Iouterrが含まれている。こ
れは、次式(9)及び(10)で表すことができる。
択を表すベクトルであるが、式(7)が示すように実際
に出力される電流には誤差Iouterrが含まれている。こ
れは、次式(9)及び(10)で表すことができる。
【0030】
【数9】
【0031】
【数10】 従って、X(k) は出力に含まれる誤差を決めるものでも
ある。また、式(4)、式(5)より、次式(11)が
得られる。
ある。また、式(4)、式(5)より、次式(11)が
得られる。
【0032】
【数11】 従って、選択器13が積分器141 及び142 の出
力In(k) の値の小さい順に入力に応じた数だけ選択信
号を1とするように動作するということは、入力数だけ
の要素を用いてIn(k) ベクトルと逆向きのベクトルに
最も近いベクトルX(k) を選ぶことと同等といえる。
力In(k) の値の小さい順に入力に応じた数だけ選択信
号を1とするように動作するということは、入力数だけ
の要素を用いてIn(k) ベクトルと逆向きのベクトルに
最も近いベクトルX(k) を選ぶことと同等といえる。
【0033】このときの誤差ベクトルを次式(12)で
表す。
表す。
【0034】
【数12】 この場合、変換をQ(z) と書くならば、この実施例の誤
差に関する等価回路を図8に示したように表すことがで
きる。この等価回路において誤差QからXへの伝達関数
は次式(13)によって求められる。
差に関する等価回路を図8に示したように表すことがで
きる。この等価回路において誤差QからXへの伝達関数
は次式(13)によって求められる。
【0035】
【数13】 α1 =1,α2 =1とすれば、次式(14)が成立す
る。
る。
【0036】
【数14】 これにより、Q(z) にはノイズシェーピング項(1−z
−1)2 が掛かっており、Q(z) は2次のシェーピン
グを受けることがわかる。この出力における誤差信号の
シミュレーション結果が図9に示される。低周波領域に
おいて、誤差が抑圧されていることがこの図よりわか
る。
−1)2 が掛かっており、Q(z) は2次のシェーピン
グを受けることがわかる。この出力における誤差信号の
シミュレーション結果が図9に示される。低周波領域に
おいて、誤差が抑圧されていることがこの図よりわか
る。
【0037】実際の出力は、図2に示された出力Io を
電流出力とするか、電流−電圧変換して電圧出力を得れ
ばよい。
電流出力とするか、電流−電圧変換して電圧出力を得れ
ばよい。
【0038】以上のように、本実施例を用いることによ
り、電流セルの各々の誤差の影響はDC付近では大幅に
低減され、素子にばらつきがあった場合においても高精
度なD/A変換器を構成することが可能となる。また、
高精度なプロセスを必要としなくなるため、コストの低
減をはかることもできる。
り、電流セルの各々の誤差の影響はDC付近では大幅に
低減され、素子にばらつきがあった場合においても高精
度なD/A変換器を構成することが可能となる。また、
高精度なプロセスを必要としなくなるため、コストの低
減をはかることもできる。
【0039】次に、前記比較入れ換え回路31を不要に
した第3の実施例を図10,図11,図12を参照して
説明する。
した第3の実施例を図10,図11,図12を参照して
説明する。
【0040】図10によると、レジスタアレイ41の各
一対のレジスタX1 、X2 ;X3 、X4 ;・・・;X7
、X8 が対応する一対のフィルタ(filter) 42を介
して対応する比較器43の入力に接続される。各比較器
43の出力は対応する一対の重み付け用係数器W11、W
12・・・W14に入力される。一対の係数器の出力は対応
する一対の加算器44に入力される。
一対のレジスタX1 、X2 ;X3 、X4 ;・・・;X7
、X8 が対応する一対のフィルタ(filter) 42を介
して対応する比較器43の入力に接続される。各比較器
43の出力は対応する一対の重み付け用係数器W11、W
12・・・W14に入力される。一対の係数器の出力は対応
する一対の加算器44に入力される。
【0041】一方、一対のレジスタX21、X22は図11
に示されるように一対のレジスタX1 、X2 およびX3
、X4 の出力を再構成しており、一対のフィルタ45
を介して比較器46の入力に接続される。比較器46の
出力は対応する一対の重み付け用係数器W21、W22の入
力に接続される。これら一対の係数器W21、W22の出力
は対応する加算器44の入力に接続される。同様に、一
対のレジスタX31、X32は図11に示すように一対のレ
ジスタX21、X22およびX23、X24の出力を再構成して
おり、一対のフィルタ47を介して比較器48の入力に
接続される。比較器48の出力は対応する一対の重み付
け用係数器W31の入力に接続される。この一対の係数器
W31の出力は対応する加算器44の入力に接続される。
即ち、加算器44は、係数器W11(W12)、W21および
W31の出力を加算する加算器と、係数器W13(W14)、
W22およびW31の出力を加算する加算器とを有する。
に示されるように一対のレジスタX1 、X2 およびX3
、X4 の出力を再構成しており、一対のフィルタ45
を介して比較器46の入力に接続される。比較器46の
出力は対応する一対の重み付け用係数器W21、W22の入
力に接続される。これら一対の係数器W21、W22の出力
は対応する加算器44の入力に接続される。同様に、一
対のレジスタX31、X32は図11に示すように一対のレ
ジスタX21、X22およびX23、X24の出力を再構成して
おり、一対のフィルタ47を介して比較器48の入力に
接続される。比較器48の出力は対応する一対の重み付
け用係数器W31の入力に接続される。この一対の係数器
W31の出力は対応する加算器44の入力に接続される。
即ち、加算器44は、係数器W11(W12)、W21および
W31の出力を加算する加算器と、係数器W13(W14)、
W22およびW31の出力を加算する加算器とを有する。
【0042】前述の実施例では、選択信号Xn を積分
し、この値が小さいセルを選択するように構成してい
た。この実施例では、選択信号(Xn )および図11に
示したように選択信号(Xn )を元に木構造の構成を用
い、セルを階層的なグループに分け、そのグループの選
択された回数を元に新たにレジスタを構成している。即
ち、レジスタX1 〜X8 をグループ分けし、各レジスタ
グループの出力がレジスタX21〜X24により再構成され
る。また、レジスタX21〜X24をグループ分けし、各レ
ジスタグループの出力がレジスタX31およびレジスタX
32により再構成される。これらのレジスタXn (即ち、
X1 〜X8 )およびXnn(即ち、X21、X22、X31、X
32) の出力をフィルタを通し、図10に示したようにそ
れらレジスタの出力を重み付け加算し、出力On (即
ち、O1 〜O8 )を得る。即ち、フィルタは前述の実施
例のように2回の積分であれば、2次のシェーピング特
性を得ることができ、バンドパス特性とすれば、バンド
リミット特性のシェービング特性を得ることが可能とな
る。ここで、重みWnnを適当に選ぶことにより出力O1
〜O8 には重複の無い値を得ることが可能である。例え
ば、W11=4、W12=4、W13=4、W14=4、W21=
2、W22=2、W31=1とすればよい。このとき、下位
(Xn に近い方)に重みを大きくすれば、グループ内の
セルの選択が均等に行われるようになり、逆に上位の重
みを大きくすれば、各グループの選択が均等に行われる
ようになる。
し、この値が小さいセルを選択するように構成してい
た。この実施例では、選択信号(Xn )および図11に
示したように選択信号(Xn )を元に木構造の構成を用
い、セルを階層的なグループに分け、そのグループの選
択された回数を元に新たにレジスタを構成している。即
ち、レジスタX1 〜X8 をグループ分けし、各レジスタ
グループの出力がレジスタX21〜X24により再構成され
る。また、レジスタX21〜X24をグループ分けし、各レ
ジスタグループの出力がレジスタX31およびレジスタX
32により再構成される。これらのレジスタXn (即ち、
X1 〜X8 )およびXnn(即ち、X21、X22、X31、X
32) の出力をフィルタを通し、図10に示したようにそ
れらレジスタの出力を重み付け加算し、出力On (即
ち、O1 〜O8 )を得る。即ち、フィルタは前述の実施
例のように2回の積分であれば、2次のシェーピング特
性を得ることができ、バンドパス特性とすれば、バンド
リミット特性のシェービング特性を得ることが可能とな
る。ここで、重みWnnを適当に選ぶことにより出力O1
〜O8 には重複の無い値を得ることが可能である。例え
ば、W11=4、W12=4、W13=4、W14=4、W21=
2、W22=2、W31=1とすればよい。このとき、下位
(Xn に近い方)に重みを大きくすれば、グループ内の
セルの選択が均等に行われるようになり、逆に上位の重
みを大きくすれば、各グループの選択が均等に行われる
ようになる。
【0043】重複の無い値が得られるように重みWnnを
適当に選んだ場合、図12に示したコンパレータ回路を
用いることにより、比較人れ換え回路を用いること無し
に選択器を構成することが可能となる。このコンパレー
タ回路によると、出力O1 〜O8 を入力と比較する複数
の比較器( COMP) が設けられ、これらの比較器の出
力は遅延回路(D)を介してレジスタX1 〜X8 に送ら
れる。
適当に選んだ場合、図12に示したコンパレータ回路を
用いることにより、比較人れ換え回路を用いること無し
に選択器を構成することが可能となる。このコンパレー
タ回路によると、出力O1 〜O8 を入力と比較する複数
の比較器( COMP) が設けられ、これらの比較器の出
力は遅延回路(D)を介してレジスタX1 〜X8 に送ら
れる。
【0044】上記実施例の方法を用いた場合に必要とな
るコンパレータの数は、N−1となり、前述の実施例と
比べてもおよそ4/log2 N(log2 N+1)
の数のコンパレータで構成でき、Nが大きくなった場合
に、本実施例の方式が有利であることが分かる。
るコンパレータの数は、N−1となり、前述の実施例と
比べてもおよそ4/log2 N(log2 N+1)
の数のコンパレータで構成でき、Nが大きくなった場合
に、本実施例の方式が有利であることが分かる。
【0045】次に、前記実施例のセル数をNとした場合
の第4の実施例を図13、図14、図15を参照して説
明する。
の第4の実施例を図13、図14、図15を参照して説
明する。
【0046】この実施例によると、レジスタアレイ51
の各一対のレジスタX1 、X2 ;X3 、X4 ;・・・;
Xn-2 、Xn が対応する一対のフィルタ(filter) 52
を介して対応する比較器53の入力に接続される。各比
較器53の出力は対応する重み付け用係数器W11、W12
・・・Wn に入力される。比較器53および対応する係
数器の出力は対応する一対の加算器54に入力される。
の各一対のレジスタX1 、X2 ;X3 、X4 ;・・・;
Xn-2 、Xn が対応する一対のフィルタ(filter) 52
を介して対応する比較器53の入力に接続される。各比
較器53の出力は対応する重み付け用係数器W11、W12
・・・Wn に入力される。比較器53および対応する係
数器の出力は対応する一対の加算器54に入力される。
【0047】一方、一対のレジスタX21、X22は図14
に示されるように一対のレジスタX1 、X2 ;・・・;
Xn-2 、Xn の出力を再構成しており、一対のフィルタ
55を介して比較器56の入力に接続される。比較器5
6の出力は対応する重み付け用係数器W21の入力に接続
される。比較器56および対応する係数器の出力は対応
する加算器54の入力に接続される。同様に、一対のレ
ジスタXn1、Xn2は一対のフィルタ59を介して比較器
60の入力に接続される。比較器60の出力は対応する
重み付け用係数器Wn1の入力に接続される。比較器60
および係数器Wn1の出力は対応する加算器54の入力に
接続される。
に示されるように一対のレジスタX1 、X2 ;・・・;
Xn-2 、Xn の出力を再構成しており、一対のフィルタ
55を介して比較器56の入力に接続される。比較器5
6の出力は対応する重み付け用係数器W21の入力に接続
される。比較器56および対応する係数器の出力は対応
する加算器54の入力に接続される。同様に、一対のレ
ジスタXn1、Xn2は一対のフィルタ59を介して比較器
60の入力に接続される。比較器60の出力は対応する
重み付け用係数器Wn1の入力に接続される。比較器60
および係数器Wn1の出力は対応する加算器54の入力に
接続される。
【0048】また、一対のレジスタX31、X32は図14
に示されるように一対のレジスタXn1、Xn2;・・・;
Xn-2 、Xn の出力を再構成しており、一対のフィルタ
57を介して比較器58の入力に接続される。比較器5
8の出力は対応する重み付け用係数器W31の入力に接続
される。比較器58および係数器W31の出力は対応する
加算器54の入力に接続される。同様に、一対のレジス
タXn1、Xn2は一対のフィルタ59を介して比較器60
の入力に接続される。比較器60の出力は対応する重み
付け用係数器Wn1の入力に接続される。比較器60およ
び係数器Wn1の出力は対応する加算器54の入力に接続
される。即ち、加算器56は、比較器53、56、58
の出力を加算する加算器と、比較器53、56、58、
60の少なくとも1つの出力および係数器W11(W1
2)、W21、W31およびWn1の少なくとも1つの出力を
加算する加算器とを含む。
に示されるように一対のレジスタXn1、Xn2;・・・;
Xn-2 、Xn の出力を再構成しており、一対のフィルタ
57を介して比較器58の入力に接続される。比較器5
8の出力は対応する重み付け用係数器W31の入力に接続
される。比較器58および係数器W31の出力は対応する
加算器54の入力に接続される。同様に、一対のレジス
タXn1、Xn2は一対のフィルタ59を介して比較器60
の入力に接続される。比較器60の出力は対応する重み
付け用係数器Wn1の入力に接続される。比較器60およ
び係数器Wn1の出力は対応する加算器54の入力に接続
される。即ち、加算器56は、比較器53、56、58
の出力を加算する加算器と、比較器53、56、58、
60の少なくとも1つの出力および係数器W11(W1
2)、W21、W31およびWn1の少なくとも1つの出力を
加算する加算器とを含む。
【0049】即ち、この実施例でも、図14に示したよ
うにレジスタを階層的にグループ化して構成することに
より、Νが大きくなった場合においても容易に実現する
ことが可能である。また前述したように、重複の無い値
が得られるように重みWnnを適当に選んだ場合、図15
に示したコンパレータ回路を用いることにより、比較人
れ換え回路を用いること無しに選択器を構成することが
可能となる。この実施例の方法を用いた場合に必要とな
るコンパレータの個数は約Νのオーダーでしかない。
うにレジスタを階層的にグループ化して構成することに
より、Νが大きくなった場合においても容易に実現する
ことが可能である。また前述したように、重複の無い値
が得られるように重みWnnを適当に選んだ場合、図15
に示したコンパレータ回路を用いることにより、比較人
れ換え回路を用いること無しに選択器を構成することが
可能となる。この実施例の方法を用いた場合に必要とな
るコンパレータの個数は約Νのオーダーでしかない。
【0050】次に、図10および図13に示されたフイ
ルタの実施例を図16を参照して説明する。この実施例
においては、1つの積分器14を用いフィルタの構成を
簡略化している。ノイズシェーピング特性は1次となり
緩やかになるためオーバーサンプリング比を大きく取れ
ない場合には有効である。また、後置されるフィルタの
特性も緩和できる。
ルタの実施例を図16を参照して説明する。この実施例
においては、1つの積分器14を用いフィルタの構成を
簡略化している。ノイズシェーピング特性は1次となり
緩やかになるためオーバーサンプリング比を大きく取れ
ない場合には有効である。また、後置されるフィルタの
特性も緩和できる。
【0051】また、α2 によりシェーピングによりノイ
ズが抑圧される周波数を設定することができる。たとえ
ば、α2 =−1とすれば、サンプリング周波数の1/2
に設定できる。
ズが抑圧される周波数を設定することができる。たとえ
ば、α2 =−1とすれば、サンプリング周波数の1/2
に設定できる。
【0052】図17に別のフィルタを用いた第6の実施
例が示されている。この実施例によると、3個の積分器
141 、142 及び143 が接続され、これによ
り、3次のシェピング特性を実現している。高次のシェ
ーピング特性とすることにより、さらにDC付近におけ
るノイズを低減でき、高精度な変換が可能となる。
例が示されている。この実施例によると、3個の積分器
141 、142 及び143 が接続され、これによ
り、3次のシェピング特性を実現している。高次のシェ
ーピング特性とすることにより、さらにDC付近におけ
るノイズを低減でき、高精度な変換が可能となる。
【0053】このときの誤差に関する伝達特性は、次式
(15)で表すことができる。
(15)で表すことができる。
【0054】
【数15】 ここで、一般に3次以上のΔ−Σ変調器では、上記伝達
関数の極を原点に配置した場合、動作が不安定になるた
めに、極を単位円の内側の安定な点に配置する必要があ
る。
関数の極を原点に配置した場合、動作が不安定になるた
めに、極を単位円の内側の安定な点に配置する必要があ
る。
【0055】同様にして、さらに高次のシェーピング特
性を実現することができる。n次の場合の第7の実施例
が図18に示されている。この実施例によると、n段の
積分器141 〜14n が設けられている。このよう
に、次数を上げることによりさらに精度を向上させるこ
とが可能となる。
性を実現することができる。n次の場合の第7の実施例
が図18に示されている。この実施例によると、n段の
積分器141 〜14n が設けられている。このよう
に、次数を上げることによりさらに精度を向上させるこ
とが可能となる。
【0056】次に、n次の場合の別の構成法を用いた場
合の第8の実施例を図19を参照して説明する。
合の第8の実施例を図19を参照して説明する。
【0057】この実施例では、選択信号出力端子12と
選択器13の制御端子との間にディジタルフイルタ15
が接続されている。このディジタルフイルタ15は、選
択信号を入力とする、複数の遅延回路DL1 〜DLn
と、前記複数の遅延回路にそれぞれ接続され、選択器
13に接続される複数の係数回路α1 〜αn と、遅
延回路DL1 〜DLn にそれぞれ接続され、選択信
号出力端子12に接続される複数の係数回路β1 〜β
n とによって構成される。
選択器13の制御端子との間にディジタルフイルタ15
が接続されている。このディジタルフイルタ15は、選
択信号を入力とする、複数の遅延回路DL1 〜DLn
と、前記複数の遅延回路にそれぞれ接続され、選択器
13に接続される複数の係数回路α1 〜αn と、遅
延回路DL1 〜DLn にそれぞれ接続され、選択信
号出力端子12に接続される複数の係数回路β1 〜β
n とによって構成される。
【0058】このように構成することにより、任意の点
にノイズ伝達特性の零点及び極を配置することが可能と
なる。従って、DC付近での誤差を低減するばかりでな
く、高い周波数においての誤差を低減することも可能で
ある。例えば、4次の場合で原点に2つの零点、fs /
mに2つの零点を設定するには、図中点線で示した部分
のFinからFout への伝達関数をF(z) =[z(z)]/
[P(z) ]としたとき、βi を次式(16)で示すよう
に決めればよい。
にノイズ伝達特性の零点及び極を配置することが可能と
なる。従って、DC付近での誤差を低減するばかりでな
く、高い周波数においての誤差を低減することも可能で
ある。例えば、4次の場合で原点に2つの零点、fs /
mに2つの零点を設定するには、図中点線で示した部分
のFinからFout への伝達関数をF(z) =[z(z)]/
[P(z) ]としたとき、βi を次式(16)で示すよう
に決めればよい。
【0059】
【数16】 この時、極の設定は、αi で行なう。この方式を用いる
ことにより、スーパーヘテロダイン方式における中間周
波数信号の如とき、バンドパス信号を直接変換すること
も可能となる。
ことにより、スーパーヘテロダイン方式における中間周
波数信号の如とき、バンドパス信号を直接変換すること
も可能となる。
【0060】例として、2次でfs /4に零点を置きf
s /4における精度を向上させた第9の実施例が図20
に示している。この実施例では、ディジタルフイルタ1
5の係数が、α1 =0,α2 =−1,α3 =0,β1 =
0,β2 =1としている。このときの誤差の周波数特性
のシミュレーション結果が図21に示されている。この
シミュレーション結果より、fs /4付近の誤差成分は
ノイズシェーピングにより低減されていることが分か
る。
s /4における精度を向上させた第9の実施例が図20
に示している。この実施例では、ディジタルフイルタ1
5の係数が、α1 =0,α2 =−1,α3 =0,β1 =
0,β2 =1としている。このときの誤差の周波数特性
のシミュレーション結果が図21に示されている。この
シミュレーション結果より、fs /4付近の誤差成分は
ノイズシェーピングにより低減されていることが分か
る。
【0061】さらに、図22は、第10の実施例に関し
本発明を用いた送信器を示している。これによると、入
力されたデジタル信号は、本発明を用いたD/A変換器
125によりアナログ信号へ変換され、フィルタ126
により不要な信号を減衰させ周波数変換したのち増幅器
127により増幅し出力を得ている。
本発明を用いた送信器を示している。これによると、入
力されたデジタル信号は、本発明を用いたD/A変換器
125によりアナログ信号へ変換され、フィルタ126
により不要な信号を減衰させ周波数変換したのち増幅器
127により増幅し出力を得ている。
【0062】ここで、入力デジタル信号は必要な変調を
ほどこされたIF信号を用いる。これにより高精度のア
ナログ変調器が不要となり、本発明の選択装置を用いた
D/A変換器125により高精度のデジタル−アナログ
変換が実現され、高精度のIF信号を得ることができ
る。従って、精度の高い送信器を容易に構成することが
可能となる。
ほどこされたIF信号を用いる。これにより高精度のア
ナログ変調器が不要となり、本発明の選択装置を用いた
D/A変換器125により高精度のデジタル−アナログ
変換が実現され、高精度のIF信号を得ることができ
る。従って、精度の高い送信器を容易に構成することが
可能となる。
【0063】IF周波数が低い場合は、直接搬送波周波
数の信号をデジタル変調で作り変えることより周波数変
換器を省略することも可能である。
数の信号をデジタル変調で作り変えることより周波数変
換器を省略することも可能である。
【0064】次に、本発明にディザ信号を用いた第11
の実施例を図23を参照して説明する。
の実施例を図23を参照して説明する。
【0065】上述した実施例において、入力信号にDC
信号を与えた場合には、電流セルの選択が周期的とな
り、特定の周波数に雑音成分が集中してしまう欠点があ
る。
信号を与えた場合には、電流セルの選択が周期的とな
り、特定の周波数に雑音成分が集中してしまう欠点があ
る。
【0066】この実施例では、ディザ信号発生器128
のディザ信号を入力信号に加算器129によって加算
し、これによりDC入力時にも入力に変化を与えるよう
にし、雑音成分の集中を減少させている。加算されたデ
ィザ信号は、D/A変換器130を介して出力側の加算
器131で減算することで取り除いている。また、出力
信号をローパスフィルタに接続し、最終的な出力を得る
場合には、ディザ信号の周波数をローパスフィルタのカ
ットオフ周波数より高い周波数とすることによりこれを
取り除くこともできる。
のディザ信号を入力信号に加算器129によって加算
し、これによりDC入力時にも入力に変化を与えるよう
にし、雑音成分の集中を減少させている。加算されたデ
ィザ信号は、D/A変換器130を介して出力側の加算
器131で減算することで取り除いている。また、出力
信号をローパスフィルタに接続し、最終的な出力を得る
場合には、ディザ信号の周波数をローパスフィルタのカ
ットオフ周波数より高い周波数とすることによりこれを
取り除くこともできる。
【0067】次に、本発明をΔ−Σ変調型D/A変換器
の内部D/A変換器に用いた場合の第12の実施例を図
24を参照して説明する。
の内部D/A変換器に用いた場合の第12の実施例を図
24を参照して説明する。
【0068】この実施例によると、積分器1311 及
び1312 と量子化器132と係数器1331 及び
1332 と遅延回路134とを備えたフィードバック
回路がD/A変換器135に接続されている。このD/
A変換器135にこの発明の選択装置が設けられてい
る。
び1312 と量子化器132と係数器1331 及び
1332 と遅延回路134とを備えたフィードバック
回路がD/A変換器135に接続されている。このD/
A変換器135にこの発明の選択装置が設けられてい
る。
【0069】Δ−Σ変調型D/A変換器の内部D/A変
換器としては、多くの場合、原理的に相対誤差の発生し
ない1bitのものが用いられている。この場合に、本
発明の選択装置を用いたD/A変換器を用いれば、相対
誤差はもちろん、絶対誤差も低減することができる。上
述したように、一般に生成された基準電圧や電流には誤
差が含まれている。この誤差が、真値を中心に分布し、
その平均が0である場合には、その絶対精度の誤差も低
減することができる。
換器としては、多くの場合、原理的に相対誤差の発生し
ない1bitのものが用いられている。この場合に、本
発明の選択装置を用いたD/A変換器を用いれば、相対
誤差はもちろん、絶対誤差も低減することができる。上
述したように、一般に生成された基準電圧や電流には誤
差が含まれている。この誤差が、真値を中心に分布し、
その平均が0である場合には、その絶対精度の誤差も低
減することができる。
【0070】また、Δ−Σ変調型D/A変換器の内部A
/D及びD/A変換器に多bit型のものを用いた場
合、A/D及びD/Aのデータ長を1bit長くするご
とにS/Nを6dB改善することができる。しかし、内
部D/A変換器が発生する雑音はそのまま出力に現われ
てしまう。従来、内部D/A変換器に多bit型のもの
を用いた場合、内部D/A変換器の変換精度は一般に目
標とする変換精度より低いため、全体の変換精度はこの
内部D/A変換器の精度によって決定され、高い変換精
度を実現することはできなかった。また、高い変換精度
を実現するためにはトリミングなどを行なう必要があ
り、コストの上昇をともなってしまう欠点があった。
/D及びD/A変換器に多bit型のものを用いた場
合、A/D及びD/Aのデータ長を1bit長くするご
とにS/Nを6dB改善することができる。しかし、内
部D/A変換器が発生する雑音はそのまま出力に現われ
てしまう。従来、内部D/A変換器に多bit型のもの
を用いた場合、内部D/A変換器の変換精度は一般に目
標とする変換精度より低いため、全体の変換精度はこの
内部D/A変換器の精度によって決定され、高い変換精
度を実現することはできなかった。また、高い変換精度
を実現するためにはトリミングなどを行なう必要があ
り、コストの上昇をともなってしまう欠点があった。
【0071】Δ−Σ変調型D/A変換器の内部D/A変
換器に本発明の選択装置を用いたD/A変換器を用いれ
ば、内部D/A変換器を構成する電流セル等の素子精度
の影響はDC付近において大幅に低減される。このた
め、本発明を用いた場合、素子精度の悪いプロセスなど
を用いても全体の変換精度の向上を図ることが可能とな
る。
換器に本発明の選択装置を用いたD/A変換器を用いれ
ば、内部D/A変換器を構成する電流セル等の素子精度
の影響はDC付近において大幅に低減される。このた
め、本発明を用いた場合、素子精度の悪いプロセスなど
を用いても全体の変換精度の向上を図ることが可能とな
る。
【0072】また、一般に、3次以上のΔ−Σ変調器は
動作において不安定になるが、内部A/D及びD/A変
換器に多ビット型のものを用いた場合には、安定に動作
させることが可能である。Δ−Σ変調器の次数を上げる
ことができれば、オーバーサンプリング比を下げること
が可能となり、高速な素子を使う必要がなくなる。ま
た、同じオーバーサンプリング比で動作させた場合に
は、さらに高精度な変換を実現することが可能となる。
動作において不安定になるが、内部A/D及びD/A変
換器に多ビット型のものを用いた場合には、安定に動作
させることが可能である。Δ−Σ変調器の次数を上げる
ことができれば、オーバーサンプリング比を下げること
が可能となり、高速な素子を使う必要がなくなる。ま
た、同じオーバーサンプリング比で動作させた場合に
は、さらに高精度な変換を実現することが可能となる。
【0073】ここで、上記Δ−Σ変調器及び本発明の選
択装置にバンドパス型のものを用いれば、バンドパス
型、即ち任意の周波数における変換精度を向上させたD
/A変換器を実現することもできる。その例としてfs
/4に零点を置きfs /4における精度を向上させた実
施例を図25に示したバンドパス型Δ−Σ変調器の内部
D/A変換器135に図20に示したバンドパス型選択
装置を用いたD/A変換器が用いられる。
択装置にバンドパス型のものを用いれば、バンドパス
型、即ち任意の周波数における変換精度を向上させたD
/A変換器を実現することもできる。その例としてfs
/4に零点を置きfs /4における精度を向上させた実
施例を図25に示したバンドパス型Δ−Σ変調器の内部
D/A変換器135に図20に示したバンドパス型選択
装置を用いたD/A変換器が用いられる。
【0074】さらに、図24に示した実施例において
は、選択装置の入力、即ち内部D/A変換器135の入
力はΔ−Σ変調器の出力となる。このため、入力信号に
DCを与えられた場合においても、選択装置の入力はΔ
−Σ変調を受けた信号となる。また、Δ−Σ変調器のD
/A変換器135を多bit型とすれば、変調器自体に
おける雑音成分の集中は低減される。従って、本発明の
選択装置にDC信号を直接入力した場合、特定の周波数
に雑音成分が集中する欠点があるが、この実施例の場合
はこの影響を低減することができる。
は、選択装置の入力、即ち内部D/A変換器135の入
力はΔ−Σ変調器の出力となる。このため、入力信号に
DCを与えられた場合においても、選択装置の入力はΔ
−Σ変調を受けた信号となる。また、Δ−Σ変調器のD
/A変換器135を多bit型とすれば、変調器自体に
おける雑音成分の集中は低減される。従って、本発明の
選択装置にDC信号を直接入力した場合、特定の周波数
に雑音成分が集中する欠点があるが、この実施例の場合
はこの影響を低減することができる。
【0075】次に、図26を参照して本発明をカスケー
ド型Δ−Σ変調D/A変換器の内部D/A変換器135
に用いた場合の第14の実施例を説明する。
ド型Δ−Σ変調D/A変換器の内部D/A変換器135
に用いた場合の第14の実施例を説明する。
【0076】カスケード型Δ−Σ変調器は、積分器13
1を含むΔ−Σ変調器をカスケード接続することにより
高次の変調器を実現した変調器であり、3次以上の変調
器を構成した場合でも安定とすることができ、MASH
型とも呼ばれている。
1を含むΔ−Σ変調器をカスケード接続することにより
高次の変調器を実現した変調器であり、3次以上の変調
器を構成した場合でも安定とすることができ、MASH
型とも呼ばれている。
【0077】MASH型の欠点は、各々のΔ−Σ変調器
の出力を1bitとした場合においても最終的な出力は
多bitとなってしまい、多bitのD/A変換器が必
要な点である。変調器全体の性能は、この多bitのD
/A変調器の性能によって制限されており、従来このD
/A変換器はPWMなどを用いて実現されていた。PW
Mを用いた場合、D/Aの変換時間の数分の1の時間の
パルスを用いる必要があり、非常に高速なクロック周波
数を必要としていた。このため、高い変換精度を実現す
るためには高速素子を必要とし、また、消費電力も大き
なものとなっていた。
の出力を1bitとした場合においても最終的な出力は
多bitとなってしまい、多bitのD/A変換器が必
要な点である。変調器全体の性能は、この多bitのD
/A変調器の性能によって制限されており、従来このD
/A変換器はPWMなどを用いて実現されていた。PW
Mを用いた場合、D/Aの変換時間の数分の1の時間の
パルスを用いる必要があり、非常に高速なクロック周波
数を必要としていた。このため、高い変換精度を実現す
るためには高速素子を必要とし、また、消費電力も大き
なものとなっていた。
【0078】本発明の選択装置を用いたD/A変換器
を、上記MASH型D/A変換器の内部変換器135と
して用いれば、高速なクロックを必要とせず、高精度な
変換を実現することが可能となる。また、クロック周波
数を下げることができ、消費電力を低減することも可能
である。
を、上記MASH型D/A変換器の内部変換器135と
して用いれば、高速なクロックを必要とせず、高精度な
変換を実現することが可能となる。また、クロック周波
数を下げることができ、消費電力を低減することも可能
である。
【0079】本実施例においては、カスケード接続され
た各々のΔ−Σ変調器は積分器が1つである1次変調器
の場合を示したが、積分器をn個接続したn次のタイプ
としてもよい。
た各々のΔ−Σ変調器は積分器が1つである1次変調器
の場合を示したが、積分器をn個接続したn次のタイプ
としてもよい。
【0080】次に、本発明をΔ−Σ変調型A/D変換器
の内部D/A変換器に用いた場合の第15の実施例を図
27を参照して説明する。
の内部D/A変換器に用いた場合の第15の実施例を図
27を参照して説明する。
【0081】Δ−ΣD/A変換器の内部A/D変換器1
35及びD/A変換器136に多bit型のものを用い
た場合、A/D及びD/A変換器のデータ長を1bit
長くするごとにS/Nを6dB改善することができる。
しかし、内部D/A変換器135が発生する雑音はその
まま出力に現われてしまう。従来、内部D/A変換器に
多bit型のものを用いた場合、内部D/A変換器の変
換精度は一般に目標とする変換精度より低いため、全体
の変換精度はこの内部D/A変換器の精度によって決定
され、高い変換精度を実現することはできなかった。ま
た、高い変換精度を実現するためにはトリミングなどを
行なう必要があり、コストの上昇を伴ってしまう欠点が
あった。
35及びD/A変換器136に多bit型のものを用い
た場合、A/D及びD/A変換器のデータ長を1bit
長くするごとにS/Nを6dB改善することができる。
しかし、内部D/A変換器135が発生する雑音はその
まま出力に現われてしまう。従来、内部D/A変換器に
多bit型のものを用いた場合、内部D/A変換器の変
換精度は一般に目標とする変換精度より低いため、全体
の変換精度はこの内部D/A変換器の精度によって決定
され、高い変換精度を実現することはできなかった。ま
た、高い変換精度を実現するためにはトリミングなどを
行なう必要があり、コストの上昇を伴ってしまう欠点が
あった。
【0082】Δ−Σ変調型D/A変換器の内部D/A変
換器135に本発明の選択装置を用いたD/A変換器を
用いれば、電流セル等の内部D/A変換器を構成する素
子精度の影響はDC付近において大幅に低減される。こ
のため、本発明を用いた場合、素子精度の悪いプロセス
などを用いても全体の変換精度の向上を図ることが可能
となる。
換器135に本発明の選択装置を用いたD/A変換器を
用いれば、電流セル等の内部D/A変換器を構成する素
子精度の影響はDC付近において大幅に低減される。こ
のため、本発明を用いた場合、素子精度の悪いプロセス
などを用いても全体の変換精度の向上を図ることが可能
となる。
【0083】また、一般に3次以上のΔ−Σ変調器は不
安定になるが、内部A/D及びD/A変換器に多ビット
型のものを用いた場合には安定に動作させることが可能
である。Δ−Σ変調器の次数を上げることができれば、
オーバーサンプリング比を下げることが可能となり、高
速な素子を使う必要がなくなる。また、同じオーバーサ
ンプリング比で動作させた場合には、さらに高精度な変
換を実現することが可能となる。
安定になるが、内部A/D及びD/A変換器に多ビット
型のものを用いた場合には安定に動作させることが可能
である。Δ−Σ変調器の次数を上げることができれば、
オーバーサンプリング比を下げることが可能となり、高
速な素子を使う必要がなくなる。また、同じオーバーサ
ンプリング比で動作させた場合には、さらに高精度な変
換を実現することが可能となる。
【0084】図27に示した内部D/A変換器136の
出力は係数器1331 及び1332 を介してそれぞ
れ積分器1311 、1312 の入力に接続されてい
る。Δ−Σ変調器における、D/A変換器136の誤差
の影響は初段が最も大きいため、本発明の選択装置を用
いたD/A変換器を初段のD/A変換に用いるだけでも
大きな効果を得ることが可能である。
出力は係数器1331 及び1332 を介してそれぞ
れ積分器1311 、1312 の入力に接続されてい
る。Δ−Σ変調器における、D/A変換器136の誤差
の影響は初段が最も大きいため、本発明の選択装置を用
いたD/A変換器を初段のD/A変換に用いるだけでも
大きな効果を得ることが可能である。
【0085】ここでは、DCに零点を持ったΔ−Σ変調
器について述べてきたが、上記Δ−Σ変調器及び本発明
の選択装置にバンドパス型のものを用いれば、バンドパ
ス型、即ち任意の周波数における変換精度を向上させた
D/A変換器を実現することもできる。
器について述べてきたが、上記Δ−Σ変調器及び本発明
の選択装置にバンドパス型のものを用いれば、バンドパ
ス型、即ち任意の周波数における変換精度を向上させた
D/A変換器を実現することもできる。
【0086】その例としてfs /4に零点を置きfs /
4における精度を向上させた第16の実施例が図28に
示されている。図28に示したバンドパス型Δ−Σ変調
器の内部D/A変換器136には、図20に示したバン
ドパス型選択装置を用いたD/A変換器136が用いら
れている。
4における精度を向上させた第16の実施例が図28に
示されている。図28に示したバンドパス型Δ−Σ変調
器の内部D/A変換器136には、図20に示したバン
ドパス型選択装置を用いたD/A変換器136が用いら
れている。
【0087】また、図27に示した実施例においては、
選択装置の入力、即ち内部D/A変換器の入力はΔ−Σ
変調器の出力となる。このため、入力信号にDCを与え
られた場合においても、選択装置の入力はΔ−Σ変調を
受けた信号となる。また、Δ−Σ変調器のD/A変換器
を多bit型とすれば、変調器自体における雑音成分の
集中は低減される。従って、本発明の選択装置にDC信
号を直接入力した場合、特定の周波数に雑音成分が集中
する欠点があるが、この実施例の場合はこの影響を低減
することができる。
選択装置の入力、即ち内部D/A変換器の入力はΔ−Σ
変調器の出力となる。このため、入力信号にDCを与え
られた場合においても、選択装置の入力はΔ−Σ変調を
受けた信号となる。また、Δ−Σ変調器のD/A変換器
を多bit型とすれば、変調器自体における雑音成分の
集中は低減される。従って、本発明の選択装置にDC信
号を直接入力した場合、特定の周波数に雑音成分が集中
する欠点があるが、この実施例の場合はこの影響を低減
することができる。
【0088】次に、図29を参照して本発明をカスケー
ド型Δ−Σ変調A/D変換器の内部D/A変換器136
に本発明の選択装置を用いた場合の第17の実施例を説
明する。
ド型Δ−Σ変調A/D変換器の内部D/A変換器136
に本発明の選択装置を用いた場合の第17の実施例を説
明する。
【0089】カスケード型Δ−Σ変調器は、Δ−Σ変調
器をカスケード接続することにより高次の変調器を実現
したもので、3次以上の変調器を構成した場合でも安定
とすることができ、MASH型とも呼ばれている。
器をカスケード接続することにより高次の変調器を実現
したもので、3次以上の変調器を構成した場合でも安定
とすることができ、MASH型とも呼ばれている。
【0090】MASH型の欠点は、各々のΔ−Σ変調器
で混入した量子化ノイズをデジタル的にキャンセルする
ため、各Δ−Σ変調器の伝達特性と理想値との違いがキ
ャンセルエラーとなって直接現われるため素子精度への
要求が厳しい点である。
で混入した量子化ノイズをデジタル的にキャンセルする
ため、各Δ−Σ変調器の伝達特性と理想値との違いがキ
ャンセルエラーとなって直接現われるため素子精度への
要求が厳しい点である。
【0091】そこで、各段に多bitの内部A/D及び
D/A変換器を用いれば、量子化ノイズ自体を低減で
き、上記のキャンセラーの影響を低減することができ
る。
D/A変換器を用いれば、量子化ノイズ自体を低減で
き、上記のキャンセラーの影響を低減することができ
る。
【0092】従って、本発明の選択装置を用いたD/A
変換器を用いれば、内部D/A変換器136を構成する
電流セル等の素子の精度の影響はDC付近において大幅
に低減されるため高精度の変換器を実現することが可能
となる。
変換器を用いれば、内部D/A変換器136を構成する
電流セル等の素子の精度の影響はDC付近において大幅
に低減されるため高精度の変換器を実現することが可能
となる。
【0093】ここで、上記のキャンセルエラーの影響は
2段目以降ではノイズシェービングにより低減されるた
めその影響は初段に比べて小さい。このため、初段のみ
に本発明の内部D/A変換器136を用いた場合におい
ても大きな効果を得ることができる。
2段目以降ではノイズシェービングにより低減されるた
めその影響は初段に比べて小さい。このため、初段のみ
に本発明の内部D/A変換器136を用いた場合におい
ても大きな効果を得ることができる。
【0094】さらに、図30を参照して第18の実施例
を説明する。
を説明する。
【0095】初段におけるキャンセルエラーを低減する
方法として、初段のΔ−Σ変調器を2次以上とする方法
がある。例えば2次の場合には、初段における伝達特性
と理想値との違いがキャンセルエラーに与える影響は、
1次のノイズシェーピングを受ける。このため,素子精
度の影響を低減することができる。
方法として、初段のΔ−Σ変調器を2次以上とする方法
がある。例えば2次の場合には、初段における伝達特性
と理想値との違いがキャンセルエラーに与える影響は、
1次のノイズシェーピングを受ける。このため,素子精
度の影響を低減することができる。
【0096】さらに内部D/A変換器136に本発明の
選択装置を用いたD/A変換器を用いれば、内部D/A
変換器を構成する電流セル等の素子の精度の影響はDC
付近において大幅に低減されるため、さらに高精度の変
換器を実現することが可能となる。
選択装置を用いたD/A変換器を用いれば、内部D/A
変換器を構成する電流セル等の素子の精度の影響はDC
付近において大幅に低減されるため、さらに高精度の変
換器を実現することが可能となる。
【0097】次に、図31を参照して本発明を振幅変調
器に用いた第19の実施例を説明する。
器に用いた第19の実施例を説明する。
【0098】本実施例では、搬送波発振器OSCの出力
端子を並列接続されたトランジスタTR1 〜TRn
の各ベース端子に接続し、コレクタ端子に接続した抵抗
Rより電圧出力を得ている。ここで、抵抗Rとトランジ
スタTR1 〜TRn のコレクタの間にスイッチSW
1 〜SWn を挿入し、スイッチ信号入力に応じて制
御することにより搬送波の振幅を可変し、振幅変調出力
を得ている。このスイッチの制御に、本発明の選択装置
を用いることにより、各トランジスタやスイッチの不完
全性に起因する誤差の影響を緩和し、高精度な変調器を
実現することが可能とする。
端子を並列接続されたトランジスタTR1 〜TRn
の各ベース端子に接続し、コレクタ端子に接続した抵抗
Rより電圧出力を得ている。ここで、抵抗Rとトランジ
スタTR1 〜TRn のコレクタの間にスイッチSW
1 〜SWn を挿入し、スイッチ信号入力に応じて制
御することにより搬送波の振幅を可変し、振幅変調出力
を得ている。このスイッチの制御に、本発明の選択装置
を用いることにより、各トランジスタやスイッチの不完
全性に起因する誤差の影響を緩和し、高精度な変調器を
実現することが可能とする。
【0099】さらに、搬送波に方形波を用いた場合に
は、トランジスタはスイッチとして動作するため、変調
器をスイッチのみで構成でき、トランジスタの非線形性
による影響が最小限に抑えられ、さらに高精度な変調器
を構成することができる。
は、トランジスタはスイッチとして動作するため、変調
器をスイッチのみで構成でき、トランジスタの非線形性
による影響が最小限に抑えられ、さらに高精度な変調器
を構成することができる。
【0100】さらに、図32を参照して、本発明をスピ
ーカシステムに用いた第20の実施例を説明する。
ーカシステムに用いた第20の実施例を説明する。
【0101】複数のスピーカSPのグループを多数配置
し、それぞれのスピーカSPを図24の実施例で示した
D/A変換器135の代わりに接続し、図24の実施例
の入力信号を音声信号に変換する。スピーカSPはD/
A変換器の入力信号に応じて本発明の選択装置を用いて
選択し、0,1もしくは−1の信号で駆動する。これに
より、スピーカはスイッチのみで駆動できる。このた
め、従来アナログ増幅器で駆動していた場合の増幅器の
性能による劣化を低減することができる。
し、それぞれのスピーカSPを図24の実施例で示した
D/A変換器135の代わりに接続し、図24の実施例
の入力信号を音声信号に変換する。スピーカSPはD/
A変換器の入力信号に応じて本発明の選択装置を用いて
選択し、0,1もしくは−1の信号で駆動する。これに
より、スピーカはスイッチのみで駆動できる。このた
め、従来アナログ増幅器で駆動していた場合の増幅器の
性能による劣化を低減することができる。
【0102】上述したように本発明によると、誤差を持
つ各選択対象の使用された有無を1回以上積分し、選択
対象をグループに分け、そのグルーブの使用された有無
を1回以上積分し、それらの積分結果に応じて選択対象
の選択を行う選択装置が提供される。
つ各選択対象の使用された有無を1回以上積分し、選択
対象をグループに分け、そのグルーブの使用された有無
を1回以上積分し、それらの積分結果に応じて選択対象
の選択を行う選択装置が提供される。
【0103】また、誤差を持つ各選択対象の使用された
有無を示す信号を所定の周波数特性を持ったフイル夕回
路に通し、選択対象をグループに分け、そのグループの
使用された有無を示す信号を所定の周波数特性を持った
フィルタ回路に通し、フィルタ処理の結果に応じて選択
対象グループの選択を行う選択器が提供できる。
有無を示す信号を所定の周波数特性を持ったフイル夕回
路に通し、選択対象をグループに分け、そのグループの
使用された有無を示す信号を所定の周波数特性を持った
フィルタ回路に通し、フィルタ処理の結果に応じて選択
対象グループの選択を行う選択器が提供できる。
【0104】また、誤差を持つ各選択対象を選択したこ
とを示すテーブルを持ち、このテーブルの各々の値を1
回以上積分し、前記選択対象をグループに分け、そのグ
ルーブを選択したことを示すテーブルを持ち、このテー
ブルの各々の値を1回以上積分し、その結果に応じて選
択対象グループの選択を行う選択器が提供される。
とを示すテーブルを持ち、このテーブルの各々の値を1
回以上積分し、前記選択対象をグループに分け、そのグ
ルーブを選択したことを示すテーブルを持ち、このテー
ブルの各々の値を1回以上積分し、その結果に応じて選
択対象グループの選択を行う選択器が提供される。
【0105】また、複数の電流源をスイッチを介して並
列に接続し、入力に応じて電流源を選択し、出力端子に
接続し、各電流源を選択したことを示すテーブルを持
ち、このテーブルの各々の値を1回以上積分し、前記電
流源をグループに分け、そのグループを選択したことを
示すテーブルを持ち、このテーブルの各々の値を1回以
上積分し、その積分結果に応じて電流源グループの選択
を行うデジタルアナログ変換器が提供される。
列に接続し、入力に応じて電流源を選択し、出力端子に
接続し、各電流源を選択したことを示すテーブルを持
ち、このテーブルの各々の値を1回以上積分し、前記電
流源をグループに分け、そのグループを選択したことを
示すテーブルを持ち、このテーブルの各々の値を1回以
上積分し、その積分結果に応じて電流源グループの選択
を行うデジタルアナログ変換器が提供される。
【0106】また、複数の電流源をスイッチを介して並
列に接続し、入力に応じて電流源を選択し、出力端子に
接続し、各電流源を選択したことを示すテーブルを持
ち、このテーブルの各々の値を1回以上積分し、その結
畢に応じて選択を行うデジタルアナログ変換器におい
て、前記積分結果に基づき階層的に選択対象を決定する
選択器。
列に接続し、入力に応じて電流源を選択し、出力端子に
接続し、各電流源を選択したことを示すテーブルを持
ち、このテーブルの各々の値を1回以上積分し、その結
畢に応じて選択を行うデジタルアナログ変換器におい
て、前記積分結果に基づき階層的に選択対象を決定する
選択器。
【0107】また、複数のキャパシタをスイッチを介し
て並列に接続し、入力に応じてキャパシタを選択し、接
続されたキャパシタの電荷に応じて出力を生成し、各キ
ャパシタを選択したことを示すテーブルを持ち、このテ
ーブルの各々の値を1回以上積分し、各キャパシタをグ
ループに分け、そのキャパシタグループを選択したこと
を示すテーブルを持ち、このテーブルの各々の値を1回
以上積分し、その積分結果に応じてキャパシタグループ
の選択を行うデジタルアナログ変換器が提供される。
て並列に接続し、入力に応じてキャパシタを選択し、接
続されたキャパシタの電荷に応じて出力を生成し、各キ
ャパシタを選択したことを示すテーブルを持ち、このテ
ーブルの各々の値を1回以上積分し、各キャパシタをグ
ループに分け、そのキャパシタグループを選択したこと
を示すテーブルを持ち、このテーブルの各々の値を1回
以上積分し、その積分結果に応じてキャパシタグループ
の選択を行うデジタルアナログ変換器が提供される。
【0108】また、複数の電圧源をスイッチを介して加
算器に接続し、入力に応じて電圧源を選択し、加算器に
接続し、加算結果を出力端子に接続し、各電圧源を選択
したことを示すテーブルを持ち、このテーブルの各々の
値を1回以上積分し、各電圧源をグループに分け、その
電圧源グループを選択したことを示すテーブルを持ち、
このテーブルの各々の値を1回以上積分し、それら積分
結果に応じて電流源グループの選択を行うデジタルアナ
ログ変換器が提供される。
算器に接続し、入力に応じて電圧源を選択し、加算器に
接続し、加算結果を出力端子に接続し、各電圧源を選択
したことを示すテーブルを持ち、このテーブルの各々の
値を1回以上積分し、各電圧源をグループに分け、その
電圧源グループを選択したことを示すテーブルを持ち、
このテーブルの各々の値を1回以上積分し、それら積分
結果に応じて電流源グループの選択を行うデジタルアナ
ログ変換器が提供される。
【0109】また、1つ以上の積分器と量子化器と係数
手段を備えたフィードバック手段と各選択対象の使用さ
れた有無をしめす信号を所定の周波数特性を持ったフイ
ルタ手段に通し、選択対象をグループに分け、その選択
対象グループの使用された有無をしめす信号を所定の周
波数特性を持つたフイルタ手段に通し、その結果に応じ
て選択対象グループの選択を行う選択器を備えた多bi
t内部D/Α変換器により構成されるΔ.Σ変調型デジ
タルアナログ変換器が提供される。
手段を備えたフィードバック手段と各選択対象の使用さ
れた有無をしめす信号を所定の周波数特性を持ったフイ
ルタ手段に通し、選択対象をグループに分け、その選択
対象グループの使用された有無をしめす信号を所定の周
波数特性を持つたフイルタ手段に通し、その結果に応じ
て選択対象グループの選択を行う選択器を備えた多bi
t内部D/Α変換器により構成されるΔ.Σ変調型デジ
タルアナログ変換器が提供される。
【0110】また、1つ以上の積分器と量子化器と係数
手段を備えたフイードバック手段により構成されるΔ一
Σ変調器をカスケード接続したカスケード型Δ−Σ変調
器と、このカスケード型Δ.Σ変調器番こ接続され、各
選択対象の使用された有無を示す信号を所定の周波数特
性を持ったフィルタ手段に通し、選択対象をグループに
分け、その選択対象グループの使用された有無を示す信
号を所定の周波数特性を持ったフイルタ手段に通し、そ
れら結果に応じて選択対象グループの選択を行う選択器
を備えた多bit内部D/Α変換器により構成されるΔ
−Σ変調型デジタルアナログ変換器が提供される。
手段を備えたフイードバック手段により構成されるΔ一
Σ変調器をカスケード接続したカスケード型Δ−Σ変調
器と、このカスケード型Δ.Σ変調器番こ接続され、各
選択対象の使用された有無を示す信号を所定の周波数特
性を持ったフィルタ手段に通し、選択対象をグループに
分け、その選択対象グループの使用された有無を示す信
号を所定の周波数特性を持ったフイルタ手段に通し、そ
れら結果に応じて選択対象グループの選択を行う選択器
を備えた多bit内部D/Α変換器により構成されるΔ
−Σ変調型デジタルアナログ変換器が提供される。
【0111】また、1つ以上の積分器と量子化器と係数
手段を備えたフィードバック手段と各選択対象の使用さ
れた有無を示す信号を所定の周波数特性を持ったフィル
タ手段に通し、選択対象をグループに分け、その選択対
象グループの使用された有無を示す信号を所定の周波数
特性を持ったフイルタ手段に通し、それら結果に応じて
選択対象グループの選択を行う選択器を備えた多bit
内部D/Α変換器により構成されるΔ−Σ変調型アナロ
グデジタル変換器が提供される。
手段を備えたフィードバック手段と各選択対象の使用さ
れた有無を示す信号を所定の周波数特性を持ったフィル
タ手段に通し、選択対象をグループに分け、その選択対
象グループの使用された有無を示す信号を所定の周波数
特性を持ったフイルタ手段に通し、それら結果に応じて
選択対象グループの選択を行う選択器を備えた多bit
内部D/Α変換器により構成されるΔ−Σ変調型アナロ
グデジタル変換器が提供される。
【0112】また、1つ以上の積分器と量子化器と係数
手段を備えたフイードバック手段により構成されるΔ.
Σ変調器をカスケード接続したカスケード型Δ.Σ変調
器と、前記カスケード型Δ−Σ変調器に接続され、各選
択対象の使用された有無を示す信号を所定の周波数特性
を持ったフイルタ手段に通し、選択対象をグループに分
け、その選択対象グループの使用された有無を示す信号
を所定の周波数特性を持ったフイルタ手段に通し、それ
ら結果に応じて選択対象グループの選択を行う選択器を
備えた多bit内部D/Α変換器により構成されるΔ.
Σ変調型アナログデジタル変換器が提供される。
手段を備えたフイードバック手段により構成されるΔ.
Σ変調器をカスケード接続したカスケード型Δ.Σ変調
器と、前記カスケード型Δ−Σ変調器に接続され、各選
択対象の使用された有無を示す信号を所定の周波数特性
を持ったフイルタ手段に通し、選択対象をグループに分
け、その選択対象グループの使用された有無を示す信号
を所定の周波数特性を持ったフイルタ手段に通し、それ
ら結果に応じて選択対象グループの選択を行う選択器を
備えた多bit内部D/Α変換器により構成されるΔ.
Σ変調型アナログデジタル変換器が提供される。
【0113】また、搬送波を複製する複数の複製器と、
入力に応じて前記複製器の出力を選択する選択器によっ
て構成され、各選択対象の使用された有無を示す信号を
所定の周波数特性を持つたフイルタ手段に通し、選択対
象をグループに分け、その選択対象グループの使用され
た有無を示す信号を所定の周波数特性を持ったフィルタ
手段に通し、それら結果に応じて選択対象グループの選
択を行う変調器が提供される。
入力に応じて前記複製器の出力を選択する選択器によっ
て構成され、各選択対象の使用された有無を示す信号を
所定の周波数特性を持つたフイルタ手段に通し、選択対
象をグループに分け、その選択対象グループの使用され
た有無を示す信号を所定の周波数特性を持ったフィルタ
手段に通し、それら結果に応じて選択対象グループの選
択を行う変調器が提供される。
【0114】また、複数のスピーカと、入力に応じて前
記スピーカの出力を選択する選択器によって構成され、
各選択対象の使用された有無を示す信号を所定の周波数
特性を持ったフイルタ手段に通し、選択対象をグループ
に分け、その選択対象グループの使用された有無を示す
信号を所定の周波数特性を持ったフィルタ手段に通し、
それらの結果に応じて選択対象グループの選択を行う電
気音響変換装置が提供される。
記スピーカの出力を選択する選択器によって構成され、
各選択対象の使用された有無を示す信号を所定の周波数
特性を持ったフイルタ手段に通し、選択対象をグループ
に分け、その選択対象グループの使用された有無を示す
信号を所定の周波数特性を持ったフィルタ手段に通し、
それらの結果に応じて選択対象グループの選択を行う電
気音響変換装置が提供される。
【0115】
【発明の効果】以上述べてきたように、本発明を用いる
ことによりハード規模の増加を抑えて、アナログ素子精
度の変換精度への影響を低減でき、動作速度を高くする
ことなく高精度な変換を可能とする。また、素子精度が
必要なくなるため、高価なプロセスやトリミング等が不
要となりコストの低減や小型化が可能となり、さらに、
動作速度の低減による低消費電力化を図ることができ
る。
ことによりハード規模の増加を抑えて、アナログ素子精
度の変換精度への影響を低減でき、動作速度を高くする
ことなく高精度な変換を可能とする。また、素子精度が
必要なくなるため、高価なプロセスやトリミング等が不
要となりコストの低減や小型化が可能となり、さらに、
動作速度の低減による低消費電力化を図ることができ
る。
【図1】本発明の第1の実施例に従った選択装置のブロ
ック図、
ック図、
【図2】図1の選択装置に接続される電流セル回路図、
【図3】図1の選択器の構成を示す図、
【図4】図3に示した比較入れ換え回路の回路図、
【図5】選択器により選択されるキャパシタアレイ回路
を示す図、
を示す図、
【図6】第2の実施例に従った選択装置のブロック図、
【図7】選択信号のフォーマットを示す図、
【図8】第2実施例の誤差に関する等価回路を示す図、
【図9】第2実施例の誤差に関するシミュレーション結
果を示す図、
果を示す図、
【図10】第3の実施例に従った選択装置のブロック
図、
図、
【図11】第3の実施例に関連し、木構造で階層的にセ
ルをグループ分けした選択装置のブロック回路、
ルをグループ分けした選択装置のブロック回路、
【図12】第3の実施例の選択装置に接続されるコンパ
レータ回路のブロック図、
レータ回路のブロック図、
【図13】第4の実施例に従った選択装置のブロック
図、
図、
【図14】第4の実施例に関連し、木構造で階層的にセ
ルをグループ分けした選択装置のブロック回路、
ルをグループ分けした選択装置のブロック回路、
【図15】第4の実施例の選択装置に接続されるコンパ
レータ回路のブロック図、
レータ回路のブロック図、
【図16】第5の実施例の選択装置に関し、図10およ
び図13に使用されるフィルタのブロック図、
び図13に使用されるフィルタのブロック図、
【図17】第6の実施例に従った選択装置のブロック
図、
図、
【図18】第7の実施例に従った選択装置のブロック
図、
図、
【図19】第8の実施例に従った選択装置のブロック
図、
図、
【図20】第9の実施例に従った選択装置のブロック
図、
図、
【図21】第9実施例の誤差に関するシミュレーション
結果を示す図、
結果を示す図、
【図22】第10の実施例であり、本発明の選択装置を
用いた送信器のブロック図、
用いた送信器のブロック図、
【図23】第11の実施例に従った選択装置のブロック
図、
図、
【図24】第12の実施例に従った選択装置のブロック
図、
図、
【図25】第13の実施例に従った選択装置のブロック
図、
図、
【図26】第14の実施例に従った選択装置のブロック
図、
図、
【図27】第15の実施例に従った選択装置のブロック
図、
図、
【図28】第16の実施例に従った選択装置のブロック
図、
図、
【図29】第17の実施例に従った選択装置のブロック
図、
図、
【図30】第18の実施例に従った選択装置のブロック
図、
図、
【図31】第19の実施例に従った選択装置のブロック
図、
図、
【図32】
【符号の説明】 13…選択器、 14、141 〜14n …積分器、 211 〜21n …スイッチ、 221 〜22n …電流セル、 25…D/A変換器、 28…ディザ信号発生器、 30…D/A変換器。 X1 〜X8 …レジスタ X21、X22、X31、X32…レジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03M 3/04 H03M 1/12 H03H 17/02 641
Claims (4)
- 【請求項1】 階層的に複数のレジスタグループに分け
られる複数のレジスタと、前記レジスタグループの出力
をフィルタ処理するフィルタと、これらフィルタの出力
を重み付け加算し、誤差のある選択対象としての電流源
を選択するための選択信号を生成する加算手段とにより
構成される選択器。 - 【請求項2】 前記複数のレジスタは第1のレジスタグ
ループと、この第1のレジスタグループの出力を再構成
する第2のレジスタグループと、この第2のレジスタグ
ループの出力を再構成する第3のレジスタグループとに
分けられる請求項1記載の選択器。 - 【請求項3】 前記選択信号と前記入力信号とを比較す
る比較手段と、前記比較手段の出力を遅延し、前記レジ
スタに供給する遅延手段とを更に含む請求項1記載の選
択器。 - 【請求項4】 前記選択信号を少なくとも1回以上積分
する積分手段と、入力信号に応じて前記積分手段の出力
が小さい順に前記電流源を選択する選択信号を生成する
請求項1乃至3のいずれか1記載の選択器とを具備する
選択装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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US08/773,899 US5872532A (en) | 1994-09-30 | 1996-12-27 | Selection apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35220395A JP3338268B2 (ja) | 1995-12-28 | 1995-12-28 | 選択装置 |
Publications (2)
Publication Number | Publication Date |
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JPH09186601A JPH09186601A (ja) | 1997-07-15 |
JP3338268B2 true JP3338268B2 (ja) | 2002-10-28 |
Family
ID=18422477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP35220395A Expired - Fee Related JP3338268B2 (ja) | 1994-09-30 | 1995-12-28 | 選択装置 |
Country Status (1)
Country | Link |
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WO2007135928A1 (ja) | 2006-05-21 | 2007-11-29 | Trigence Semiconductor, Inc. | デジタルアナログ変換装置 |
JP5552620B2 (ja) | 2008-06-16 | 2014-07-16 | 株式会社 Trigence Semiconductor | デジタルスピーカー駆動装置と集中制御装置とを搭載した自動車 |
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-
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- 1995-12-28 JP JP35220395A patent/JP3338268B2/ja not_active Expired - Fee Related
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