JPH09186601A - 選択装置 - Google Patents

Abstract

(57)【要約】 【目的】 動作速度が低く抑え誤差を低減し、さらに所
定の周波数における誤差を低減できる選択装置を提供す
ることを目的とする。 【構成】 相互に誤差がある選択対象、例えば電流セル
の各々の使用の有無を１回以上積分し、選択対象をグル
ープに分け、そのグループの使用の有無を１回以上積分
する積分器１４１ 、１４２ と、それらの結果に応じ
て選択対象を選択する選択器１３とにより構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、選択装置、特にＤ
／Ａ変換器での、例えば電流源の出力を選択する選択装
置に関する。

【０００２】

【従来の技術】従来において、デジタル・アナログ（Ｄ
／Ａ）変換器を構成する場合、入力デジタル信号Ｄin
（Ｄinは整数）に対応する電流出力を得るために、Ｄｉ
ｎ個の単位電流セルが選択される。これにより、出力電
流Ｉo はＩo ＝Ｉcell×Ｄinとなり、デジタル・アナロ
グ変換が行なわれる。

【０００３】しかしながら、一般にＤ／Ａ変換器を半導
体集積回路により実現した場合、電流源の出力電流はＩ
ｏはプロセスのばらつきの影響等により誤差を持ってい
る。電流セルの各々の誤差をεi とすれば、Ｉo に含ま
れる誤差は次式（１）によって表される。

【０００４】

【数１】 従って、微分直線誤差ＤＮＬは、次式（２）の値とな
り、プロセスばらつき、即ち製造装置および製造過程に
おけるばらつきがそのままＤ／Ａ変換の誤差に反映さ
れ、変換精度を決定してしまう。

【０００５】

【数２】 このため、この方式では、高精度な変換を行なうには高
価な高精度プロセスを用いるか、トリミング等による調
整が必要となり、コストアップとなってしまう。この問
題を改善した方法としてダイナミックエレメントマッチ
ング法［１］がある。この方法では、変換時間をＴs 、
ビット数をｎＤＡとしたときＴs ／２ｎDA ごとに用い
る電流セルを切り替え、各々の変換において全てのセル
を均等に用いるようにする。このようにすると、出力電
荷Ｑout は、次式（３）で表される。

【０００６】

【数３】 ここで、Ｉi は次式に示されるようなｉ番目のセルの出
力電流である。

【０００７】

【数４】 但し、

【０００８】

【数５】 は定数である。

【０００９】これにより、各電流セルの誤差はゲイン誤
差にのみ影響するようになり、ばらつきがあった場合に
おいても高い変換精度を実現することが可能となる。即
ち、各セルの誤差を時間平均して精度を改善しようとす
るものである。

【００１０】しかし、ダイナミックエレメントマッチン
グ法では、各セルの選択は変換時間の１／２ｎＤＡ で
行なう必要があり、素子には高速動作が要求される。

【００１１】そこで、これを改良した方法として、特開
平０６−２６１２８１号公報がある。これは、それぞれ
のセルの使用の有無を１回以上積分し、その積分結果に
応じてセルを選択するものである。これによれば、任意
の周波数におけるバラツキに起因する雑音を低減するこ
とが可能である。しかしながら、前記公報の提案におい
ては、積分結果の小さい順に選択するとしているが、こ
れをハードウエアで実現するのは容易ではなく、実現で
きた場合においてもハードウェア規模が大きくなる。

【００１２】

【発明が解決しようとする課題】上述したように従来の
方法において素子、例えば電流セルのばらつきによって
性能が大幅に悪化してしまう欠点があった。また、ダイ
ナミックエレメントマッチング法を用いた場合において
は、高速に切り替えを行なう必要があり、高速変換動作
を実現するのが困難であった。

【００１３】

【課題を解決するための手段】本発明は、動作速度を低
く抑え、誤差を低減し、さらに所定の周波数における誤
差を低減できる選択装置を提供することを目的とする。

【００１４】本発明によると、誤差を持つ各選択対象の
使用された有無を１回以上積分し、選択対象をグループ
に分け、そのグルーブの使用された有無を１回以上積分
し、それらの積分結果に応じて選択対象の選択を行う選
択装置が提供される。

【００１５】

【発明の実施の形態】以下、図面を参照してこの発明を
詳細に説明する。

【００１６】図１は、この発明の第１の実施例の選択装
置のブロック回路を示し、図２に示されるように電流セ
ル回路に接続される。

【００１７】図１に示されるように、選択装置は、入力
端子１１と出力端子１２との間に接続される選択器１３
とこの選択器１３の出力端子に接続される２段の積分
器、即ち第１及び第２の積分器１４１ 及び１４２ と
で構成される。２段の積分器１４１ 及び１４２ の出
力端子は選択器１３の制御端子に接続され、選択器１３
は、入力信号に応じて第１及び第２の積分器１４１ 及
び１４２ の線形和が小さい順に選択した選択信号を出
力する。この選択信号は、選択可能な選択対象から入力
に応じた数だけ選択対象、即ち電流セルを選択する信号
である。この選択信号は積分器１４１ 及び１４２ に
供給され、積分される。図３は、セル数が８の場合の選
択器１３の構成を示している。同図において、左側が入
力であり、右側が出力であり、図中の矢印は比較の方向
を表している。図３における四角は比較入れ換え回路３
１を示し、２つの入力の比較を行い、その比較の結果に
応じて、入力信号の入れ換えをおこなう。例えば、矢印
が上向きで入力の上側をΑ，下側をＢとした時、Α＞Ｂ
であれば、上側にΑ，下側にＢを出力し、ΑくＢの場合
には上側にＢ，下側にΑを出力する。図中の矢印が反対
向きの場合には、比較を逆に行い、Α＞Ｂであれば、上
側にΒ，下側にΑを出力し、Α＜Ｂの場合には上側に
Α，下側にＢを出力するようにする。このように構成す
ると、右側の出力には上から大きい順に入力が並び変え
られて出力される。選択器１３では、入力信号に従った
選択すべきセルの個数だけ下から順番に選択すればよ
い。図３に示した比較入れ換え回路３１の回路構成が図
４に示されている。入力されたΑ，ＢはΑとＢがコンパ
レータ（Comp）３２によって比較され、これに基づきマ
ルチプレクサ（MUX ）３３、３４によって選択される。
これによりＡ，Ｂの入れ換えが実現される。

【００１８】従来のソート回路では、−般に比較回路は
（ｎ／２）（ｎ−１）だけ必要になり、選択可能な素子
数ｎが大きい場合、事実上構成が困難になり、ソフトウ
ェア等による実現方法をとることになる。この場合に
は、実行速度が制限される欠点があった。−方、この方
法によれば、図３に示されたソート回路の段数は入力を
Ｎとすると、( １／２) ｌｏｇ２ Ｎ（ｌｏｇ２ Ｎ＋
１）段だけ必要となり、比較入れ換え回路は（１／４）
ｌｏｇ２ Ｎ（ｌｏｇ２ Ν＋１）Ｎだけ必要となる。
従って、従来の方法に比ぺ大幅にハード規模が小さくな
り、実現が容易になる。

【００１９】これにより、各々の電流セルが誤差を持っ
ている場合においても、電流セル全体の出力の誤差を低
減することができる。また、従来のダイナミックエレメ
ントマツチング法のように各セルの選択を変換時間の１
／２ｎ DAで行なう必要が無く、素子には高速動作が要
求されない。

【００２０】この実施例においては、選択対象として電
流セルを用いたが、一般に誤差を有する値を加算し、出
力を得る装置に対して本発明は有効である。そのー例と
して図５にキヤパシタアレイを示す。ｃｋｌでキャパシ
タをチャージし、クロックｃｋ２で選択されたキャバシ
タｃ２を接続し、このキャパシタｃ２に入力に応じたチ
ャージを転送し出力を得る。このキャパシタの選択に本
発明の選択器を用いてＤ／Α変換器を構成すれば、キャ
バシタに誤差があった場合にもその影響を低減すること
ができる。

【００２１】次に、図６を参照して本発明の選択装置の
具体的な例を第２の実施例として説明する。この実施例
においては、ｚ-1で示した遅延素子及び加算器により積
分器１４１ 及び１４２ が構成され、積分器１４２
の出力は選択器１３に入力される。

【００２２】ここで、選択器１３の出力である選択信号
は、図７に示したような複数の信号成分によって構成さ
れていて、それぞれの信号成分は０，１の２値を取りう
る。信号成分が１であれば、対応する電流セルが選択さ
れ、０であれば、選択されない。また、積分器１４１
及び１４２ は、これら選択信号成分をそれぞれ積分す
る。従って、複数の積分器が並列に接続されているもの
と考えてもよい。

【００２３】ここで、図２に示された電流セルの電流Ｉ
i は、次式（４）及び（５）と表される。

【００２４】

【数６】 また、時刻ｋにおける選択信号を表すベクトルを次式
（６）によって表される。

【００２５】

【数７】 入力信号をＵ(k) とし、Ｕ(k) は０からｎまでの値をと
る整数とする。

【００２６】選択器１３は、積分器１４１ 及び１４２
の出力Ｉｎ(k) の値の小さい順に入力に応じた数だけ
選択信号を１とするように動作する。

【００２７】Ｘ(k) は、選択される電流セルを示してお
り、電流出力Ｉout は、次式（７）及び（８）によって
求められる。

【００２８】

【数８】 ただし、＜・，・＞はベクトルの内積を表す。

【００２９】さて、ここでＸは上述したようにセルの選
択を表すベクトルであるが、式（７）が示すように実際
に出力される電流には誤差Ｉouterrが含まれている。こ
れは、次式（９）及び（１０）で表すことができる。

【００３０】

【数９】

【００３１】

【数１０】 従って、Ｘ(k) は出力に含まれる誤差を決めるものでも
ある。また、式（４）、式（５）より、次式（１１）が
得られる。

【００３２】

【数１１】 従って、選択器１３が積分器１４１ 及び１４２ の出
力Ｉｎ(k) の値の小さい順に入力に応じた数だけ選択信
号を１とするように動作するということは、入力数だけ
の要素を用いてＩｎ(k) ベクトルと逆向きのベクトルに
最も近いベクトルＸ(k) を選ぶことと同等といえる。

【００３３】このときの誤差ベクトルを次式（１２）で
表す。

【００３４】

【数１２】 この場合、変換をＱ(z) と書くならば、この実施例の誤
差に関する等価回路を図８に示したように表すことがで
きる。この等価回路において誤差ＱからＸへの伝達関数
は次式（１３）によって求められる。

【００３５】

【数１３】 α1 ＝１，α2 ＝１とすれば、次式（１４）が成立す
る。

【００３６】

【数１４】 これにより、Ｑ(z) にはノイズシェーピング項（１−ｚ
−１）２ が掛かっており、Ｑ(z) は２次のシェーピン
グを受けることがわかる。この出力における誤差信号の
シミュレーション結果が図９に示される。低周波領域に
おいて、誤差が抑圧されていることがこの図よりわか
る。

【００３７】実際の出力は、図２に示された出力Ｉo を
電流出力とするか、電流−電圧変換して電圧出力を得れ
ばよい。

【００３８】以上のように、本実施例を用いることによ
り、電流セルの各々の誤差の影響はＤＣ付近では大幅に
低減され、素子にばらつきがあった場合においても高精
度なＤ／Ａ変換器を構成することが可能となる。また、
高精度なプロセスを必要としなくなるため、コストの低
減をはかることもできる。

【００３９】次に、前記比較入れ換え回路３１を不要に
した第３の実施例を図１０，図１１，図１２を参照して
説明する。

【００４０】図１０によると、レジスタアレイ４１の各
一対のレジスタＸ1 、Ｘ2 ；Ｘ3 、Ｘ4 ；・・・；Ｘ7
、Ｘ8 が対応する一対のフィルタ（filter) ４２を介
して対応する比較器４３の入力に接続される。各比較器
４３の出力は対応する一対の重み付け用係数器Ｗ11、Ｗ
12・・・Ｗ14に入力される。一対の係数器の出力は対応
する一対の加算器４４に入力される。

【００４１】一方、一対のレジスタＸ21、Ｘ22は図１１
に示されるように一対のレジスタＸ1 、Ｘ2 およびＸ3
、Ｘ4 の出力を再構成しており、一対のフィルタ４５
を介して比較器４６の入力に接続される。比較器４６の
出力は対応する一対の重み付け用係数器Ｗ21、Ｗ22の入
力に接続される。これら一対の係数器Ｗ21、Ｗ22の出力
は対応する加算器４４の入力に接続される。同様に、一
対のレジスタＸ31、Ｘ32は図１１に示すように一対のレ
ジスタＸ21、Ｘ22およびＸ23、Ｘ24の出力を再構成して
おり、一対のフィルタ４７を介して比較器４８の入力に
接続される。比較器４８の出力は対応する一対の重み付
け用係数器Ｗ31の入力に接続される。この一対の係数器
Ｗ31の出力は対応する加算器４４の入力に接続される。
即ち、加算器４４は、係数器Ｗ11（Ｗ12）、Ｗ21および
Ｗ31の出力を加算する加算器と、係数器Ｗ13（Ｗ14）、
Ｗ22およびＷ31の出力を加算する加算器とを有する。

【００４２】前述の実施例では、選択信号Ｘn を積分
し、この値が小さいセルを選択するように構成してい
た。この実施例では、選択信号（Ｘn ）および図１１に
示したように選択信号（Ｘn ）を元に木構造の構成を用
い、セルを階層的なグループに分け、そのグループの選
択された回数を元に新たにレジスタを構成している。即
ち、レジスタＸ1 〜Ｘ8 をグループ分けし、各レジスタ
グループの出力がレジスタＸ21〜Ｘ24により再構成され
る。また、レジスタＸ21〜Ｘ24をグループ分けし、各レ
ジスタグループの出力がレジスタＸ31およびレジスタＸ
32により再構成される。これらのレジスタＸn （即ち、
Ｘ1 〜Ｘ8 ）およびＸnn（即ち、Ｘ21、Ｘ22、Ｘ31、Ｘ
32) の出力をフィルタを通し、図１０に示したようにそ
れらレジスタの出力を重み付け加算し、出力Ｏn （即
ち、Ｏ1 〜Ｏ8 ）を得る。即ち、フィルタは前述の実施
例のように２回の積分であれば、２次のシェーピング特
性を得ることができ、バンドパス特性とすれば、バンド
リミット特性のシェービング特性を得ることが可能とな
る。ここで、重みＷnnを適当に選ぶことにより出力Ｏ1
〜Ｏ8 には重複の無い値を得ることが可能である。例え
ば、Ｗ11＝４、Ｗ12＝４、Ｗ13＝４、Ｗ14＝４、Ｗ21＝
２、Ｗ22＝２、Ｗ31＝１とすればよい。このとき、下位
（Ｘn に近い方）に重みを大きくすれば、グループ内の
セルの選択が均等に行われるようになり、逆に上位の重
みを大きくすれば、各グループの選択が均等に行われる
ようになる。

【００４３】重複の無い値が得られるように重みＷnnを
適当に選んだ場合、図１２に示したコンパレータ回路を
用いることにより、比較人れ換え回路を用いること無し
に選択器を構成することが可能となる。このコンパレー
タ回路によると、出力Ｏ1 〜Ｏ8 を入力と比較する複数
の比較器( ＣＯＭＰ) が設けられ、これらの比較器の出
力は遅延回路（Ｄ）を介してレジスタＸ1 〜Ｘ8 に送ら
れる。

【００４４】上記実施例の方法を用いた場合に必要とな
るコンパレータの数は、Ｎ−１となり、前述の実施例と
比べてもおよそ４／ｌｏｇ２ Ｎ（ｌｏｇ２ Ｎ＋１）
の数のコンパレータで構成でき、Ｎが大きくなった場合
に、本実施例の方式が有利であることが分かる。

【００４５】次に、前記実施例のセル数をＮとした場合
の第４の実施例を図１３、図１４、図１５を参照して説
明する。

【００４６】この実施例によると、レジスタアレイ５１
の各一対のレジスタＸ1 、Ｘ2 ；Ｘ3 、Ｘ4 ；・・・；
Ｘn-2 、Ｘn が対応する一対のフィルタ（filter) ５２
を介して対応する比較器５３の入力に接続される。各比
較器５３の出力は対応する重み付け用係数器Ｗ11、Ｗ12
・・・Ｗn に入力される。比較器５３および対応する係
数器の出力は対応する一対の加算器５４に入力される。

【００４７】一方、一対のレジスタＸ21、Ｘ22は図１４
に示されるように一対のレジスタＸ1 、Ｘ2 ；・・・；
Ｘn-2 、Ｘn の出力を再構成しており、一対のフィルタ
５５を介して比較器５６の入力に接続される。比較器５
６の出力は対応する重み付け用係数器Ｗ21の入力に接続
される。比較器５６および対応する係数器の出力は対応
する加算器５４の入力に接続される。同様に、一対のレ
ジスタＸn1、Ｘn2は一対のフィルタ５９を介して比較器
６０の入力に接続される。比較器６０の出力は対応する
重み付け用係数器Ｗn1の入力に接続される。比較器６０
および係数器Ｗn1の出力は対応する加算器５４の入力に
接続される。

【００４８】また、一対のレジスタＸ31、Ｘ32は図１４
に示されるように一対のレジスタＸn1、Ｘn2；・・・；
Ｘn-2 、Ｘn の出力を再構成しており、一対のフィルタ
５７を介して比較器５８の入力に接続される。比較器５
８の出力は対応する重み付け用係数器Ｗ31の入力に接続
される。比較器５８および係数器Ｗ31の出力は対応する
加算器５４の入力に接続される。同様に、一対のレジス
タＸn1、Ｘn2は一対のフィルタ５９を介して比較器６０
の入力に接続される。比較器６０の出力は対応する重み
付け用係数器Ｗn1の入力に接続される。比較器６０およ
び係数器Ｗn1の出力は対応する加算器５４の入力に接続
される。即ち、加算器５６は、比較器５３、５６、５８
の出力を加算する加算器と、比較器５３、５６、５８、
６０の少なくとも１つの出力および係数器Ｗ11（Ｗ1
2）、Ｗ21、Ｗ31およびＷn1の少なくとも１つの出力を
加算する加算器とを含む。

【００４９】即ち、この実施例でも、図１４に示したよ
うにレジスタを階層的にグループ化して構成することに
より、Νが大きくなった場合においても容易に実現する
ことが可能である。また前述したように、重複の無い値
が得られるように重みＷnnを適当に選んだ場合、図１５
に示したコンパレータ回路を用いることにより、比較人
れ換え回路を用いること無しに選択器を構成することが
可能となる。この実施例の方法を用いた場合に必要とな
るコンパレータの個数は約Νのオーダーでしかない。

【００５０】次に、図１０および図１３に示されたフイ
ルタの実施例を図１６を参照して説明する。この実施例
においては、１つの積分器１４を用いフィルタの構成を
簡略化している。ノイズシェーピング特性は１次となり
緩やかになるためオーバーサンプリング比を大きく取れ
ない場合には有効である。また、後置されるフィルタの
特性も緩和できる。

【００５１】また、α2 によりシェーピングによりノイ
ズが抑圧される周波数を設定することができる。たとえ
ば、α2 ＝−１とすれば、サンプリング周波数の１／２
に設定できる。

【００５２】図１７に別のフィルタを用いた第６の実施
例が示されている。この実施例によると、３個の積分器
１４１ 、１４２ 及び１４３ が接続され、これによ
り、３次のシェピング特性を実現している。高次のシェ
ーピング特性とすることにより、さらにＤＣ付近におけ
るノイズを低減でき、高精度な変換が可能となる。

【００５３】このときの誤差に関する伝達特性は、次式
（１５）で表すことができる。

【００５４】

【数１５】 ここで、一般に３次以上のΔ−Σ変調器では、上記伝達
関数の極を原点に配置した場合、動作が不安定になるた
めに、極を単位円の内側の安定な点に配置する必要があ
る。

【００５５】同様にして、さらに高次のシェーピング特
性を実現することができる。ｎ次の場合の第７の実施例
が図１８に示されている。この実施例によると、ｎ段の
積分器１４１ 〜１４ｎ が設けられている。このよう
に、次数を上げることによりさらに精度を向上させるこ
とが可能となる。

【００５６】次に、ｎ次の場合の別の構成法を用いた場
合の第８の実施例を図１９を参照して説明する。

【００５７】この実施例では、選択信号出力端子１２と
選択器１３の制御端子との間にディジタルフイルタ１５
が接続されている。このディジタルフイルタ１５は、選
択信号を入力とする、複数の遅延回路ＤＬ１ 〜ＤＬｎ
と、前記複数の遅延回路にそれぞれ接続され、選択器
１３に接続される複数の係数回路α１ 〜αｎ と、遅
延回路ＤＬ１ 〜ＤＬｎ にそれぞれ接続され、選択信
号出力端子１２に接続される複数の係数回路β１ 〜β
ｎ とによって構成される。

【００５８】このように構成することにより、任意の点
にノイズ伝達特性の零点及び極を配置することが可能と
なる。従って、ＤＣ付近での誤差を低減するばかりでな
く、高い周波数においての誤差を低減することも可能で
ある。例えば、４次の場合で原点に２つの零点、ｆs ／
ｍに２つの零点を設定するには、図中点線で示した部分
のＦinからＦout への伝達関数をＦ(z) ＝［ｚ（z)］／
［Ｐ(z) ］としたとき、βi を次式（１６）で示すよう
に決めればよい。

【００５９】

【数１６】 この時、極の設定は、αi で行なう。この方式を用いる
ことにより、スーパーヘテロダイン方式における中間周
波数信号の如とき、バンドパス信号を直接変換すること
も可能となる。

【００６０】例として、２次でｆs ／４に零点を置きｆ
s ／４における精度を向上させた第９の実施例が図２０
に示している。この実施例では、ディジタルフイルタ１
５の係数が、α1 ＝０，α2 ＝−１，α3 ＝０，β1 ＝
０，β2 ＝１としている。このときの誤差の周波数特性
のシミュレーション結果が図２１に示されている。この
シミュレーション結果より、ｆs ／４付近の誤差成分は
ノイズシェーピングにより低減されていることが分か
る。

【００６１】さらに、図２２は、第１０の実施例に関し
本発明を用いた送信器を示している。これによると、入
力されたデジタル信号は、本発明を用いたＤ／Ａ変換器
１２５によりアナログ信号へ変換され、フィルタ１２６
により不要な信号を減衰させ周波数変換したのち増幅器
１２７により増幅し出力を得ている。

【００６２】ここで、入力デジタル信号は必要な変調を
ほどこされたＩＦ信号を用いる。これにより高精度のア
ナログ変調器が不要となり、本発明の選択装置を用いた
Ｄ／Ａ変換器１２５により高精度のデジタル−アナログ
変換が実現され、高精度のＩＦ信号を得ることができ
る。従って、精度の高い送信器を容易に構成することが
可能となる。

【００６３】ＩＦ周波数が低い場合は、直接搬送波周波
数の信号をデジタル変調で作り変えることより周波数変
換器を省略することも可能である。

【００６４】次に、本発明にディザ信号を用いた第１１
の実施例を図２３を参照して説明する。

【００６５】上述した実施例において、入力信号にＤＣ
信号を与えた場合には、電流セルの選択が周期的とな
り、特定の周波数に雑音成分が集中してしまう欠点があ
る。

【００６６】この実施例では、ディザ信号発生器１２８
のディザ信号を入力信号に加算器１２９によって加算
し、これによりＤＣ入力時にも入力に変化を与えるよう
にし、雑音成分の集中を減少させている。加算されたデ
ィザ信号は、Ｄ／Ａ変換器１３０を介して出力側の加算
器１３１で減算することで取り除いている。また、出力
信号をローパスフィルタに接続し、最終的な出力を得る
場合には、ディザ信号の周波数をローパスフィルタのカ
ットオフ周波数より高い周波数とすることによりこれを
取り除くこともできる。

【００６７】次に、本発明をΔ−Σ変調型Ｄ／Ａ変換器
の内部Ｄ／Ａ変換器に用いた場合の第１２の実施例を図
２４を参照して説明する。

【００６８】この実施例によると、積分器１３１１ 及
び１３１２ と量子化器１３２と係数器１３３１ 及び
１３３２ と遅延回路１３４とを備えたフィードバック
回路がＤ／Ａ変換器１３５に接続されている。このＤ／
Ａ変換器１３５にこの発明の選択装置が設けられてい
る。

【００６９】Δ−Σ変調型Ｄ／Ａ変換器の内部Ｄ／Ａ変
換器としては、多くの場合、原理的に相対誤差の発生し
ない１ｂｉｔのものが用いられている。この場合に、本
発明の選択装置を用いたＤ／Ａ変換器を用いれば、相対
誤差はもちろん、絶対誤差も低減することができる。上
述したように、一般に生成された基準電圧や電流には誤
差が含まれている。この誤差が、真値を中心に分布し、
その平均が０である場合には、その絶対精度の誤差も低
減することができる。

【００７０】また、Δ−Σ変調型Ｄ／Ａ変換器の内部Ａ
／Ｄ及びＤ／Ａ変換器に多ｂｉｔ型のものを用いた場
合、Ａ／Ｄ及びＤ／Ａのデータ長を１ｂｉｔ長くするご
とにＳ／Ｎを６ｄＢ改善することができる。しかし、内
部Ｄ／Ａ変換器が発生する雑音はそのまま出力に現われ
てしまう。従来、内部Ｄ／Ａ変換器に多ｂｉｔ型のもの
を用いた場合、内部Ｄ／Ａ変換器の変換精度は一般に目
標とする変換精度より低いため、全体の変換精度はこの
内部Ｄ／Ａ変換器の精度によって決定され、高い変換精
度を実現することはできなかった。また、高い変換精度
を実現するためにはトリミングなどを行なう必要があ
り、コストの上昇をともなってしまう欠点があった。

【００７１】Δ−Σ変調型Ｄ／Ａ変換器の内部Ｄ／Ａ変
換器に本発明の選択装置を用いたＤ／Ａ変換器を用いれ
ば、内部Ｄ／Ａ変換器を構成する電流セル等の素子精度
の影響はＤＣ付近において大幅に低減される。このた
め、本発明を用いた場合、素子精度の悪いプロセスなど
を用いても全体の変換精度の向上を図ることが可能とな
る。

【００７２】また、一般に、３次以上のΔ−Σ変調器は
動作において不安定になるが、内部Ａ／Ｄ及びＤ／Ａ変
換器に多ビット型のものを用いた場合には、安定に動作
させることが可能である。Δ−Σ変調器の次数を上げる
ことができれば、オーバーサンプリング比を下げること
が可能となり、高速な素子を使う必要がなくなる。ま
た、同じオーバーサンプリング比で動作させた場合に
は、さらに高精度な変換を実現することが可能となる。

【００７３】ここで、上記Δ−Σ変調器及び本発明の選
択装置にバンドパス型のものを用いれば、バンドパス
型、即ち任意の周波数における変換精度を向上させたＤ
／Ａ変換器を実現することもできる。その例としてｆs
／４に零点を置きｆs ／４における精度を向上させた実
施例を図２５に示したバンドパス型Δ−Σ変調器の内部
Ｄ／Ａ変換器１３５に図２０に示したバンドパス型選択
装置を用いたＤ／Ａ変換器が用いられる。

【００７４】さらに、図２４に示した実施例において
は、選択装置の入力、即ち内部Ｄ／Ａ変換器１３５の入
力はΔ−Σ変調器の出力となる。このため、入力信号に
ＤＣを与えられた場合においても、選択装置の入力はΔ
−Σ変調を受けた信号となる。また、Δ−Σ変調器のＤ
／Ａ変換器１３５を多ｂｉｔ型とすれば、変調器自体に
おける雑音成分の集中は低減される。従って、本発明の
選択装置にＤＣ信号を直接入力した場合、特定の周波数
に雑音成分が集中する欠点があるが、この実施例の場合
はこの影響を低減することができる。

【００７５】次に、図２６を参照して本発明をカスケー
ド型Δ−Σ変調Ｄ／Ａ変換器の内部Ｄ／Ａ変換器１３５
に用いた場合の第１４の実施例を説明する。

【００７６】カスケード型Δ−Σ変調器は、積分器１３
１を含むΔ−Σ変調器をカスケード接続することにより
高次の変調器を実現した変調器であり、３次以上の変調
器を構成した場合でも安定とすることができ、ＭＡＳＨ
型とも呼ばれている。

【００７７】ＭＡＳＨ型の欠点は、各々のΔ−Σ変調器
の出力を１ｂｉｔとした場合においても最終的な出力は
多ｂｉｔとなってしまい、多ｂｉｔのＤ／Ａ変換器が必
要な点である。変調器全体の性能は、この多ｂｉｔのＤ
／Ａ変調器の性能によって制限されており、従来このＤ
／Ａ変換器はＰＷＭなどを用いて実現されていた。ＰＷ
Ｍを用いた場合、Ｄ／Ａの変換時間の数分の１の時間の
パルスを用いる必要があり、非常に高速なクロック周波
数を必要としていた。このため、高い変換精度を実現す
るためには高速素子を必要とし、また、消費電力も大き
なものとなっていた。

【００７８】本発明の選択装置を用いたＤ／Ａ変換器
を、上記ＭＡＳＨ型Ｄ／Ａ変換器の内部変換器１３５と
して用いれば、高速なクロックを必要とせず、高精度な
変換を実現することが可能となる。また、クロック周波
数を下げることができ、消費電力を低減することも可能
である。

【００７９】本実施例においては、カスケード接続され
た各々のΔ−Σ変調器は積分器が１つである１次変調器
の場合を示したが、積分器をｎ個接続したｎ次のタイプ
としてもよい。

【００８０】次に、本発明をΔ−Σ変調型Ａ／Ｄ変換器
の内部Ｄ／Ａ変換器に用いた場合の第１５の実施例を図
２７を参照して説明する。

【００８１】Δ−ΣＤ／Ａ変換器の内部Ａ／Ｄ変換器１
３５及びＤ／Ａ変換器１３６に多ｂｉｔ型のものを用い
た場合、Ａ／Ｄ及びＤ／Ａ変換器のデータ長を１ｂｉｔ
長くするごとにＳ／Ｎを６ｄＢ改善することができる。
しかし、内部Ｄ／Ａ変換器１３５が発生する雑音はその
まま出力に現われてしまう。従来、内部Ｄ／Ａ変換器に
多ｂｉｔ型のものを用いた場合、内部Ｄ／Ａ変換器の変
換精度は一般に目標とする変換精度より低いため、全体
の変換精度はこの内部Ｄ／Ａ変換器の精度によって決定
され、高い変換精度を実現することはできなかった。ま
た、高い変換精度を実現するためにはトリミングなどを
行なう必要があり、コストの上昇を伴ってしまう欠点が
あった。

【００８２】Δ−Σ変調型Ｄ／Ａ変換器の内部Ｄ／Ａ変
換器１３５に本発明の選択装置を用いたＤ／Ａ変換器を
用いれば、電流セル等の内部Ｄ／Ａ変換器を構成する素
子精度の影響はＤＣ付近において大幅に低減される。こ
のため、本発明を用いた場合、素子精度の悪いプロセス
などを用いても全体の変換精度の向上を図ることが可能
となる。

【００８３】また、一般に３次以上のΔ−Σ変調器は不
安定になるが、内部Ａ／Ｄ及びＤ／Ａ変換器に多ビット
型のものを用いた場合には安定に動作させることが可能
である。Δ−Σ変調器の次数を上げることができれば、
オーバーサンプリング比を下げることが可能となり、高
速な素子を使う必要がなくなる。また、同じオーバーサ
ンプリング比で動作させた場合には、さらに高精度な変
換を実現することが可能となる。

【００８４】図２７に示した内部Ｄ／Ａ変換器１３６の
出力は係数器１３３１ 及び１３３２ を介してそれぞ
れ積分器１３１１ 、１３１２ の入力に接続されてい
る。Δ−Σ変調器における、Ｄ／Ａ変換器１３６の誤差
の影響は初段が最も大きいため、本発明の選択装置を用
いたＤ／Ａ変換器を初段のＤ／Ａ変換に用いるだけでも
大きな効果を得ることが可能である。

【００８５】ここでは、ＤＣに零点を持ったΔ−Σ変調
器について述べてきたが、上記Δ−Σ変調器及び本発明
の選択装置にバンドパス型のものを用いれば、バンドパ
ス型、即ち任意の周波数における変換精度を向上させた
Ｄ／Ａ変換器を実現することもできる。

【００８６】その例としてｆs ／４に零点を置きｆs ／
４における精度を向上させた第１６の実施例が図２８に
示されている。図２８に示したバンドパス型Δ−Σ変調
器の内部Ｄ／Ａ変換器１３６には、図２０に示したバン
ドパス型選択装置を用いたＤ／Ａ変換器１３６が用いら
れている。

【００８７】また、図２７に示した実施例においては、
選択装置の入力、即ち内部Ｄ／Ａ変換器の入力はΔ−Σ
変調器の出力となる。このため、入力信号にＤＣを与え
られた場合においても、選択装置の入力はΔ−Σ変調を
受けた信号となる。また、Δ−Σ変調器のＤ／Ａ変換器
を多ｂｉｔ型とすれば、変調器自体における雑音成分の
集中は低減される。従って、本発明の選択装置にＤＣ信
号を直接入力した場合、特定の周波数に雑音成分が集中
する欠点があるが、この実施例の場合はこの影響を低減
することができる。

【００８８】次に、図２９を参照して本発明をカスケー
ド型Δ−Σ変調Ａ／Ｄ変換器の内部Ｄ／Ａ変換器１３６
に本発明の選択装置を用いた場合の第１７の実施例を説
明する。

【００８９】カスケード型Δ−Σ変調器は、Δ−Σ変調
器をカスケード接続することにより高次の変調器を実現
したもので、３次以上の変調器を構成した場合でも安定
とすることができ、ＭＡＳＨ型とも呼ばれている。

【００９０】ＭＡＳＨ型の欠点は、各々のΔ−Σ変調器
で混入した量子化ノイズをデジタル的にキャンセルする
ため、各Δ−Σ変調器の伝達特性と理想値との違いがキ
ャンセルエラーとなって直接現われるため素子精度への
要求が厳しい点である。

【００９１】そこで、各段に多ｂｉｔの内部Ａ／Ｄ及び
Ｄ／Ａ変換器を用いれば、量子化ノイズ自体を低減で
き、上記のキャンセラーの影響を低減することができ
る。

【００９２】従って、本発明の選択装置を用いたＤ／Ａ
変換器を用いれば、内部Ｄ／Ａ変換器１３６を構成する
電流セル等の素子の精度の影響はＤＣ付近において大幅
に低減されるため高精度の変換器を実現することが可能
となる。

【００９３】ここで、上記のキャンセルエラーの影響は
２段目以降ではノイズシェービングにより低減されるた
めその影響は初段に比べて小さい。このため、初段のみ
に本発明の内部Ｄ／Ａ変換器１３６を用いた場合におい
ても大きな効果を得ることができる。

【００９４】さらに、図３０を参照して第１８の実施例
を説明する。

【００９５】初段におけるキャンセルエラーを低減する
方法として、初段のΔ−Σ変調器を２次以上とする方法
がある。例えば２次の場合には、初段における伝達特性
と理想値との違いがキャンセルエラーに与える影響は、
１次のノイズシェーピングを受ける。このため，素子精
度の影響を低減することができる。

【００９６】さらに内部Ｄ／Ａ変換器１３６に本発明の
選択装置を用いたＤ／Ａ変換器を用いれば、内部Ｄ／Ａ
変換器を構成する電流セル等の素子の精度の影響はＤＣ
付近において大幅に低減されるため、さらに高精度の変
換器を実現することが可能となる。

【００９７】次に、図３１を参照して本発明を振幅変調
器に用いた第１９の実施例を説明する。

【００９８】本実施例では、搬送波発振器ＯＳＣの出力
端子を並列接続されたトランジスタＴＲ１ 〜ＴＲｎ
の各ベース端子に接続し、コレクタ端子に接続した抵抗
Ｒより電圧出力を得ている。ここで、抵抗Ｒとトランジ
スタＴＲ１ 〜ＴＲｎ のコレクタの間にスイッチＳＷ
１ 〜ＳＷｎ を挿入し、スイッチ信号入力に応じて制
御することにより搬送波の振幅を可変し、振幅変調出力
を得ている。このスイッチの制御に、本発明の選択装置
を用いることにより、各トランジスタやスイッチの不完
全性に起因する誤差の影響を緩和し、高精度な変調器を
実現することが可能とする。

【００９９】さらに、搬送波に方形波を用いた場合に
は、トランジスタはスイッチとして動作するため、変調
器をスイッチのみで構成でき、トランジスタの非線形性
による影響が最小限に抑えられ、さらに高精度な変調器
を構成することができる。

【０１００】さらに、図３２を参照して、本発明をスピ
ーカシステムに用いた第２０の実施例を説明する。

【０１０１】複数のスピーカＳＰのグループを多数配置
し、それぞれのスピーカＳＰを図２４の実施例で示した
Ｄ／Ａ変換器１３５の代わりに接続し、図２４の実施例
の入力信号を音声信号に変換する。スピーカＳＰはＤ／
Ａ変換器の入力信号に応じて本発明の選択装置を用いて
選択し、０，１もしくは−１の信号で駆動する。これに
より、スピーカはスイッチのみで駆動できる。このた
め、従来アナログ増幅器で駆動していた場合の増幅器の
性能による劣化を低減することができる。

【０１０２】上述したように本発明によると、誤差を持
つ各選択対象の使用された有無を１回以上積分し、選択
対象をグループに分け、そのグルーブの使用された有無
を１回以上積分し、それらの積分結果に応じて選択対象
の選択を行う選択装置が提供される。

【０１０３】また、誤差を持つ各選択対象の使用された
有無を示す信号を所定の周波数特性を持ったフイル夕回
路に通し、選択対象をグループに分け、そのグループの
使用された有無を示す信号を所定の周波数特性を持った
フィルタ回路に通し、フィルタ処理の結果に応じて選択
対象グループの選択を行う選択器が提供できる。

【０１０４】また、誤差を持つ各選択対象を選択したこ
とを示すテーブルを持ち、このテーブルの各々の値を１
回以上積分し、前記選択対象をグループに分け、そのグ
ルーブを選択したことを示すテーブルを持ち、このテー
ブルの各々の値を１回以上積分し、その結果に応じて選
択対象グループの選択を行う選択器が提供される。

【０１０５】また、複数の電流源をスイッチを介して並
列に接続し、入力に応じて電流源を選択し、出力端子に
接続し、各電流源を選択したことを示すテーブルを持
ち、このテーブルの各々の値を１回以上積分し、前記電
流源をグループに分け、そのグループを選択したことを
示すテーブルを持ち、このテーブルの各々の値を１回以
上積分し、その積分結果に応じて電流源グループの選択
を行うデジタルアナログ変換器が提供される。

【０１０６】また、複数の電流源をスイッチを介して並
列に接続し、入力に応じて電流源を選択し、出力端子に
接続し、各電流源を選択したことを示すテーブルを持
ち、このテーブルの各々の値を１回以上積分し、その結
畢に応じて選択を行うデジタルアナログ変換器におい
て、前記積分結果に基づき階層的に選択対象を決定する
選択器。

【０１０７】また、複数のキャパシタをスイッチを介し
て並列に接続し、入力に応じてキャパシタを選択し、接
続されたキャパシタの電荷に応じて出力を生成し、各キ
ャパシタを選択したことを示すテーブルを持ち、このテ
ーブルの各々の値を１回以上積分し、各キャパシタをグ
ループに分け、そのキャパシタグループを選択したこと
を示すテーブルを持ち、このテーブルの各々の値を１回
以上積分し、その積分結果に応じてキャパシタグループ
の選択を行うデジタルアナログ変換器が提供される。

【０１０８】また、複数の電圧源をスイッチを介して加
算器に接続し、入力に応じて電圧源を選択し、加算器に
接続し、加算結果を出力端子に接続し、各電圧源を選択
したことを示すテーブルを持ち、このテーブルの各々の
値を１回以上積分し、各電圧源をグループに分け、その
電圧源グループを選択したことを示すテーブルを持ち、
このテーブルの各々の値を１回以上積分し、それら積分
結果に応じて電流源グループの選択を行うデジタルアナ
ログ変換器が提供される。

【０１０９】また、１つ以上の積分器と量子化器と係数
手段を備えたフィードバック手段と各選択対象の使用さ
れた有無をしめす信号を所定の周波数特性を持ったフイ
ルタ手段に通し、選択対象をグループに分け、その選択
対象グループの使用された有無をしめす信号を所定の周
波数特性を持つたフイルタ手段に通し、その結果に応じ
て選択対象グループの選択を行う選択器を備えた多ｂｉ
ｔ内部Ｄ／Α変換器により構成されるΔ．Σ変調型デジ
タルアナログ変換器が提供される。

【０１１０】また、１つ以上の積分器と量子化器と係数
手段を備えたフイードバック手段により構成されるΔ一
Σ変調器をカスケード接続したカスケード型Δ−Σ変調
器と、このカスケード型Δ．Σ変調器番こ接続され、各
選択対象の使用された有無を示す信号を所定の周波数特
性を持ったフィルタ手段に通し、選択対象をグループに
分け、その選択対象グループの使用された有無を示す信
号を所定の周波数特性を持ったフイルタ手段に通し、そ
れら結果に応じて選択対象グループの選択を行う選択器
を備えた多ｂｉｔ内部Ｄ／Α変換器により構成されるΔ
−Σ変調型デジタルアナログ変換器が提供される。

【０１１１】また、１つ以上の積分器と量子化器と係数
手段を備えたフィードバック手段と各選択対象の使用さ
れた有無を示す信号を所定の周波数特性を持ったフィル
タ手段に通し、選択対象をグループに分け、その選択対
象グループの使用された有無を示す信号を所定の周波数
特性を持ったフイルタ手段に通し、それら結果に応じて
選択対象グループの選択を行う選択器を備えた多ｂｉｔ
内部Ｄ／Α変換器により構成されるΔ−Σ変調型アナロ
グデジタル変換器が提供される。

【０１１２】また、１つ以上の積分器と量子化器と係数
手段を備えたフイードバック手段により構成されるΔ．
Σ変調器をカスケード接続したカスケード型Δ．Σ変調
器と、前記カスケード型Δ−Σ変調器に接続され、各選
択対象の使用された有無を示す信号を所定の周波数特性
を持ったフイルタ手段に通し、選択対象をグループに分
け、その選択対象グループの使用された有無を示す信号
を所定の周波数特性を持ったフイルタ手段に通し、それ
ら結果に応じて選択対象グループの選択を行う選択器を
備えた多ｂｉｔ内部Ｄ／Α変換器により構成されるΔ．
Σ変調型アナログデジタル変換器が提供される。

【０１１３】また、搬送波を複製する複数の複製器と、
入力に応じて前記複製器の出力を選択する選択器によっ
て構成され、各選択対象の使用された有無を示す信号を
所定の周波数特性を持つたフイルタ手段に通し、選択対
象をグループに分け、その選択対象グループの使用され
た有無を示す信号を所定の周波数特性を持ったフィルタ
手段に通し、それら結果に応じて選択対象グループの選
択を行う変調器が提供される。

【０１１４】また、複数のスピーカと、入力に応じて前
記スピーカの出力を選択する選択器によって構成され、
各選択対象の使用された有無を示す信号を所定の周波数
特性を持ったフイルタ手段に通し、選択対象をグループ
に分け、その選択対象グループの使用された有無を示す
信号を所定の周波数特性を持ったフィルタ手段に通し、
それらの結果に応じて選択対象グループの選択を行う電
気音響変換装置が提供される。

【０１１５】

【発明の効果】以上述べてきたように、本発明を用いる
ことによりハード規模の増加を抑えて、アナログ素子精
度の変換精度への影響を低減でき、動作速度を高くする
ことなく高精度な変換を可能とする。また、素子精度が
必要なくなるため、高価なプロセスやトリミング等が不
要となりコストの低減や小型化が可能となり、さらに、
動作速度の低減による低消費電力化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に従った選択装置のブロ
ック図、

【図２】図１の選択装置に接続される電流セル回路図、

【図３】図１の選択器の構成を示す図、

【図４】図３に示した比較入れ換え回路の回路図、

【図５】選択器により選択されるキャパシタアレイ回路
を示す図、

【図６】第２の実施例に従った選択装置のブロック図、

【図７】選択信号のフォーマットを示す図、

【図８】第２実施例の誤差に関する等価回路を示す図、

【図９】第２実施例の誤差に関するシミュレーション結
果を示す図、

【図１０】第３の実施例に従った選択装置のブロック
図、

【図１１】第３の実施例に関連し、木構造で階層的にセ
ルをグループ分けした選択装置のブロック回路、

【図１２】第３の実施例の選択装置に接続されるコンパ
レータ回路のブロック図、

【図１３】第４の実施例に従った選択装置のブロック
図、

【図１４】第４の実施例に関連し、木構造で階層的にセ
ルをグループ分けした選択装置のブロック回路、

【図１５】第４の実施例の選択装置に接続されるコンパ
レータ回路のブロック図、

【図１６】第５の実施例の選択装置に関し、図１０およ
び図１３に使用されるフィルタのブロック図、

【図１７】第６の実施例に従った選択装置のブロック
図、

【図１８】第７の実施例に従った選択装置のブロック
図、

【図１９】第８の実施例に従った選択装置のブロック
図、

【図２０】第９の実施例に従った選択装置のブロック
図、

【図２１】第９実施例の誤差に関するシミュレーション
結果を示す図、

【図２２】第１０の実施例であり、本発明の選択装置を
用いた送信器のブロック図、

【図２３】第１１の実施例に従った選択装置のブロック
図、

【図２４】第１２の実施例に従った選択装置のブロック
図、

【図２５】第１３の実施例に従った選択装置のブロック
図、

【図２６】第１４の実施例に従った選択装置のブロック
図、

【図２７】第１５の実施例に従った選択装置のブロック
図、

【図２８】第１６の実施例に従った選択装置のブロック
図、

【図２９】第１７の実施例に従った選択装置のブロック
図、

【図３０】第１８の実施例に従った選択装置のブロック
図、

【図３１】第１９の実施例に従った選択装置のブロック
図、

【図３２】

【符号の説明】

１３…選択器、 １４、１４１ 〜１４ｎ …積分器、 ２１１ 〜２１ｎ …スイッチ、 ２２１ 〜２２ｎ …電流セル、 ２５…Ｄ／Ａ変換器、 ２８…ディザ信号発生器、 ３０…Ｄ／Ａ変換器。 Ｘ1 〜Ｘ8 …レジスタ Ｘ21、Ｘ22、Ｘ31、Ｘ32…レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 誤差を持つ各選択対象の使用された有無
   を１回以上積分し、選択対象をグループに分け、そのグ
   ルーブの使用された有無を１回以上積分し、それらの結
   果に応じて選択対象を選択することを特徴とする選択
   器。