JP4707742B2 - デジタルアナログ変換装置 - Google Patents
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Description
本従来例では、デジタル信号を再生する際に生じる量子化雑音を、ノイズシェーピング法を用いて可聴周波数外の高い周波数帯域へ移動している。これにより第2の問題である量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう問題を回避している。
Y =Y1+Y2H3= Y1+Y2NTF1/A1
=X+NTF1Q1+(−A1Q1+NTF2Q2)NTF1/A1
=X+NTF1Q1−NTF1Q1+NTF1NTF2Q2/A1
=X+NTF1NTF2Q2/A1 ・・・・・(数式1)
となり、1段目の量子化雑音を相殺することが出来る。
HFIR(z)=1+z−1+z−2…+z−(n-1) ・・・・・(数式2)
とすると、
H3HFIR=(1−z−1)(1+z−1+z−2…+z−(n-1))
=1−z−n ・・・・・(数式3)
となって、FIRフィルタのタップ数にかかわらず2タップの後置フィルタ(Post filter)で構成出来る。つまり、カスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合に、図4の構成にすることにより、2段目の後置フィルタのタップ数は常に2タップになり、FIRフィルタのタップ数を増やしても、後置フィルタのタップ数が増えることがなく小型化に適している。
H3HFIR=(1−z−1)2(1+z−1+z−2…+z−(n-1))
=1−z−1−z−n+z−(n+1) ・・・・・(数式4)
となり、2段目の後置フィルタのタップ数はFIRフィルタのタップ長にかかわらず4タップとなる。
YFIR=(1+z−1+z−2…+z−(n-1))(X+NTF1NTF2Q2/A1) ・・・(数式5)
となる。
以上説明した様に、カスケード型ΔΣ変調器の各段の変調器の後段にアナログFIRフィルタを後置する場合の一般的なブロック図を図5に示す。ここで、説明の都合上FIRフィルタのタップ数をn、カスケード型ΔΣ変調器の1段目の雑音伝達関数をNTF1=(1−z−1)2、1段目を1ビットの内部変調器で、2段目をnビットの内部変調器で構成している。
YFIR(z)=H1FTR Y1+H2FTR Y2
= H1FTR{X+NTF1Q1}+H2FTR{−Q1+NTF2Q2/A1}
=(a0+a1z-1+a2z-2…+an1z-(n-1)){X+(1−z-1)2Q1}−
(b0−b1z-1−bn-1z-n+bnz-(n+1)){Q1+(1−z-1)2Q2/A1}・・・(数式6)
と表せられる。
YFIR(z)|z=1=(a0+a1+a2…+an1)X−(b0−b0−bn-1+bn)Q1 ・・・(数式7)
となる。2段目の後置フィルタを構成する素子のタップ係数に比例して1段目の量子化雑音が表れることが分かる。単純のために2段目の後置フィルタのタップ係数を、b0=1+εb0、b1=1+εb1、bn-1=1+εbn-1、bn=1+εbn、とすると、
YFIR(z)|z=1=(a0+a1+a2…+an1)X
−(εb0−εb1−εbn-1+εbn)Q1 ・・・(数式8)
となる。したがって、出力にはタップの誤差εbiの積和に比例して1段目の量子化雑音Q1が出力に現れることになる。
本発明のカスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合の2段目の変調器に後置される後置フィルタを、以下のように構成することを特徴としている。
H3HFIR=(1−z−1)(1+z−1+z−2…+z−(n-1))
=(1−z−n)・1 ・・・・・(数式9)
内部変調器の次数を2次にして
H3=NTF1=(1−z−1)2=(1−z−1) (1−z−1)とすれば、
H3HFIR=(1−z−1)(1+z−1+z−2…+z−(n-1)) (1−z−1)
=(1−z−n)・(1−z−1) ・・・・・(数式10)
本発明のデジタルアナログ変換装置のカスケード型ΔΣ変調器に後置される、アナログFIRフィルタと後置フィルタを構成した第1の実施例を図6に示す。本実施例においてはカスケード型ΔΣ変調器の1段目を1ビットの内部変調器で、2段目をnビットの内部変調器で構成しているとする。
入力信号Y2-m(632)が入力される、後置フィルタのユニットは、1クロック遅延を実行するDFFで構成された遅延素子(711)と1クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して入力に接続された、駆動バッファー(712)と一端が駆動バッファーに接続され、一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子(713)と、同様に1クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して出力に接続された、駆動インバータ(714)と、一端が駆動インバータに接続され一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子(715)と、1クロック遅延を実行するDFFで構成された遅延素子(711)の入出力に接続されたインバータ(714)と、前記インバータの出力を、1クロックを分周した信号Φ1によって制御されたスイッチ(715b)により構成されている。
Y2、o(z)=b0(1-Z-1) 、Y2、e(z)=b1(1-Z-1)
但し、Y2、o(z)はk=oddを示し、Y2、e(z)はk=evenを示す。またb0とb1抵抗素子(713)と(715)のバラツキ誤差とする。
となる。
Y2(z)|z=1=0
つまり、スワッピング回路により、直流付近においてはミスマッチの影響が現れなくなり、バラツキに対して1次のミスマッチシェーピングがかかることを示している。
切り替えスイッチを用いない従来の手法(Conventional)においては、低域の雑音が大幅に増加しているのが確認できる。これに対し、本提案の手法を用いた場合(Proposed)は、低域の雑音は周波数が1/2になると6dB雑音が低下していることが分かる。
図9に、本発明のデジタルアナログ変換装置の第2の実施例を示す。本実施例においてはカスケード型ΔΣ変調器の1段目を1ビットの内部変調器で、2段目をnビットの内部変調器で構成しているとする。数式9に示すように、内部変調器の次数を1次にした場合、2段目の伝達関数は(1−z−n)・1になる。(1−z−n)はデジタルで処理するので、1をアナログ的に計算する必要がある。ここでフォーマッターによりの温度計コードに変換された入力信号Y2-m(632)は、一度選択回路(910)に入力され、選択装置からの出力のそれぞれのビットに対応して接続された、駆動バッファー(901)と一端が駆動バッファーに接続され、一端がアナログ的に電圧を加算するように出力端子に接続された抵抗素子(902)をユニット郡により構成されている。前記駆動バッファー(901)と前記抵抗素子(902)のバラツキをミスマッチシェーピング法で除去するために、前記選択回路(910)は、選択回路(910)の出力(921)を遅延素子と加算器で構成された積分回路(911)と積分回路(912)により前記前記駆動バッファー(901)と前記抵抗素子(902)により構成されたユニットの使用頻度を計算して、使用頻度に小さい順に選択するように動作することを特徴としている。
図10に、本発明のデジタルアナログ変換装置の第3の実施例を示す。本実施例においてはカスケード型ΔΣ変調器の1段目を1ビットの内部変調器で、2段目をnビットの内部変調器で構成しているとする。数式10に示すように、内部変調器の次数を2次にした場合、2段目の伝達関数は(1−z−n)・(1−z−1)になる。(1−z−n)はデジタルで処理するので、(1−z−1)をアナログ的に計算する必要がある。ここでフォーマッターによりの温度計コードに変換された入力信号Y2-m(632)は、一度選択回路(1010)に入力され、選択装置からの出力(1020)のそれぞれのビットに対応して後置フィルタのユニット(603)に入力される。
後置フィルタのユニット(603)は、1クロック遅延を実行するDFFで構成された遅延素子(711)と1クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して入力に接続された、駆動バッファー(712)と一端が駆動バッファーに接続され、一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子(713)と、同様に1クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して出力に接続された、駆動インバータ(714)と一端が駆動インバータに接続され、一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子(715)と、1クロック遅延を実行するDFFで構成された遅延素子(711)の入出力に接続されたインバータ(714)と、前記インバータの出力を、1クロックを分周した信号Φ1によって制御されたスイッチ(715b)により構成されている。
本発明のデジタルアナログ変換装置の第4の実施例を図11aに示す。本実施例においてはΔΣ変調器がnビットの出力を持つとする。本実施例では、ΔΣ変調器(1101)のnビットの出力をフォーマッター(1102)により温度計コードに変換された信号Y2-mを、後置フィルタ(1103)でミスマッチシェーピングを行い、その出力を駆動バッファー回路(1104)と抵抗素子(1105)を介してアナログ的に加算している。
第1から第4の実施例で述べたように、本発明の特徴はデジタル入力信号をΔΣ変調器によりノイズシェーピングを行った後にフォーマッターで分割して後置フィルタによりミスマッチシェーピングを行ってから複数の駆動回路を駆動してアナログ的に加算を行うことを特徴とする。
図13aには、第1から第4の実施例で示したデジタルアナログ変換装置を電流で加算する方式で構成した場合の第5の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、電流源(1300)と前記電流源と出力の間に設けられたスイッチ回路(1302)と前記スイッチをデジタル信号で制御するバッファー回路(1301)に置き換えた構成を示している。
また、図13bには、図13aには、第1から第4の実施例で示したデジタルアナログ変換装置を音圧で加算する方式で構成した場合の第6の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、スピーカ装置(1310)と前記スピーカ装置を駆動するボイスコイル(1312)と前記ボイスコイルをデジタル信号で制御する駆動回路(1311)に置き換えた構成を示している。
更に、図13cには、図13aには、第1から第4の実施例で示したデジタルアナログ変換装置を光で加算する方式で構成した場合の第7の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、発光素子(1320)と前記発光素子をデジタル信号で制御する駆動回路(1321)に置き換えた構成を示している。尚、本実施例において発光素子は、ランプやLED等の電気の力で発光することが可能な全てのデバイスを利用することが出来る。
図14aには、図13aには、第1から第4の実施例で示したデジタルアナログ変換装置を圧電素子(ピエゾ素子)で加算する方式で構成した場合の第8の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、圧電素子(1400)と前記圧電素子をデジタル信号で制御するバッファー回路(1401)に置き換えた構成を示している。圧電素子は電気信号を物理的な変位力に変換することが出来るので、実施例14bにあるように複数の圧電素子を平面に並べる(1410)ことで、物理的な変位量を音波として空間で合成したり、共通の振動版を駆動することで加算したり、また実施例14cにあるように、複数の圧電素子を積層(1420)して加算したりする応用に利用可能である。
図15aには、第1から第4の実施例で示したデジタルアナログ変換装置をコイルで発生する磁場を加算する方式で構成した場合の第9の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、コイル(1500)と前コイルをデジタル信号で制御するバッファー回路(1501)に置き換えた構成を示している。コイルは電気信号を磁場力に変換することが出来るので、実施例15bにあるように複数のコイルを重ねて並べる(1510)ことで、磁場を加算したり、実施例15cにあるように、複数のコイルを同時に巻き合わせる(1520)ことで磁場を加算したりする応用にも利用可能である。
図16aには、第1から第4の実施例で示したデジタルアナログ変換装置を複数のボイスコイルを用いたスピーカ駆動装置に応用する第10の実施例を示している。本実施例においては、これまでの実施例の構成要素である抵抗素子を、ボイスコイル(1600)に置き換えた構成を示している。ボイスコイルは電気信号をコーン(1601)またはドームにより、音圧に変換することが出来るので、実施例16aにあるように複数のコイルを重ねて並べる(1610)ことで、音圧を加算することが可能になる。また、ボイスコイルを用いた方法では、音声信号を輻射する部分が1つのコーン(1601)もしくはドームになるため、音像の定位が良くなる特徴も有する。
第1から第4の実施例で示したデジタルアナログ変換装置のカスケード型ΔΣ変調器とは別の構成の変調器を使った、本発明の第11の実施例を図17に示す。カスケード型ΔΣ変調器(1700)の1段目の出力(1711)に入力信号を伝達するために、それぞれ係数B0(1720)とB1(1730)を用いる構成をことも可能である。この様な接続をすると2段目以降のΔΣ変調器の出力からも入力信号の一部が出力されるようになるので、カスケード型ΔΣ変調器の段数を増やした場合や、複数のスピーカ装置を用いて空間で音圧を加算するような応用においては、複数のスピーカ装置の増加に伴い出力音圧を向上することが可能となる。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図18には駆動装置(1801)を駆動する信号にデジタル的に遅延をかけるブロック(1802)を挿入した第12の実施例を示している。このようにΔΣ変調器およびフォーマッターからのデジタル的に遅延をかけることで各駆動装置への信号の移相を制御することにより、空間で放射される音響信号の指向性を変化させることが可能となる。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図19aにはデジタルアナログ変換装置の入力として周囲雑音をフィードバックする第13の実施例を示している。ここでフィードバック制御回路(1900)、周囲音が入力されるマイク(1901)からの周囲雑音情報を元に、周囲雑音を打ち消す雑音の位相と180度位相が回転した信号を発生させるのに必要な音圧及び位相を計算する。本発明によれば、デジタル回路で直接スピーカをコントロールすることが可能なため、精密な雑音低減装置を構成することが可能である。また図19bに示すように、一般に複数のマイクを使うことで雑音の発生源の方向を検知することが可能であるので、実施例12の技術を使い、各スピーカ駆動装置への位相をコントロールすることで雑音低減用スピーカに指向特性を持たせることが出来る。つまり、雑音低減用スピーカの正面方向ばかりでなく、それ以外の方向の雑音も低減することが可能である。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図20には、駆動装置(2000)をスイッチング増幅器で構成した場合の第14の実施例を示している。スイッチング増幅器には、アナログD級増幅器やデジタルD級増幅器、アナログΔΣ変調器、デジタルΔΣ変調器などを用いることができる。入力されたデジタル信号は、スイッチング増幅器でスイッチング信号(2値信号もしくは3値信号)に変換されるため、効率の向上や出力電力の向上を図ることが可能である。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用におけるスピーカ(2100)、および電気信号を物理的な変位力に変換できる電気素子の配置方法に関する第15の実施例を図21に示す。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図22には、デジタルアナログ変換装置をステレオ構成にした第16の実施例を示している。ここでチャネル(2201)はR信号用のデジタルアナログ変換装置であり、チャネル(2202)はL信号用のデジタルアナログ変換装置である。このようにデジタル信号を、ステレオ音声を再生するだけではなく、本発明のデジタルアナログ変換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した任意の音場を再生可能になる。
第16の実施例で示したように複数のデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用おけるスピーカ(2100)、および電気信号を物理的な変位力に変換できる電気素子の配置方法に関する第17の実施例を図23に示す。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図24には、デジタルフィルター処理したデジタル信号を複数のチャネルのデジタルアナログ変換装置のステレオ構成にした第18の実施例を示している。ここで、デジタルフィルター信号処理ブロック(2401)で周波数帯域を分割した複数のデジタル信号を、複数のチャネル(2402)、(2204)はデジタルアナログ変換装置である。例えば、デジタルフィルター信号処理ブロックで高域用のデジタル信号と低域用のデジタル信号に分割して、それぞれの信号を再生するために、本発明のデジタルアナログ変換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した周波数帯域に最適なスピーカ装置で再生することが可能になる。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図25には駆動装置を駆動する信号を一度デジタル信号送信機(2501)で伝送路に送信した後にデジタル信号受信装置(2502)受信した後に
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例6や実施例8、実施例10にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図26には駆動装置を駆動する信号に超低周波信号を重畳した場合の第20の実施例を示している。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例8にあるような複数の圧電素子を使い、複数の圧電素子を使って物理的な変位を合成するような応用において、図27には複数の圧電素子を使って反射鏡(ミラー)を駆動する第21の実施例を示している。図27aにあるように積層された圧電素子(2700)を駆動するために,複数の駆動装置(2701)を複数の圧電素子(2702)を用いて駆動するデバイスを,図27bにあるような基盤(2711)上に複数配置して、支持部(2714)が固定軸になるように上部基盤(2712)を接続する。上部の基盤は反射鏡(2713)を配置する。図27cにあるように、圧電素子(2700)を駆動することで支持部(2714)を中心にして上部基盤(2712)を変形させることで反射鏡(2713)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが、デジタルアナログ変換装置と複数の圧電素子で駆動することで、デジタル信号で反射角度を制御できるので小型のプロジェクター装置に適している。
第1から第4の実施例で示したデジタルアナログ変換装置を、実施例8にあるような複数の圧電素子を使い、複数の圧電素子を使って物理的な変位を合成するような応用において、図28には複数の圧電素子を使って反射鏡(ミラー)を駆動する別の第22の実施例を示している。図28aにあるように基板上に複数並列に配置された圧電素子(2800)を使う。図28bにあるように中心が固定された反射鏡(2701)の周りにこの圧電素子(2800)をXY軸に沿って配置して駆動することで支持部中心を基点として反射鏡(2801)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが、デジタルアナログ変換装置と複数の並列に配置された圧電素子で駆動することで、デジタル信号で反射角度を制御できるので薄型で小型のプロジェクター装置に適している。
図29は,第1から第4の実施例で示したデジタルアナログ変換装置のカスケード型ΔΣ変調器にバンドパス形のΔΣ変調器を使った場合の第23の実施例を示している。一般にバンドパス形のΔΣ変調器はZ→−Z2変換をすることで実現することが可能である。この変換により積分器は共振器に変換される.この実施例において、2段目の内部ΔΣ変調器の出力を、Z−2を実現する2クロック遅延器に接続し、遅延器の入力および出力に切り替えスイッチを接続する。この切り替えスイッチはクロックの1/2の周波数の信号にしたがって2入力を図に示したよう入れ替えるものである。このように構成することにより、DAC21およびDAC22を構成する素子にミスマッチがあった場合でも、クロック周波数の1/4の周波数における雑音を低減することが可能となる。
図30aに本発明の第24の実施例を示す。本実施例においては、ΔΣ変調器がnビットの出力を持つとする。ΔΣ変調器(2401)のnビットの出力をフォーマッター(2402)によりm組のp-bitのコードに変換された信号YVを、後置フィルタ(2403)でミスマッチシェーピングおよび周波数選択を行い、その出力を内部デジタル−アナログ変換器(2404)でアナログ信号に変換し,加算器(2405)でアナログ的に加算している。このように構成することで、多レベルの内部デジタル−アナログ変換器を用いても高精度なアナログ信号を得ることが可能となる。
Claims (6)
- 入力信号のビット数を低減するΔΣ変調器と、
前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、
それぞれが3値信号を電気−音響信号変換器へ出力するスイッチング増幅器を有する複数の出力ユニットと、
前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記データ変換器の出力信号を出力する選択器を有する、音声再生用データ変換装置。 - 前記データ変換器の出力ビット数が入力ビット数より多いことを特徴とする請求項1に記載の音声再生用データ変換装置。
- 前記選択器は、前記選択器の出力の信号レベルに応じたフィルタ演算を行う内部フィルタ手段を有し、前記内部フィルタ手段の出力に応じて選択を行うことを特徴とする請求項1に記載の音声再生用データ変換装置。
- 前記電気−音響信号変換器の出力を空間で加算することを特徴とする請求項1に記載の音声再生用データ変換装置。
- 前記電気−音響信号変換器の出力を機械変位の加算で行うことを特徴とする請求項1に記載の音声再生用データ変換装置。
- 入力信号の不要な周波数成分を抑圧するフィルタ手段を、前記ΔΣ変調器に後置することを特徴とする請求項1に記載の音声再生用データ変換装置。
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