JP3185963B2 - スピーカ駆動回路 - Google Patents
スピーカ駆動回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ変換器等の音声
出力を伴う回路において、スピーカ駆動回路を簡素化す
る回路構成を提供するものである。
出力を伴う回路において、スピーカ駆動回路を簡素化す
る回路構成を提供するものである。
【０００２】
【従来の技術】従来、スピーカは図７に示すように、増
幅器により駆動されていた。図７において、１２はボル
テージホロワの増幅器で、入力端子１１から入力が行わ
れる。１３はスピーカで、その一方端子は接地１４さ
れ、他方端子は、増幅器１２の出力に接続されている。
図７において、入力端子１１にアナログ信号を印加する
と、入力抵抗が非常に大きく、出力抵抗が非常に小さい
増幅器１２によってアナログ信号は増幅され、スピーカ
１３を駆動する。
幅器により駆動されていた。図７において、１２はボル
テージホロワの増幅器で、入力端子１１から入力が行わ
れる。１３はスピーカで、その一方端子は接地１４さ
れ、他方端子は、増幅器１２の出力に接続されている。
図７において、入力端子１１にアナログ信号を印加する
と、入力抵抗が非常に大きく、出力抵抗が非常に小さい
増幅器１２によってアナログ信号は増幅され、スピーカ
１３を駆動する。
【０００３】一般にスピーカ１３の入力インピーダンス
は４Ωから３２Ωと低いため、出力インピーダンスが低
く負荷駆動能力の高い特別な増幅器１２が必要とされ
た。ところがＣＭＯＳ−増幅器出力トランジスタは図８
に示すトランジスタ特性の飽和領域で動作する。
は４Ωから３２Ωと低いため、出力インピーダンスが低
く負荷駆動能力の高い特別な増幅器１２が必要とされ
た。ところがＣＭＯＳ−増幅器出力トランジスタは図８
に示すトランジスタ特性の飽和領域で動作する。
【０００４】図８において、Ｉｓｄはソース・ドレイン
電流、Ｖｓｄはソース・ドレイン電圧、Ｖｓｇはソース
・ゲート電圧であり、図８はソース・ゲート電圧Ｖｓｇ
をパラメータとしてソース・ドレイン電圧Ｖｓｄに対す
るソース・ドレイン電流Ｉｓｄの特性を示す。図８のＩ
−Ｖ特性が示すように、飽和領域でのトランジスタ特性
のドレインコンダクタンス（ｇｄ）（Ｉ−Ｖ特性の傾
き）は小さく、ｇｄの逆数であるトランジスタの出力イ
ンピーダンスは大きい。この出力インピーダンスを低く
するためには飽和領域で動作している増幅器１２中の出
力回路のトランジスタに大電流を流す必要があり、図７
のような従来のスピーカ駆動回路では、消費電流が大き
くなる欠点があった。またディジタル信号をアナログ信
号に変換してスピーカに出力する機器に適用する場合、
ディジタル信号を一度、アナログ信号に変換してから図
７に示す回路の入力端子１１に入力してスピーカ１３を
駆動しなければならず、Ｄ／Ａ変換器が必要となる欠点
を有していた。
電流、Ｖｓｄはソース・ドレイン電圧、Ｖｓｇはソース
・ゲート電圧であり、図８はソース・ゲート電圧Ｖｓｇ
をパラメータとしてソース・ドレイン電圧Ｖｓｄに対す
るソース・ドレイン電流Ｉｓｄの特性を示す。図８のＩ
−Ｖ特性が示すように、飽和領域でのトランジスタ特性
のドレインコンダクタンス（ｇｄ）（Ｉ−Ｖ特性の傾
き）は小さく、ｇｄの逆数であるトランジスタの出力イ
ンピーダンスは大きい。この出力インピーダンスを低く
するためには飽和領域で動作している増幅器１２中の出
力回路のトランジスタに大電流を流す必要があり、図７
のような従来のスピーカ駆動回路では、消費電流が大き
くなる欠点があった。またディジタル信号をアナログ信
号に変換してスピーカに出力する機器に適用する場合、
ディジタル信号を一度、アナログ信号に変換してから図
７に示す回路の入力端子１１に入力してスピーカ１３を
駆動しなければならず、Ｄ／Ａ変換器が必要となる欠点
を有していた。
【０００５】図９は、スピーカを差動で駆動する場合の
従来の回路例である。図７の接地１４側に相当する端子
に利得１の増幅器１５、抵抗器１６，１７から成る反転
増幅器の出力を接続し、その入力を入力端子１１に接続
したものである。これによりスピーカ１３の両端子に差
動の信号を印加するものである。この回路は図７の従来
例と全く同一の欠点を有する。
従来の回路例である。図７の接地１４側に相当する端子
に利得１の増幅器１５、抵抗器１６，１７から成る反転
増幅器の出力を接続し、その入力を入力端子１１に接続
したものである。これによりスピーカ１３の両端子に差
動の信号を印加するものである。この回路は図７の従来
例と全く同一の欠点を有する。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の図７に示す回路では飽和領域で動作させるためにトラ
ンジスタに大電流を流す必要があり、また、ディジタル
信号を直接、印加することはできず、一旦Ｄ／Ａ変換器
によりアナログ信号に変換する必要があった。
の図７に示す回路では飽和領域で動作させるためにトラ
ンジスタに大電流を流す必要があり、また、ディジタル
信号を直接、印加することはできず、一旦Ｄ／Ａ変換器
によりアナログ信号に変換する必要があった。
【０００７】また、図９に示す差動型の場合も、図７に
示す回路と同様の欠点は避けられなかった。
示す回路と同様の欠点は避けられなかった。
【０００８】本発明の目的は、大電流を流すことなく作
動可能で、かつ、ディジタル信号を直接印加することが
できるスピーカ駆動回路を提供することにある。
動可能で、かつ、ディジタル信号を直接印加することが
できるスピーカ駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明にかかるスピーカ
駆動回路は、スピーカの１次側巻線の一方端子を接地
し、他方端子に第１のインバータの出力を接続し、この
第１のインバータの入力にＰＷＭ（パルス幅変調）波形
発生回路の出力を接続し、このＰＷＭ波形発生回路の入
力にディジタル信号を入力するようにしたものである。
駆動回路は、スピーカの１次側巻線の一方端子を接地
し、他方端子に第１のインバータの出力を接続し、この
第１のインバータの入力にＰＷＭ（パルス幅変調）波形
発生回路の出力を接続し、このＰＷＭ波形発生回路の入
力にディジタル信号を入力するようにしたものである。
【００１０】また、スピーカの一方端子に第１のインバ
ータの出力を接続し、他方端子に第２のインバータの出
力を接続し、第１のインバータの入力にＰＷＭ波形発生
回路の出力を接続し、第２のインバータの入力に第３の
インバータの出力を接続し、第３のインバータの入力に
ＰＷＭ波形発生回路の出力を接続し、このＰＷＭ波形発
生回路の入力にディジタル信号を入力するようにしたも
のである。
ータの出力を接続し、他方端子に第２のインバータの出
力を接続し、第１のインバータの入力にＰＷＭ波形発生
回路の出力を接続し、第２のインバータの入力に第３の
インバータの出力を接続し、第３のインバータの入力に
ＰＷＭ波形発生回路の出力を接続し、このＰＷＭ波形発
生回路の入力にディジタル信号を入力するようにしたも
のである。
【００１１】
【作用】本発明においては、ＰＷＭ波形発生回路に入力
端子からディジタル信号を印加すると、ＰＷＭ波形発生
回路でパルス幅を変化させた信号に変換され、これによ
りスピーカが駆動される。
端子からディジタル信号を印加すると、ＰＷＭ波形発生
回路でパルス幅を変化させた信号に変換され、これによ
りスピーカが駆動される。
【００１２】
〔実施例１〕図１は、本発明の第１の実施例を示す回路
図である。スピーカ１３の一方端子を接地１４し、他方
端子を第１のインバータ３の出力に接続する。さらに、
第１のインバータ３の入力をＰＷＭ波形発生回路２の出
力に接続し、ＰＷＭ波形発生回路２にスピーカ出力に対
応したディジタル値を入力端子１から入力する構成であ
る。
図である。スピーカ１３の一方端子を接地１４し、他方
端子を第１のインバータ３の出力に接続する。さらに、
第１のインバータ３の入力をＰＷＭ波形発生回路２の出
力に接続し、ＰＷＭ波形発生回路２にスピーカ出力に対
応したディジタル値を入力端子１から入力する構成であ
る。
【００１３】図２は、図１のより具体的な回路構成を示
す。図２において、第１のインバータ３は、ＰＭＯＳト
ランジスタ３１とＮＭＯＳトランジスタ３２から成る簡
単なＣＭＯＳインバータ回路で構成されている。なお、
３３は電源を示す。
す。図２において、第１のインバータ３は、ＰＭＯＳト
ランジスタ３１とＮＭＯＳトランジスタ３２から成る簡
単なＣＭＯＳインバータ回路で構成されている。なお、
３３は電源を示す。
【００１４】図３に、入力ディジタル値２ｂｉｔに対す
るＰＷＭ出力波形の例を示した。すなわち、図３では１
サンプリング時間のビット数を８ビットとし、２ビット
のディジタル信号００，０１，１０，１１が入力された
とき、ＰＷＭ波形発生回路２から出力される波形が図示
のように幅のみが次第に大きくなっていることが示され
ている。なお、Ｄ−Ｃｌｏｃｋはディジタルクロック、
ＰＳ−Ｃｌｏｃｋはプリセットクロックを示す。
るＰＷＭ出力波形の例を示した。すなわち、図３では１
サンプリング時間のビット数を８ビットとし、２ビット
のディジタル信号００，０１，１０，１１が入力された
とき、ＰＷＭ波形発生回路２から出力される波形が図示
のように幅のみが次第に大きくなっていることが示され
ている。なお、Ｄ−Ｃｌｏｃｋはディジタルクロック、
ＰＳ−Ｃｌｏｃｋはプリセットクロックを示す。
【００１５】ＰＷＭ波形は電圧軸方向には接地レベルと
電源電圧レベルの２つのみを有するパルス波形であり、
入力ディジタルコードに対応してパルス幅を変化させる
波形である。この波形を第１のインバータ３から出力し
た場合、インバータ出力が電源電圧レベルの時はＰＭＯ
Ｓトランジスタ３１のソースとドレイン間の電圧がほぼ
０Ｖとなり、ＰＭＯＳトランジスタ３１は、図８に示し
た非飽和領域で動作するため出力インピーダンスは非常
に低くなる。また、インバータ出力が接地レベルの時
は、ＮＭＯＳトランジスタ３２のソースとドレイン間の
電圧がほぼ０Ｖとなり、ＮＭＯＳトランジスタ３２は非
飽和領域で動作するため出力インピーダンスは非常に低
くなる。このようにＰＷＭ波形と第１のインバータ３を
用いることによりスピーカ１３を低インピーダンスで駆
動可能となる。このためＰ，ＮＭＯＳトランジスタ３
１，３２には大きな電流を流さなくともスピーカを駆動
可能となり、スピーカ駆動回路を低電力化することが可
能となる。さらに、ノイズシェーピング回路などを用い
て、ディジタル音声信号を１から３ｂｉｔ程度のディジ
タル信号に変換した場合、ディジタル信号を直接ＰＷＭ
波形発生器２に入力することによりＤ／Ａ変換器なし
で、スピーカ１３から音声信号を取り出すことが出来
る。
電源電圧レベルの２つのみを有するパルス波形であり、
入力ディジタルコードに対応してパルス幅を変化させる
波形である。この波形を第１のインバータ３から出力し
た場合、インバータ出力が電源電圧レベルの時はＰＭＯ
Ｓトランジスタ３１のソースとドレイン間の電圧がほぼ
０Ｖとなり、ＰＭＯＳトランジスタ３１は、図８に示し
た非飽和領域で動作するため出力インピーダンスは非常
に低くなる。また、インバータ出力が接地レベルの時
は、ＮＭＯＳトランジスタ３２のソースとドレイン間の
電圧がほぼ０Ｖとなり、ＮＭＯＳトランジスタ３２は非
飽和領域で動作するため出力インピーダンスは非常に低
くなる。このようにＰＷＭ波形と第１のインバータ３を
用いることによりスピーカ１３を低インピーダンスで駆
動可能となる。このためＰ，ＮＭＯＳトランジスタ３
１，３２には大きな電流を流さなくともスピーカを駆動
可能となり、スピーカ駆動回路を低電力化することが可
能となる。さらに、ノイズシェーピング回路などを用い
て、ディジタル音声信号を１から３ｂｉｔ程度のディジ
タル信号に変換した場合、ディジタル信号を直接ＰＷＭ
波形発生器２に入力することによりＤ／Ａ変換器なし
で、スピーカ１３から音声信号を取り出すことが出来
る。
【００１６】なお、サンプリング周期は、例えば１ＭＨ
ｚ〜１０ＭＨｚ，ビット数は２〜４ビットである。ま
た、スピーカとしてはボイスコイル型，コンデンサ型等
各種のものを採用できる。また、通常、ノイズシェービ
ング回路を通してから入力端子１にディジタル信号を入
力する。
ｚ〜１０ＭＨｚ，ビット数は２〜４ビットである。ま
た、スピーカとしてはボイスコイル型，コンデンサ型等
各種のものを採用できる。また、通常、ノイズシェービ
ング回路を通してから入力端子１にディジタル信号を入
力する。
【００１７】〔実施例２〕図４は、本発明の第２の実施
例を示す回路図である。図１に示す実施例１の接地１４
側の端子に第２のインバータ４の出力を接続し、第２の
インバータ４の入力に第３のインバータ５の出力を接続
し、第３のインバータ５の入力をＰＷＭ波形発生回路２
の出力に接続する構成としている。動作は図１，図２の
実施例と同様であるが、スピーカ１３の両端子を差動の
ＰＷＭ信号で駆動する構成としたことにより、同相雑音
成分を打ち消し、雑音低減を図った。
例を示す回路図である。図１に示す実施例１の接地１４
側の端子に第２のインバータ４の出力を接続し、第２の
インバータ４の入力に第３のインバータ５の出力を接続
し、第３のインバータ５の入力をＰＷＭ波形発生回路２
の出力に接続する構成としている。動作は図１，図２の
実施例と同様であるが、スピーカ１３の両端子を差動の
ＰＷＭ信号で駆動する構成としたことにより、同相雑音
成分を打ち消し、雑音低減を図った。
【００１８】図５は、図４のより具体的な回路図であ
り、第２のインバータ４は第１のインバータ３と同様、
簡単なＣＭＯＳインバータ回路で構成可能である。すな
わち、４１はＰＭＯＳトランジスタ、４２はＮＭＯＳト
ランジスタ、４３は電源である。第３のインバータ５が
入っているため、第１のインバータ３と第２のインバー
タ４は差動的に働く。
り、第２のインバータ４は第１のインバータ３と同様、
簡単なＣＭＯＳインバータ回路で構成可能である。すな
わち、４１はＰＭＯＳトランジスタ、４２はＮＭＯＳト
ランジスタ、４３は電源である。第３のインバータ５が
入っているため、第１のインバータ３と第２のインバー
タ４は差動的に働く。
【００１９】図６に、ＰＷＭ波形発生回路２の入力が２
ｂｉｔのときの回路例を示す。この回路は、図３に示す
ＰＷＭ波形を発生する回路である。入力ディジタル値を
デコードし、デコードした値をパラレルシリアル変換
し、これをシフト回路で出力することにより簡単にＰＷ
Ｍ波形を発生可能である。
ｂｉｔのときの回路例を示す。この回路は、図３に示す
ＰＷＭ波形を発生する回路である。入力ディジタル値を
デコードし、デコードした値をパラレルシリアル変換
し、これをシフト回路で出力することにより簡単にＰＷ
Ｍ波形を発生可能である。
【００２０】図６において、２１はデコーダ、２２はプ
リセット・クロックの入力端子、２３はディジタルクロ
ックの入力端子、２４はＰＷＭ波形の出力端子、２５は
“１”の入力端子、２６は“０”の入力端子、２７は
“０”の入力端子であり、ＦＦ１〜ＦＦ４，ＦＦ１１〜
ＦＦ１４はフリップフロップで、シフト回路を構成して
いる。各フリップフロップ中のＰはプリセット端子、Ｐ
Ｃはプリセットクロックの入力端子、Ｄは入力端子、Ｑ
は出力端子、Ｃはクロック端子である。
リセット・クロックの入力端子、２３はディジタルクロ
ックの入力端子、２４はＰＷＭ波形の出力端子、２５は
“１”の入力端子、２６は“０”の入力端子、２７は
“０”の入力端子であり、ＦＦ１〜ＦＦ４，ＦＦ１１〜
ＦＦ１４はフリップフロップで、シフト回路を構成して
いる。各フリップフロップ中のＰはプリセット端子、Ｐ
Ｃはプリセットクロックの入力端子、Ｄは入力端子、Ｑ
は出力端子、Ｃはクロック端子である。
【００２１】その動作を説明すると、図３に示すプリセ
ットクロックＰＳ−Ｃｌｏｃｋの“１”のタイミングで
フリップフロップＦＦ１〜ＦＦ４およびＦＦ１１〜ＦＦ
１４は、デコーダ２１および入力端子２５〜２７のデー
タを出力端子Ｑにプリセットする。
ットクロックＰＳ−Ｃｌｏｃｋの“１”のタイミングで
フリップフロップＦＦ１〜ＦＦ４およびＦＦ１１〜ＦＦ
１４は、デコーダ２１および入力端子２５〜２７のデー
タを出力端子Ｑにプリセットする。
【００２２】次に、ディジタルクロックＤ−Ｃｌｏｃｋ
の各立ち上りのタイミングにおいてＦＦ１→ＦＦ２→Ｆ
Ｆ３→ＦＦ４→ＦＦ１１→ＦＦ１２→ＦＦ１３→ＦＦ１
４の順にシリアルに各フリップフロップの内容を逐次伝
達していく動作を行う。これによりフリップフロップＦ
Ｆ１〜ＦＦ４にパラレルに与えられたデコーダ出力およ
び入力端子２５〜２７のデータを出力端子２４におい
て、シリアルな波形に変換することができる。このとき
パラレルに与えるデータをあらかじめ図３の“００”か
ら“１１”のＰＷＭ波形が出力されるように、プリセッ
ト端子Ｐに与えるデータをデコードしておけば、容易に
図３に示すＰＷＭ波形が出力端子２４に出力される。
の各立ち上りのタイミングにおいてＦＦ１→ＦＦ２→Ｆ
Ｆ３→ＦＦ４→ＦＦ１１→ＦＦ１２→ＦＦ１３→ＦＦ１
４の順にシリアルに各フリップフロップの内容を逐次伝
達していく動作を行う。これによりフリップフロップＦ
Ｆ１〜ＦＦ４にパラレルに与えられたデコーダ出力およ
び入力端子２５〜２７のデータを出力端子２４におい
て、シリアルな波形に変換することができる。このとき
パラレルに与えるデータをあらかじめ図３の“００”か
ら“１１”のＰＷＭ波形が出力されるように、プリセッ
ト端子Ｐに与えるデータをデコードしておけば、容易に
図３に示すＰＷＭ波形が出力端子２４に出力される。
【００２３】
【発明の効果】本発明は以上詳細に述べたように、スピ
ーカの一方端子を接地し、他方端子に第１のインバータ
の出力を接続し、この第１のインバータの入力にＰＷＭ
波形発生回路の出力を接続し、このＰＷＭ波形発生回路
の入力にディジタル信号を入力するようにしたので、増
幅器が不要となり、簡単なＣＭＯＳインバータでスピー
カが駆動可能となる長所を有している。このため、従来
技術ではスピーカ駆動のためには増幅器に大電流を流す
必要があったが、本発明を用いると大電流を流す必要が
なく、スピーカ駆動回路の低電力化が可能となる長所を
有している。さらに増幅器を構成するためには位相補償
を行うための容量素子が必要となり、ＬＳＩ製造工程で
容量製造工程が必要となるが、本発明を用いると容量素
子は不必要となり、通常のＬＳＩ製造工程で製造可能と
なる長所を有している。
ーカの一方端子を接地し、他方端子に第１のインバータ
の出力を接続し、この第１のインバータの入力にＰＷＭ
波形発生回路の出力を接続し、このＰＷＭ波形発生回路
の入力にディジタル信号を入力するようにしたので、増
幅器が不要となり、簡単なＣＭＯＳインバータでスピー
カが駆動可能となる長所を有している。このため、従来
技術ではスピーカ駆動のためには増幅器に大電流を流す
必要があったが、本発明を用いると大電流を流す必要が
なく、スピーカ駆動回路の低電力化が可能となる長所を
有している。さらに増幅器を構成するためには位相補償
を行うための容量素子が必要となり、ＬＳＩ製造工程で
容量製造工程が必要となるが、本発明を用いると容量素
子は不必要となり、通常のＬＳＩ製造工程で製造可能と
なる長所を有している。
【００２４】また、本発明は、スピーカの一方端子に第
１のインバータの出力を接続し、他方端子に第２のイン
バータ出力を接続し、第１のインバータの入力にＰＷＭ
波形発生回路の出力を接続し、第２のインバータの入力
に第３のインバータの出力を接続し、第３のインバータ
の入力にＰＷＭ波形発生回路の出力を接続し、このＰＷ
Ｍ波形発生回路の入力にディジタル信号を入力するよう
にしたので、上記利点に加え、スピーカは差動のＰＷＭ
信号で駆動されるため、同相雑音成分が打消され、雑音
低減ができる効果を奏する。
１のインバータの出力を接続し、他方端子に第２のイン
バータ出力を接続し、第１のインバータの入力にＰＷＭ
波形発生回路の出力を接続し、第２のインバータの入力
に第３のインバータの出力を接続し、第３のインバータ
の入力にＰＷＭ波形発生回路の出力を接続し、このＰＷ
Ｍ波形発生回路の入力にディジタル信号を入力するよう
にしたので、上記利点に加え、スピーカは差動のＰＷＭ
信号で駆動されるため、同相雑音成分が打消され、雑音
低減ができる効果を奏する。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の実施例のより具体的な回路例を示す図で
ある。
ある。
【図３】本発明で用いるＰＷＭ波形例を示す図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】図４の実施例のより具体的な回路例を示す図で
ある。
ある。
【図６】本発明で用いるＰＷＭ波形発生回路例を示す図
である。
である。
【図７】従来のスピーカ駆動回路の例を示す図である。
【図８】ＣＭＯＳ−増幅器出力トランジスタの電流・電
圧特性図である。
圧特性図である。
【図９】従来のスピーカ駆動回路の差動型の例を示す図
である。
である。
１ 入力端子 ２ ＰＷＭ波形発生器 ３ 第１のインバータ ４ 第２のインバータ ５ 第３のインバータ １３ スピーカ １４ 接地 ３１ ＰＭＯＳトランジスタ ３２ ＮＭＯＳトランジスタ ３３ 電源 ４１ ＰＭＯＳトランジスタ ４２ ＮＭＯＳトランジスタ ４３ 電源
Claims (2)
- 【請求項１】 スピーカの一方端子を接地し、他方端子
に第１のインバータの出力を接続し、この第１のインバ
ータの入力にＰＷＭ波形発生回路の出力を接続し、この
ＰＷＭ波形発生回路の入力にディジタル信号を入力する
ことを特徴とするスピーカ駆動回路。 - 【請求項２】 スピーカの一方端子に第１のインバータ
の出力を接続し、他方端子に第２のインバータの出力を
接続し、前記第１のインバータの入力にＰＷＭ波形発生
回路の出力を接続し、前記第２のインバータの入力に第
３のインバータの出力を接続し、この第３のインバータ
の入力に前記ＰＷＭ波形発生回路の出力を接続し、この
ＰＷＭ波形発生回路の入力にディジタル信号を入力する
ことを特徴とするスピーカ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19300595A JP3185963B2 (ja) | 1995-07-28 | 1995-07-28 | スピーカ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19300595A JP3185963B2 (ja) | 1995-07-28 | 1995-07-28 | スピーカ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946787A JPH0946787A (ja) | 1997-02-14 |
| JP3185963B2 true JP3185963B2 (ja) | 2001-07-11 |
Family
ID=16300627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19300595A Expired - Lifetime JP3185963B2 (ja) | 1995-07-28 | 1995-07-28 | スピーカ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185963B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484898B1 (ko) * | 1997-07-25 | 2005-08-24 | 삼성전자주식회사 | 오디오출력장치 |
| JP4134755B2 (ja) | 2003-02-28 | 2008-08-20 | ヤマハ株式会社 | スピーカーアレイ駆動装置 |
| EP1758386A1 (en) * | 2005-08-25 | 2007-02-28 | Coretronic Corporation | Audio reproducing apparatus |
| WO2007135928A1 (ja) | 2006-05-21 | 2007-11-29 | Trigence Semiconductor, Inc. | デジタルアナログ変換装置 |
| JP5552614B2 (ja) | 2008-06-16 | 2014-07-16 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | デジタルスピーカー駆動装置，デジタルスピーカー装置，アクチュエータ，平面ディスプレイ装置及び携帯電子機器 |
| CN102474266B (zh) | 2009-12-09 | 2015-06-24 | 株式会社特瑞君思半导体 | 选择装置 |
| EP2515555A4 (en) | 2009-12-16 | 2013-08-28 | Trigence Semiconductor Inc | ACOUSTIC SYSTEM |
| KR101725728B1 (ko) * | 2016-05-30 | 2017-04-13 | 김중배 | 모션 피드백 기능을 갖는 차동 스피커 장치 |
| JP6474523B1 (ja) * | 2018-10-10 | 2019-02-27 | 株式会社Ｃｒｉ・ミドルウェア | 音声再生装置におけるノイズを消す方法 |
-
1995
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