JPS59185007A - フイ−ドバツク回路 - Google Patents
フイ−ドバツク回路Info
- Publication number
- JPS59185007A JPS59185007A JP5945383A JP5945383A JPS59185007A JP S59185007 A JPS59185007 A JP S59185007A JP 5945383 A JP5945383 A JP 5945383A JP 5945383 A JP5945383 A JP 5945383A JP S59185007 A JPS59185007 A JP S59185007A
- Authority
- JP
- Japan
- Prior art keywords
- gain
- transfer function
- impedance
- impedance element
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフィードバック回路に関するもので、フィード
バックループにより周波数特性の等化等を行なう伝達関
数を構成する場合、例えは、ＶＴＲの映像信号記録再生
回路におけるエンフ７ンス、ディエンファシス回路のよ
うに、正と逆の特性を持つ回路を精度よく、簡単に構成
する場合に有効である。
バックループにより周波数特性の等化等を行なう伝達関
数を構成する場合、例えは、ＶＴＲの映像信号記録再生
回路におけるエンフ７ンス、ディエンファシス回路のよ
うに、正と逆の特性を持つ回路を精度よく、簡単に構成
する場合に有効である。
従来例の構成とその問題点
一般のフィードバックループによる伝達関数系を第１図
に示す。第１図において、１は入力端子、（入力信号ｅ
１）２は出力端子（出力信号ｅｏ）、３は差動増幅器（
ゲインＧ）、４は伝達要素（Ｈ（Ｓ））である。この系
の伝達関数は、 ｅＯ−Ｇ（ｅ、−ｅｏＨＣ８＞１ とな仄増幅器３のゲインが十分大きい時は、１／Ｈ（Ｓ
）となる。従って、ＶＴＲの映像信号の記録再生回路ニ
おけるエンファシスとディエンファシスのように全く逆
の伝達関数を必要とする回路においては、同じ定数の伝
達関数Ｈ（Ｓ）を用いて、一方は順方向の伝達関数Ｈ（
Ｓ）を、他方はフィードバックによる伝達関数１／Ｈ（
Ｓ）’ｅ実現し、精度よく等化することができる。また
、順方向系とフィードバック系を記録と再生で切換えて
一つの回路でエンファシスとディエンファシスを行々う
こともでき、回路の簡易化をすることもできる。
に示す。第１図において、１は入力端子、（入力信号ｅ
１）２は出力端子（出力信号ｅｏ）、３は差動増幅器（
ゲインＧ）、４は伝達要素（Ｈ（Ｓ））である。この系
の伝達関数は、 ｅＯ−Ｇ（ｅ、−ｅｏＨＣ８＞１ とな仄増幅器３のゲインが十分大きい時は、１／Ｈ（Ｓ
）となる。従って、ＶＴＲの映像信号の記録再生回路ニ
おけるエンファシスとディエンファシスのように全く逆
の伝達関数を必要とする回路においては、同じ定数の伝
達関数Ｈ（Ｓ）を用いて、一方は順方向の伝達関数Ｈ（
Ｓ）を、他方はフィードバックによる伝達関数１／Ｈ（
Ｓ）’ｅ実現し、精度よく等化することができる。また
、順方向系とフィードバック系を記録と再生で切換えて
一つの回路でエンファシスとディエンファシスを行々う
こともでき、回路の簡易化をすることもできる。
第２図は、ディエンファシス回路の具体回路例であり、
差動増幅器３はトランジスタ５，６および了より成り、
伝達要素４は抵抗Ｒ１，Ｒ２および容量Ｃより成る。８
はバッファトランジスタである。
差動増幅器３はトランジスタ５，６および了より成り、
伝達要素４は抵抗Ｒ１，Ｒ２および容量Ｃより成る。８
はバッファトランジスタである。
第２図の伝達関数は
Ｇ（Ｓ）＝１／Ｈ（Ｓ）
となる。−１だ、第２図における各部の電位は、トラン
ジスタ５のベースおよびエミッタの電位ヲｖつ（ベース
・エミッタ間電位は簡単のため無視する）トランジスタ
６および８のベースおよびエミッタ電位を■ トラン
ジスタ６のコレクタおよびト１ ランジスタフのベースおよびエミック電位を■。。
ジスタ５のベースおよびエミッタの電位ヲｖつ（ベース
・エミッタ間電位は簡単のため無視する）トランジスタ
６および８のベースおよびエミッタ電位を■ トラン
ジスタ６のコレクタおよびト１ ランジスタフのベースおよびエミック電位を■。。
トランジスタ６のエミッタからトランジスタ５のエミッ
タへ流れる電流を工。８、トランジスタ６のエミッタか
らグランドへ流れる電流を”ｅ２ とすると、抵抗Ｒ
Ｌに流れる電流は（Ｉｏｅ十工ｅ２）となり、 ｖｏ”ｖｃｃ、 ＲＬ（工ｅｅ＋工ｅ２）−ｖｃｃ−Ｒ
Ｌ’（ｖ２−ｖｌ）／Ｒｅｅ＋■２／／Ｒｅ２１”（１
）（１）、（功式より ここで、Ｒｏ。〈〈Ｒ８２で差動増幅器のオープン利得
Ｇ−ＲＬ／Ｒ８ｅは十分太きいとすると、（３１式はｖ
２−ｖｌ・・・・・・（７Ｉ） 従って、 トナリ、■２とｖｏは■１およびＲ１，Ｒ２で決ま９、
電源電圧■。０の変動や、温度変動や他の抵抗のバラツ
キ、トランジスタの諸パラメータのバラツキに対して安
定である。
タへ流れる電流を工。８、トランジスタ６のエミッタか
らグランドへ流れる電流を”ｅ２ とすると、抵抗Ｒ
Ｌに流れる電流は（Ｉｏｅ十工ｅ２）となり、 ｖｏ”ｖｃｃ、 ＲＬ（工ｅｅ＋工ｅ２）−ｖｃｃ−Ｒ
Ｌ’（ｖ２−ｖｌ）／Ｒｅｅ＋■２／／Ｒｅ２１”（１
）（１）、（功式より ここで、Ｒｏ。〈〈Ｒ８２で差動増幅器のオープン利得
Ｇ−ＲＬ／Ｒ８ｅは十分太きいとすると、（３１式はｖ
２−ｖｌ・・・・・・（７Ｉ） 従って、 トナリ、■２とｖｏは■１およびＲ１，Ｒ２で決ま９、
電源電圧■。０の変動や、温度変動や他の抵抗のバラツ
キ、トランジスタの諸パラメータのバラツキに対して安
定である。
ところが、第２図の構成では、ｖｏとｖ２の関係が（に
）式によって決るため、トランジスタ６のバイアスをダ
イナミックレンジの最も大きい所に設定することができ
ない。第２図では、伝達要素４の高周波の利得は１であ
るから、高周波のトランジスタ６のコレクタおよびベー
ス・エミッタのレベルは等しい。従って、ダイナミック
レンジを最も大きくとるじは■２−ｖｃｏ／３．ｖ０−
２ｖｏｃ／３にすれば良い。
）式によって決るため、トランジスタ６のバイアスをダ
イナミックレンジの最も大きい所に設定することができ
ない。第２図では、伝達要素４の高周波の利得は１であ
るから、高周波のトランジスタ６のコレクタおよびベー
ス・エミッタのレベルは等しい。従って、ダイナミック
レンジを最も大きくとるじは■２−ｖｃｏ／３．ｖ０−
２ｖｏｃ／３にすれば良い。
この時■２＝■ｏ／２となる’ｌ）”ｓ Ｒ１＋Ｒ２は
所望の伝達関数を得るための値にする必要があり、（に
）式が必ずしもｖ２−ｖｏ／２になるとは限らない。
所望の伝達関数を得るための値にする必要があり、（に
）式が必ずしもｖ２−ｖｏ／２になるとは限らない。
伝達要素４を所望の関数にし、かつ、ダイナミックレン
ジを最良にする一つの方法として、伝達要素４と差動増
幅器３０入力を直流的に容易で遮断する方法がある。第
２図では伝達要素とトランジスタ８のベース間またはト
ランジスタ８のエミッタとトランジスタ６０ベース間を
容量で遮断し遮断されたベース側に固定バイアスを与え
れば良い。ところがこのようにすると直流のフィードバ
ックがかからなくなり、差動増幅器３の出力電位■ｏが
不安定になる。
ジを最良にする一つの方法として、伝達要素４と差動増
幅器３０入力を直流的に容易で遮断する方法がある。第
２図では伝達要素とトランジスタ８のベース間またはト
ランジスタ８のエミッタとトランジスタ６０ベース間を
容量で遮断し遮断されたベース側に固定バイアスを与え
れば良い。ところがこのようにすると直流のフィードバ
ックがかからなくなり、差動増幅器３の出力電位■ｏが
不安定になる。
即ち、（錦式が成立しなくなり、■１と■２（は独立に
なるため素子のバラツキや温度変動、電源電圧変動で■
１−■２の条件がくずれると、ＲＬ／Ｒｅｅ が大き
いため■。は大きく変動する。
なるため素子のバラツキや温度変動、電源電圧変動で■
１−■２の条件がくずれると、ＲＬ／Ｒｅｅ が大き
いため■。は大きく変動する。
発明の目的
本発明は、前述のようなフィードバック回路の欠点をな
くシ、安定でダイナミックレンジを最良の点に設定でき
る回路を提供することを目的とずる。
くシ、安定でダイナミックレンジを最良の点に設定でき
る回路を提供することを目的とずる。
発明の構成
本発明は、フィードバックループ内の伝達関数の直流利
得と交流利得を独立に設定するようにし所望の伝達関数
を得るとともに、直流フィードバックをかけ安定にルー
プを動作さぜ、かつ、ダイナミックレンジを最良にでき
るようにしたものである。
得と交流利得を独立に設定するようにし所望の伝達関数
を得るとともに、直流フィードバックをかけ安定にルー
プを動作さぜ、かつ、ダイナミックレンジを最良にでき
るようにしたものである。
実施例の説明
第３図に、ディエンファシス回路を例にとった本発明の
一実施例を示し説明する。第３図において、第２図と同
じ番号は同じものを表わす。９は伝達要素４を構成する
第１のインピーダンス素子、１０は同じく第２のインピ
ーダンス素子である。
一実施例を示し説明する。第３図において、第２図と同
じ番号は同じものを表わす。９は伝達要素４を構成する
第１のインピーダンス素子、１０は同じく第２のインピ
ーダンス素子である。
第１のインピーダンス素子は第２図と同様に抵抗Ｒ４と
容量Ｃの並列素子であシ、第２のインピーダンス素子は
、抵抗Ｒ２２と容量Ｃ２を直列に接続したものと抵抗Ｒ
２１とを並列に接続したものである。入力端子１に入っ
た信号は、差動増幅器３の一方の入力に印加されるとと
もに出力端子２よ２より出力され、伝達要素４、バッフ
ァトランジスタ８を経て差動増曝器３のもう一つの入力
に印加される。この系の伝達関数Ｇ（Ｓ）は、第１のイ
ンピーダンス９ｋＺ１（Ｓ）、第２インピーダンス１゜
を２２（Ｓ）とすると、 となる。ここで、第２のインピーダンス素子１０に含ま
れる容量Ｃ２ば、この系で伝達される信号（例えば映像
信号）の最低周波数に対して無視できるに十分大きく選
ばれている。従って、必要帯域内での第２のインピーダ
ンス１０の値はＲ２１とＲ２２の並列インピーダンスと
なりこれをＲ２に等しくするとこの系の必要帯域内での
伝達関数（交流利得）は第２図の場合と等しくなる。
容量Ｃの並列素子であシ、第２のインピーダンス素子は
、抵抗Ｒ２２と容量Ｃ２を直列に接続したものと抵抗Ｒ
２１とを並列に接続したものである。入力端子１に入っ
た信号は、差動増幅器３の一方の入力に印加されるとと
もに出力端子２よ２より出力され、伝達要素４、バッフ
ァトランジスタ８を経て差動増曝器３のもう一つの入力
に印加される。この系の伝達関数Ｇ（Ｓ）は、第１のイ
ンピーダンス９ｋＺ１（Ｓ）、第２インピーダンス１゜
を２２（Ｓ）とすると、 となる。ここで、第２のインピーダンス素子１０に含ま
れる容量Ｃ２ば、この系で伝達される信号（例えば映像
信号）の最低周波数に対して無視できるに十分大きく選
ばれている。従って、必要帯域内での第２のインピーダ
ンス１０の値はＲ２１とＲ２２の並列インピーダンスと
なりこれをＲ２に等しくするとこの系の必要帯域内での
伝達関数（交流利得）は第２図の場合と等しくなる。
一方、伝達要素４の直流利得は、Ｒ２、／（Ｒ１＋Ｒ２
１）となり、 となる。ここでダイナミックレンジヲ最犬にするとなる
。ここでダイナミックレンジを最大にするには前述のよ
うに■２−■。／２ にすれば良く、（＠式より Ｒ＝）ｌ ・・・・・・（７）
２１ となる。また、伝達関数を第２図と同じにするには、 となり、（方式と（８）式を満足するようＲ２１とＲ２
２を選ぶことにより伝達要素４よ構成る伝達関数の交流
利得と直流利得を独立に設定し所望の伝達関数を得、ダ
イナミックレンジを最大にし、かつ、直流フィードバッ
クにより安定に系を動作させることができる。
１）となり、 となる。ここでダイナミックレンジヲ最犬にするとなる
。ここでダイナミックレンジを最大にするには前述のよ
うに■２−■。／２ にすれば良く、（＠式より Ｒ＝）ｌ ・・・・・・（７）
２１ となる。また、伝達関数を第２図と同じにするには、 となり、（方式と（８）式を満足するようＲ２１とＲ２
２を選ぶことにより伝達要素４よ構成る伝達関数の交流
利得と直流利得を独立に設定し所望の伝達関数を得、ダ
イナミックレンジを最大にし、かつ、直流フィードバッ
クにより安定に系を動作させることができる。
第４図〜第６図に本発明による伝達要素の別の実施例を
νす。いずれも９は第１のインピーダンス素子、１ｏは
第２のインピーダンス素子である。
νす。いずれも９は第１のインピーダンス素子、１ｏは
第２のインピーダンス素子である。
第４図ではＲ２３−Ｒ２にすると交流利得は第２図と等
しくなり、直流利得は、 とな’）、Ｒ２３とＲ２４を適当に選ぶことにより、交
流利得と直流利得を独立に設定することができる。
しくなり、直流利得は、 とな’）、Ｒ２３とＲ２４を適当に選ぶことにより、交
流利得と直流利得を独立に設定することができる。
第５図と第６図は、第１のインピーダンス素子９で、交
流利得と直流利得を調整するものであり、Ｃ１は十分大
きな値をもつ。
流利得と直流利得を調整するものであり、Ｃ１は十分大
きな値をもつ。
第５図では、Ｒ１１とＲ１２の並列インピーダンスをＲ
１に等しくすると交流利得は第２図と等しくなシ、直流
利得は、 となる。寸た、第６図でばＲ１３−Ｒ１にすると交流利
得は第２図と等しくなり、直流利得は、となり、いずれ
の場合も、交流利得と直流利得を独立に設定することが
できる。
１に等しくすると交流利得は第２図と等しくなシ、直流
利得は、 となる。寸た、第６図でばＲ１３−Ｒ１にすると交流利
得は第２図と等しくなり、直流利得は、となり、いずれ
の場合も、交流利得と直流利得を独立に設定することが
できる。
本発明は、伝達要素の中に非線形素子を含む場合にも有
効である。例えば、ＶＴＲに用いられる非線形エンファ
シス・ディエンファシスの場合、非線形エンファブスの
特性を正確に等化するには順方向では難しく、非線形エ
ンファシスと同じ伝達要素をフィードバックループ内に
もった非線形ディエンファシスが用いられる。第７図に
非線形エンファシス回路を示す。第７図において、１３
は入力、１４は出力で、１１．１２はダイオードのよう
な非線形素子である。入力１３に入る信号レベルが大き
い場合、ダイオード１１．１２は導通しこの系の伝達関
数は となりＣＲ１−Ｃ２Ｈ４に選ぶと となる。捷だ、入力信号レベルが小さい時はダイオード
１１，１２は導通せず、 となる。この非線形エンファシスを等化するための非線
形ティエンファミスに用いるフィードバックループ内の
伝達要素に対する本発明の一実施例を第８図に示す。第
８図において、９（Ｌ−１第１のインピーダンス素子、
１０は第２のインピーダンス素子である。この場合、第
２のインピーダンス素子１０内に非線形素子１１，１２
’（Ｈ含むか、第３図の場合と全く同様に交流利得と直
流利得を独立に設定することかできる。捷だ、この非線
形ティエンファシスについても第４〜第６図と同じ変形
が可能である。
効である。例えば、ＶＴＲに用いられる非線形エンファ
シス・ディエンファシスの場合、非線形エンファブスの
特性を正確に等化するには順方向では難しく、非線形エ
ンファシスと同じ伝達要素をフィードバックループ内に
もった非線形ディエンファシスが用いられる。第７図に
非線形エンファシス回路を示す。第７図において、１３
は入力、１４は出力で、１１．１２はダイオードのよう
な非線形素子である。入力１３に入る信号レベルが大き
い場合、ダイオード１１．１２は導通しこの系の伝達関
数は となりＣＲ１−Ｃ２Ｈ４に選ぶと となる。捷だ、入力信号レベルが小さい時はダイオード
１１，１２は導通せず、 となる。この非線形エンファシスを等化するための非線
形ティエンファミスに用いるフィードバックループ内の
伝達要素に対する本発明の一実施例を第８図に示す。第
８図において、９（Ｌ−１第１のインピーダンス素子、
１０は第２のインピーダンス素子である。この場合、第
２のインピーダンス素子１０内に非線形素子１１，１２
’（Ｈ含むか、第３図の場合と全く同様に交流利得と直
流利得を独立に設定することかできる。捷だ、この非線
形ティエンファシスについても第４〜第６図と同じ変形
が可能である。
発明の効果
以上、述べた様に、本発明によれは、フィードバックル
ープ内の伝達関数の交流利得と直流利得を独立に設定す
ることにより、ループを安定に動作させ、所望の伝達関
数を得るとともに、ダイナミックレンジを最大にするこ
とかできる、。
ープ内の伝達関数の交流利得と直流利得を独立に設定す
ることにより、ループを安定に動作させ、所望の伝達関
数を得るとともに、ダイナミックレンジを最大にするこ
とかできる、。
第１図は、フィードバック系の一般的なブロック図、第
２図は、従来のフィードバックループを用いたディエン
ファシス回路の電気回路図、第３図は、本発明の一実施
例のフィードバックループを用いたディエンファシス回
路の電気回路図、第４図〜第６図はそれぞれ本発明の他
の実施例の要部を示す電気回路図、第７図は、非線形エ
ンファシス回路の電気回路図、第８図は、本発明による
非線形ディエンファシス回路の要部を示す電気回路図で
ある。 １・・・・・・入力端子、２・・・・・出力端子、３・
・・・・・差動増巾器、４・・・・・伝達要素、９，１
０・・・・・インピーダンス素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ 第３図 第４図 第５図 第６図
２図は、従来のフィードバックループを用いたディエン
ファシス回路の電気回路図、第３図は、本発明の一実施
例のフィードバックループを用いたディエンファシス回
路の電気回路図、第４図〜第６図はそれぞれ本発明の他
の実施例の要部を示す電気回路図、第７図は、非線形エ
ンファシス回路の電気回路図、第８図は、本発明による
非線形ディエンファシス回路の要部を示す電気回路図で
ある。 １・・・・・・入力端子、２・・・・・出力端子、３・
・・・・・差動増巾器、４・・・・・伝達要素、９，１
０・・・・・インピーダンス素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ３ 第３図 第４図 第５図 第６図
Claims (2)
- （１） フィードバックループ内に伝達要素を有する
系において、前記伝達要素から成る伝達関数の交流利得
と直流利得を独立に設定したことを特徴とするフィード
バック回路。 - （２） 伝達要素は、フィードバック回路の出力に一
端が接続された第１のインピーダンス素子とその第１の
インピーダンス素子のもう一つの端と接地または電源間
に接続された第２のインピーダンス素子から成り、第１
と第２のインピーダンス素子の接続点を出力とするもの
であり、前記第１．第２のインピーダンス素子の少なく
とも一方は、少なくとも、抵抗と十分大きな容量を直列
に接続した接続素子と抵抗素子とを並列に接続した素子
、または抵抗と十分大きな容量を並列に接続した並列素
子と抵抗とを直列に接続した素子を含むことを特徴とす
る特許請求の範囲第１項に記載のフィードバック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5945383A JPS59185007A (ja) | 1983-04-04 | 1983-04-04 | フイ−ドバツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5945383A JPS59185007A (ja) | 1983-04-04 | 1983-04-04 | フイ−ドバツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59185007A true JPS59185007A (ja) | 1984-10-20 |
Family
ID=13113730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5945383A Pending JPS59185007A (ja) | 1983-04-04 | 1983-04-04 | フイ−ドバツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59185007A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276304A (ja) * | 1985-09-27 | 1987-04-08 | Sumitomo Electric Ind Ltd | 高速光受信器のためのモノリシックｉｃ用増幅回路 |
| JPS6376510A (ja) * | 1986-09-19 | 1988-04-06 | Sony Corp | 再生ヘツド用アンプ |
| JPH05121953A (ja) * | 1991-10-30 | 1993-05-18 | N F Kairo Sekkei Block:Kk | 増幅器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153108A (en) * | 1979-05-18 | 1980-11-28 | Hitachi Ltd | Integrated circuit for video head amplifier |
-
1983
- 1983-04-04 JP JP5945383A patent/JPS59185007A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153108A (en) * | 1979-05-18 | 1980-11-28 | Hitachi Ltd | Integrated circuit for video head amplifier |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276304A (ja) * | 1985-09-27 | 1987-04-08 | Sumitomo Electric Ind Ltd | 高速光受信器のためのモノリシックｉｃ用増幅回路 |
| JPS6376510A (ja) * | 1986-09-19 | 1988-04-06 | Sony Corp | 再生ヘツド用アンプ |
| JPH05121953A (ja) * | 1991-10-30 | 1993-05-18 | N F Kairo Sekkei Block:Kk | 増幅器 |
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