JP2003152538A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JP2003152538A JP2003152538A JP2001351862A JP2001351862A JP2003152538A JP 2003152538 A JP2003152538 A JP 2003152538A JP 2001351862 A JP2001351862 A JP 2001351862A JP 2001351862 A JP2001351862 A JP 2001351862A JP 2003152538 A JP2003152538 A JP 2003152538A
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- buffer circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
- H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
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Abstract
(57)【要約】
【課題】 単純な回路で高速動作を可能にするＡ／Ｄコ
ンバータを得る。 【解決手段】 ＯＰアンプ２３から供給される帰還制御
電圧により、リファレンス電圧のコモン電圧と入力バッ
ファ回路２２を介したコモン電圧とが一致するように、
ＤＣバイアス回路１６，２１から生成されるコモン電圧
を制御するように構成したので、リファレンス電圧のコ
モン電圧と入力バッファ回路１７を介したアナログ入力
信号のコモン電圧とを一致させることができる。ＯＰア
ンプ２３には、実際のアナログ入力信号が入力されない
ため高速動作する必要がない。その結果、入力バッファ
回路１７を、ソースフォロア等の単純な回路で構成する
ことができ、高速動作を可能にする。
ンバータを得る。 【解決手段】 ＯＰアンプ２３から供給される帰還制御
電圧により、リファレンス電圧のコモン電圧と入力バッ
ファ回路２２を介したコモン電圧とが一致するように、
ＤＣバイアス回路１６，２１から生成されるコモン電圧
を制御するように構成したので、リファレンス電圧のコ
モン電圧と入力バッファ回路１７を介したアナログ入力
信号のコモン電圧とを一致させることができる。ＯＰア
ンプ２３には、実際のアナログ入力信号が入力されない
ため高速動作する必要がない。その結果、入力バッファ
回路１７を、ソースフォロア等の単純な回路で構成する
ことができ、高速動作を可能にする。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログ入力信
号のコモン電圧と、リファレンス電圧のコモン電圧とを
一致させるＡ／Ｄコンバータに関するものである。
号のコモン電圧と、リファレンス電圧のコモン電圧とを
一致させるＡ／Ｄコンバータに関するものである。
【０００２】
【従来の技術】図５は従来のＡ／Ｄコンバータを示す回
路図であり、図において、１はアナログ入力信号を一旦
保持する入力バッファ回路、２は複数のリファレンス電
圧を生成し、入力バッファ回路１を介したアナログ入力
信号をそれらリファレンス電圧に基づいてデジタル出力
信号に変換するＡ／Ｄコアである。
路図であり、図において、１はアナログ入力信号を一旦
保持する入力バッファ回路、２は複数のリファレンス電
圧を生成し、入力バッファ回路１を介したアナログ入力
信号をそれらリファレンス電圧に基づいてデジタル出力
信号に変換するＡ／Ｄコアである。
【０００３】次に動作について説明する。図５におい
て、入力バッファ回路１は、アナログ入力信号を一旦保
持し、Ａ／Ｄコア２は、例えば、２ビットデジタル変換
であれば、２２＝４種類のリファレンス電圧（１，２，
４，８［Ｖ］等）を生成し、入力バッファ回路１を介し
たアナログ入力信号をそれらリファレンス電圧に基づい
てデジタル出力信号に変換する。ここで、アナログ入力
信号には、一般に直流成分が含まれており、これをアナ
ログ入力信号のコモン電圧と言う。また、Ａ／Ｄコア２
によって生成される複数のリファレンス電圧の中間電
圧、例えば、上記２ビットデジタル変換のＡ／Ｄコアで
あれば、４種類のリファレンス電圧（１，２，４，８
［Ｖ］）のうちの中間のリファレンス電圧（２，４
［Ｖ］）の平均値＝３［Ｖ］を、リファレンス電圧のコ
モン電圧と言う。Ａ／Ｄコア２によって、アナログ入力
信号を正確にデジタル変換するためには、Ａ／Ｄコア２
に入力されるアナログ入力信号のコモン電圧と、Ａ／Ｄ
コア２で生成されるリファレンス電圧のコモン電圧とを
一致させる必要がある。
て、入力バッファ回路１は、アナログ入力信号を一旦保
持し、Ａ／Ｄコア２は、例えば、２ビットデジタル変換
であれば、２２＝４種類のリファレンス電圧（１，２，
４，８［Ｖ］等）を生成し、入力バッファ回路１を介し
たアナログ入力信号をそれらリファレンス電圧に基づい
てデジタル出力信号に変換する。ここで、アナログ入力
信号には、一般に直流成分が含まれており、これをアナ
ログ入力信号のコモン電圧と言う。また、Ａ／Ｄコア２
によって生成される複数のリファレンス電圧の中間電
圧、例えば、上記２ビットデジタル変換のＡ／Ｄコアで
あれば、４種類のリファレンス電圧（１，２，４，８
［Ｖ］）のうちの中間のリファレンス電圧（２，４
［Ｖ］）の平均値＝３［Ｖ］を、リファレンス電圧のコ
モン電圧と言う。Ａ／Ｄコア２によって、アナログ入力
信号を正確にデジタル変換するためには、Ａ／Ｄコア２
に入力されるアナログ入力信号のコモン電圧と、Ａ／Ｄ
コア２で生成されるリファレンス電圧のコモン電圧とを
一致させる必要がある。
【０００４】図５に示した従来のＡ／Ｄコンバータで
は、アナログ入力信号のコモン電圧と、リファレンス電
圧のコモン電圧とを一致させるために、入力バッファ回
路１に、コモンモードフィードバック回路を備えてい
る。このコモンモードフィードバック回路とは、リファ
レンス電圧のコモン電圧と同程度の電圧を生成する電圧
生成回路と、入力バッファ回路１の出力電圧をフィード
バックし、それら電圧生成回路によって生成される電圧
と、入力バッファ回路１の出力電圧とを比較するＯＰア
ンプとを備え、入力バッファ回路１の出力電圧が、その
電圧生成回路によって生成される電圧と一致するよう
に、すなわち、Ａ／Ｄコア２に入力されるアナログ入力
信号のコモン電圧と、Ａ／Ｄコア２で生成されるリファ
レンス電圧のコモン電圧とが一致するように制御するも
のである。
は、アナログ入力信号のコモン電圧と、リファレンス電
圧のコモン電圧とを一致させるために、入力バッファ回
路１に、コモンモードフィードバック回路を備えてい
る。このコモンモードフィードバック回路とは、リファ
レンス電圧のコモン電圧と同程度の電圧を生成する電圧
生成回路と、入力バッファ回路１の出力電圧をフィード
バックし、それら電圧生成回路によって生成される電圧
と、入力バッファ回路１の出力電圧とを比較するＯＰア
ンプとを備え、入力バッファ回路１の出力電圧が、その
電圧生成回路によって生成される電圧と一致するよう
に、すなわち、Ａ／Ｄコア２に入力されるアナログ入力
信号のコモン電圧と、Ａ／Ｄコア２で生成されるリファ
レンス電圧のコモン電圧とが一致するように制御するも
のである。
【０００５】
【発明が解決しようとする課題】従来のＡ／Ｄコンバー
タは以上のように構成されているので、入力バッファ回
路１に、コモンモードフィードバック回路を備えること
により、Ａ／Ｄコア２に入力されるアナログ入力信号の
コモン電圧と、Ａ／Ｄコア２で生成されるリファレンス
電圧のコモン電圧とを一致させ、アナログ入力信号を正
確にデジタル変換することができる。しかしながら、近
年、求められてきている高速化されたＡ／Ｄコンバータ
においては、高速動作可能な入力バッファ回路が必要で
あり、従来のような、アナログ入力信号を扱うＯＰアン
プを有するコモンモードフィードバック回路を備えた複
雑な入力バッファ回路１を製作するのは困難であるなど
の課題があった。
タは以上のように構成されているので、入力バッファ回
路１に、コモンモードフィードバック回路を備えること
により、Ａ／Ｄコア２に入力されるアナログ入力信号の
コモン電圧と、Ａ／Ｄコア２で生成されるリファレンス
電圧のコモン電圧とを一致させ、アナログ入力信号を正
確にデジタル変換することができる。しかしながら、近
年、求められてきている高速化されたＡ／Ｄコンバータ
においては、高速動作可能な入力バッファ回路が必要で
あり、従来のような、アナログ入力信号を扱うＯＰアン
プを有するコモンモードフィードバック回路を備えた複
雑な入力バッファ回路１を製作するのは困難であるなど
の課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、単純な回路で高速動作を可能にす
るＡ／Ｄコンバータを得ることを目的とする。
めになされたもので、単純な回路で高速動作を可能にす
るＡ／Ｄコンバータを得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るＡ／Ｄコ
ンバータは、帰還制御電圧に応じて制御された直流電圧
を生成し、容量を介したアナログ入力信号にその生成し
た直流電圧を印加する第１の直流電圧生成回路と、第１
の直流電圧生成回路を介したアナログ入力信号を一旦保
持する第１の入力バッファ回路と、複数の参照基準電圧
を生成すると共にそれら参照基準電圧の中間電圧を生成
し、第１の入力バッファ回路を介したアナログ入力信号
をそれら参照基準電圧に基づいてデジタル出力信号に変
換するＡ／Ｄコアと、帰還制御電圧に応じて制御され、
第１の直流電圧生成回路によって生成された直流電圧と
同一の直流電圧を生成する第２の直流電圧生成回路と、
第１の入力バッファ回路のレプリカ回路により構成さ
れ、第２の直流電圧生成回路によって生成された直流電
圧を一旦保持する第２の入力バッファ回路と、Ａ／Ｄコ
アによって生成された参照基準電圧の中間電圧と第２の
入力バッファ回路を介した直流電圧とが一致するよう
に、第１の直流電圧生成回路および第２の直流電圧生成
回路に帰還制御電圧を供給するオペアンプとを備えたも
のである。
ンバータは、帰還制御電圧に応じて制御された直流電圧
を生成し、容量を介したアナログ入力信号にその生成し
た直流電圧を印加する第１の直流電圧生成回路と、第１
の直流電圧生成回路を介したアナログ入力信号を一旦保
持する第１の入力バッファ回路と、複数の参照基準電圧
を生成すると共にそれら参照基準電圧の中間電圧を生成
し、第１の入力バッファ回路を介したアナログ入力信号
をそれら参照基準電圧に基づいてデジタル出力信号に変
換するＡ／Ｄコアと、帰還制御電圧に応じて制御され、
第１の直流電圧生成回路によって生成された直流電圧と
同一の直流電圧を生成する第２の直流電圧生成回路と、
第１の入力バッファ回路のレプリカ回路により構成さ
れ、第２の直流電圧生成回路によって生成された直流電
圧を一旦保持する第２の入力バッファ回路と、Ａ／Ｄコ
アによって生成された参照基準電圧の中間電圧と第２の
入力バッファ回路を介した直流電圧とが一致するよう
に、第１の直流電圧生成回路および第２の直流電圧生成
回路に帰還制御電圧を供給するオペアンプとを備えたも
のである。
【０００８】この発明に係るＡ／Ｄコンバータは、第１
の直流電圧生成回路および第２の直流電圧生成回路にお
いて、電源、第１の導電型トランジスタ、抵抗、グラン
ドの順で直列接続され、第１の導電型トランジスタのゲ
ートにそれぞれ帰還制御電圧が供給され、第１の導電型
トランジスタおよび抵抗間に第１の入力バッファ回路ま
たは第２の入力バッファ回路がそれぞれ接続されたもの
である。
の直流電圧生成回路および第２の直流電圧生成回路にお
いて、電源、第１の導電型トランジスタ、抵抗、グラン
ドの順で直列接続され、第１の導電型トランジスタのゲ
ートにそれぞれ帰還制御電圧が供給され、第１の導電型
トランジスタおよび抵抗間に第１の入力バッファ回路ま
たは第２の入力バッファ回路がそれぞれ接続されたもの
である。
【０００９】この発明に係るＡ／Ｄコンバータは、第１
の直流電圧生成回路および第２の直流電圧生成回路にお
いて、電源、抵抗、第２の導電型トランジスタ、グラン
ドの順で直列接続され、第２の導電型トランジスタのゲ
ートにそれぞれ帰還制御電圧が供給され、抵抗および第
２の導電型トランジスタ間に第１の入力バッファ回路ま
たは第２の入力バッファ回路がそれぞれ接続されたもの
である。
の直流電圧生成回路および第２の直流電圧生成回路にお
いて、電源、抵抗、第２の導電型トランジスタ、グラン
ドの順で直列接続され、第２の導電型トランジスタのゲ
ートにそれぞれ帰還制御電圧が供給され、抵抗および第
２の導電型トランジスタ間に第１の入力バッファ回路ま
たは第２の入力バッファ回路がそれぞれ接続されたもの
である。
【００１０】この発明に係るＡ／Ｄコンバータは、第２
の入力バッファ回路を、第１の入力バッファ回路よりも
サイズが縮小されたレプリカ回路により構成したもので
ある。
の入力バッファ回路を、第１の入力バッファ回路よりも
サイズが縮小されたレプリカ回路により構成したもので
ある。
【００１１】この発明に係るＡ／Ｄコンバータは、帰還
制御電圧に応じて制御された直流電圧を生成し、第１の
容量を介した第１のアナログ入力信号にその生成した直
流電圧を印加する第１の直流電圧生成回路と、第１の直
流電圧生成回路を介した第１のアナログ入力信号を一旦
保持する第１の入力バッファ回路と、第２のアナログ入
力信号の直流成分を除去する第２の容量と、帰還制御電
圧に応じて制御された直流電圧を生成し、第２の容量を
介した第２のアナログ入力信号にその生成した直流電圧
を印加する第２の直流電圧生成回路と、第２の直流電圧
生成回路を介した第２のアナログ入力信号を一旦保持す
る第２の入力バッファ回路と、複数の参照基準電圧を生
成すると共にそれら参照基準電圧の中間電圧を生成し、
第１の入力バッファ回路を介した第１のアナログ入力信
号および第２の入力バッファ回路を介した第２のアナロ
グ入力信号の差動入力をそれら参照基準電圧に基づいて
デジタル出力信号に変換するＡ／Ｄコアと、帰還制御電
圧に応じて制御され、第１の直流電圧生成回路および第
２の直流電圧生成回路によって生成された直流電圧と同
一の直流電圧を生成する第３の直流電圧生成回路と、第
１の入力バッファ回路および第２の入力バッファ回路の
レプリカ回路により構成され、第３の直流電圧生成回路
によって生成された直流電圧を一旦保持する第３の入力
バッファ回路と、Ａ／Ｄコアによって生成された参照基
準電圧の中間電圧と第３の入力バッファ回路を介した直
流電圧とが一致するように、第１の直流電圧生成回路、
第２の直流電圧生成回路および第３の直流電圧生成回路
に帰還制御電圧を供給するオペアンプとを備えたもので
ある。
制御電圧に応じて制御された直流電圧を生成し、第１の
容量を介した第１のアナログ入力信号にその生成した直
流電圧を印加する第１の直流電圧生成回路と、第１の直
流電圧生成回路を介した第１のアナログ入力信号を一旦
保持する第１の入力バッファ回路と、第２のアナログ入
力信号の直流成分を除去する第２の容量と、帰還制御電
圧に応じて制御された直流電圧を生成し、第２の容量を
介した第２のアナログ入力信号にその生成した直流電圧
を印加する第２の直流電圧生成回路と、第２の直流電圧
生成回路を介した第２のアナログ入力信号を一旦保持す
る第２の入力バッファ回路と、複数の参照基準電圧を生
成すると共にそれら参照基準電圧の中間電圧を生成し、
第１の入力バッファ回路を介した第１のアナログ入力信
号および第２の入力バッファ回路を介した第２のアナロ
グ入力信号の差動入力をそれら参照基準電圧に基づいて
デジタル出力信号に変換するＡ／Ｄコアと、帰還制御電
圧に応じて制御され、第１の直流電圧生成回路および第
２の直流電圧生成回路によって生成された直流電圧と同
一の直流電圧を生成する第３の直流電圧生成回路と、第
１の入力バッファ回路および第２の入力バッファ回路の
レプリカ回路により構成され、第３の直流電圧生成回路
によって生成された直流電圧を一旦保持する第３の入力
バッファ回路と、Ａ／Ｄコアによって生成された参照基
準電圧の中間電圧と第３の入力バッファ回路を介した直
流電圧とが一致するように、第１の直流電圧生成回路、
第２の直流電圧生成回路および第３の直流電圧生成回路
に帰還制御電圧を供給するオペアンプとを備えたもので
ある。
【００１２】この発明に係るＡ／Ｄコンバータは、オペ
アンプの帰還制御電圧の出力側に、ローパスフィルタを
設けたものである。
アンプの帰還制御電圧の出力側に、ローパスフィルタを
設けたものである。
【００１３】この発明に係るＡ／Ｄコンバータは、オペ
アンプの帰還制御電圧の出力側に、ローパスフィルタを
設けたものである。
アンプの帰還制御電圧の出力側に、ローパスフィルタを
設けたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
／Ｄコンバータを示す回路図であり、図において、１１
はアナログ入力信号ラインに直列接続され、アナログ入
力信号のコモン電圧（直流成分）を除去する容量であ
る。１２は電源、１３はＰＭＯＳトランジスタ（第１の
導電型トランジスタ）、１４は抵抗、１５はグランドで
あり、１６はこれらの直列接続により、帰還制御電圧に
応じて制御されたコモン電圧（直流電圧）を生成し、容
量１１を介したアナログ入力信号にその生成したコモン
電圧を印加するＤＣバイアス回路（第１の直流電圧生成
回路）である。１７はＰＭＯＳトランジスタ１３および
抵抗１４間のアナログ入力信号ラインに接続され、アナ
ログ入力信号を一旦保持する入力バッファ回路（第１の
入力バッファ回路）である。１８は複数のリファレンス
電圧（参照基準電圧）を生成すると共にそれらリファレ
ンス電圧のコモン電圧（中間電圧）を生成し、入力バッ
ファ回路１７を介したアナログ入力信号をそれらリファ
レンス電圧に基づいてデジタル出力信号に変換するＡ／
Ｄコアである。１２は電源、１９はＰＭＯＳトランジス
タ（第１の導電型トランジスタ）、２０は抵抗、１５は
グランドであり、２１はこれらの直列接続により、帰還
制御電圧に応じて制御され、ＤＣバイアス回路１６によ
って生成されたコモン電圧と同一のコモン電圧を生成す
るＤＣバイアス回路（第２の直流電圧生成回路）であ
る。２２は入力バッファ回路１７のレプリカ回路により
構成され、ＤＣバイアス回路２１のＰＭＯＳトランジス
タ１９および抵抗２０間に接続され、ＤＣバイアス回路
２１によって生成されたコモン電圧を一旦保持する入力
バッファ回路（第２の入力バッファ回路）である。２３
は入力バッファ回路２２を介したコモン電圧が＋端子
に、Ａ／Ｄコア１８によって生成されたリファレンス電
圧のコモン電圧が−端子にそれぞれ接続され、両コモン
電圧が一致するように、ＤＣバイアス回路１６，２１の
ＰＭＯＳトランジスタ１３，１９のゲートに帰還制御電
圧を供給するＯＰアンプ（オペアンプ）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
／Ｄコンバータを示す回路図であり、図において、１１
はアナログ入力信号ラインに直列接続され、アナログ入
力信号のコモン電圧（直流成分）を除去する容量であ
る。１２は電源、１３はＰＭＯＳトランジスタ（第１の
導電型トランジスタ）、１４は抵抗、１５はグランドで
あり、１６はこれらの直列接続により、帰還制御電圧に
応じて制御されたコモン電圧（直流電圧）を生成し、容
量１１を介したアナログ入力信号にその生成したコモン
電圧を印加するＤＣバイアス回路（第１の直流電圧生成
回路）である。１７はＰＭＯＳトランジスタ１３および
抵抗１４間のアナログ入力信号ラインに接続され、アナ
ログ入力信号を一旦保持する入力バッファ回路（第１の
入力バッファ回路）である。１８は複数のリファレンス
電圧（参照基準電圧）を生成すると共にそれらリファレ
ンス電圧のコモン電圧（中間電圧）を生成し、入力バッ
ファ回路１７を介したアナログ入力信号をそれらリファ
レンス電圧に基づいてデジタル出力信号に変換するＡ／
Ｄコアである。１２は電源、１９はＰＭＯＳトランジス
タ（第１の導電型トランジスタ）、２０は抵抗、１５は
グランドであり、２１はこれらの直列接続により、帰還
制御電圧に応じて制御され、ＤＣバイアス回路１６によ
って生成されたコモン電圧と同一のコモン電圧を生成す
るＤＣバイアス回路（第２の直流電圧生成回路）であ
る。２２は入力バッファ回路１７のレプリカ回路により
構成され、ＤＣバイアス回路２１のＰＭＯＳトランジス
タ１９および抵抗２０間に接続され、ＤＣバイアス回路
２１によって生成されたコモン電圧を一旦保持する入力
バッファ回路（第２の入力バッファ回路）である。２３
は入力バッファ回路２２を介したコモン電圧が＋端子
に、Ａ／Ｄコア１８によって生成されたリファレンス電
圧のコモン電圧が−端子にそれぞれ接続され、両コモン
電圧が一致するように、ＤＣバイアス回路１６，２１の
ＰＭＯＳトランジスタ１３，１９のゲートに帰還制御電
圧を供給するＯＰアンプ（オペアンプ）である。
【００１５】次に動作について説明する。Ａ／Ｄコア１
８において、リファレンス電圧がグランド１５を基準に
設定されている場合は、図１に示したように、ＰＭＯＳ
トランジスタ１３，１９からなるＤＣバイアス回路１
６，２１を設ける。なお、入力バッファ回路１７，２２
は、コモンモードフィードバック回路を備えておらず、
ソースフォロア等の単純な回路で構成されたものであ
る。以下、図１に示した構成において、Ａ／Ｄコア１８
に入力されるアナログ入力信号のコモン電圧と、Ａ／Ｄ
コア１８で生成されるリファレンス電圧のコモン電圧と
を一致させ、アナログ入力信号を正確に高速にデジタル
変換することができることについて説明する。図１にお
いて、アナログ入力信号ラインに容量１１を直列接続し
て、アナログ入力信号からそのコモン電圧を除去する。
ＤＣバイアス回路１６は、ＰＭＯＳトランジスタ１３に
供給される帰還制御電圧に応じて制御された直流電流
を、電源１２およびグランド１５間で流し、そのグラン
ド１５の電位を基準に、抵抗１４で発生するコモン電圧
（直流電圧）を生成し、容量１１を介したアナログ入力
信号に印加する。入力バッファ回路１７は、そのコモン
電圧が印加されたアナログ入力信号を一旦保持する。Ａ
／Ｄコア１８は、複数のリファレンス電圧を生成すると
共にそれらリファレンス電圧のコモン電圧（中間電圧）
を生成する。また、Ａ／Ｄコア１８は、入力バッファ回
路１７を介したアナログ入力信号をそれらリファレンス
電圧に基づいてデジタル出力信号に変換する。ＤＣバイ
アス回路２１は、ＰＭＯＳトランジスタ１９に供給され
る帰還制御電圧に応じて制御された直流電流を、電源１
２およびグランド１５間で流し、そのグランド１５の電
位を基準に、抵抗２０で発生するコモン電圧（直流電
圧）を生成する。入力バッファ回路２２は、入力バッフ
ァ回路１７のレプリカ回路により構成されている。ここ
で、レプリカ回路とは、同一配置のトランジスタにより
構成され、特性も近似したものである。入力バッファ回
路２２は、その生成されたコモン電圧を一旦保持する。
ＯＰアンプ２３は、入力バッファ回路２２を介したコモ
ン電圧と、Ａ／Ｄコア１８によって生成されたリファレ
ンス電圧のコモン電圧とを入力し、両コモン電圧が一致
するように、ＤＣバイアス回路１６，２１のＰＭＯＳト
ランジスタ１３，１９のゲートに帰還制御電圧を供給す
る。その結果、入力バッファ回路２２を介したコモン電
圧と、Ａ／Ｄコア１８によって生成されたリファレンス
電圧のコモン電圧とが一致し、さらに、入力バッファ回
路１７を介したアナログ入力信号のコモン電圧と、Ａ／
Ｄコア１８によって生成されたリファレンス電圧のコモ
ン電圧とが一致する。よって、入力バッファ回路１７
に、コモンモードフィードバック回路を備えることな
く、アナログ入力信号を正確に高速にデジタル変換する
ことができる。
８において、リファレンス電圧がグランド１５を基準に
設定されている場合は、図１に示したように、ＰＭＯＳ
トランジスタ１３，１９からなるＤＣバイアス回路１
６，２１を設ける。なお、入力バッファ回路１７，２２
は、コモンモードフィードバック回路を備えておらず、
ソースフォロア等の単純な回路で構成されたものであ
る。以下、図１に示した構成において、Ａ／Ｄコア１８
に入力されるアナログ入力信号のコモン電圧と、Ａ／Ｄ
コア１８で生成されるリファレンス電圧のコモン電圧と
を一致させ、アナログ入力信号を正確に高速にデジタル
変換することができることについて説明する。図１にお
いて、アナログ入力信号ラインに容量１１を直列接続し
て、アナログ入力信号からそのコモン電圧を除去する。
ＤＣバイアス回路１６は、ＰＭＯＳトランジスタ１３に
供給される帰還制御電圧に応じて制御された直流電流
を、電源１２およびグランド１５間で流し、そのグラン
ド１５の電位を基準に、抵抗１４で発生するコモン電圧
（直流電圧）を生成し、容量１１を介したアナログ入力
信号に印加する。入力バッファ回路１７は、そのコモン
電圧が印加されたアナログ入力信号を一旦保持する。Ａ
／Ｄコア１８は、複数のリファレンス電圧を生成すると
共にそれらリファレンス電圧のコモン電圧（中間電圧）
を生成する。また、Ａ／Ｄコア１８は、入力バッファ回
路１７を介したアナログ入力信号をそれらリファレンス
電圧に基づいてデジタル出力信号に変換する。ＤＣバイ
アス回路２１は、ＰＭＯＳトランジスタ１９に供給され
る帰還制御電圧に応じて制御された直流電流を、電源１
２およびグランド１５間で流し、そのグランド１５の電
位を基準に、抵抗２０で発生するコモン電圧（直流電
圧）を生成する。入力バッファ回路２２は、入力バッフ
ァ回路１７のレプリカ回路により構成されている。ここ
で、レプリカ回路とは、同一配置のトランジスタにより
構成され、特性も近似したものである。入力バッファ回
路２２は、その生成されたコモン電圧を一旦保持する。
ＯＰアンプ２３は、入力バッファ回路２２を介したコモ
ン電圧と、Ａ／Ｄコア１８によって生成されたリファレ
ンス電圧のコモン電圧とを入力し、両コモン電圧が一致
するように、ＤＣバイアス回路１６，２１のＰＭＯＳト
ランジスタ１３，１９のゲートに帰還制御電圧を供給す
る。その結果、入力バッファ回路２２を介したコモン電
圧と、Ａ／Ｄコア１８によって生成されたリファレンス
電圧のコモン電圧とが一致し、さらに、入力バッファ回
路１７を介したアナログ入力信号のコモン電圧と、Ａ／
Ｄコア１８によって生成されたリファレンス電圧のコモ
ン電圧とが一致する。よって、入力バッファ回路１７
に、コモンモードフィードバック回路を備えることな
く、アナログ入力信号を正確に高速にデジタル変換する
ことができる。
【００１６】以上のように、この実施の形態１によれ
ば、ＯＰアンプ２３から供給される帰還制御電圧によ
り、リファレンス電圧のコモン電圧と入力バッファ回路
２２を介したコモン電圧とが一致するように、ＤＣバイ
アス回路１６，２１から生成されるコモン電圧を制御す
るように構成したので、リファレンス電圧のコモン電圧
と入力バッファ回路１７を介したアナログ入力信号のコ
モン電圧とを一致させることができる。ＤＣバイアス回
路２１および入力バッファ回路２２には、実際のアナロ
グ入力信号が入力されないため、ＯＰアンプ２３は高速
動作する必要がない。その結果、入力バッファ回路１７
を、ソースフォロア等の単純な回路で構成することがで
き、高速動作を可能にすることができる。また、ＰＭＯ
Ｓトランジスタ１３，１９により制御された直流電流
が、抵抗１４，２０を介してグランド１５に流れること
によって、コモン電圧を生成するように構成したので、
Ａ／Ｄコア１８において、リファレンス電圧がグランド
１５を基準に設定されている場合において、アナログ入
力信号に印加するコモン電圧を精度良く、制御すること
ができる。また、容量１１、抵抗１４、グランド１５か
らなる回路により、ハイパスフィルタを構成することが
でき、アナログ入力信号に重畳される低周波ノイズを除
去することができる。
ば、ＯＰアンプ２３から供給される帰還制御電圧によ
り、リファレンス電圧のコモン電圧と入力バッファ回路
２２を介したコモン電圧とが一致するように、ＤＣバイ
アス回路１６，２１から生成されるコモン電圧を制御す
るように構成したので、リファレンス電圧のコモン電圧
と入力バッファ回路１７を介したアナログ入力信号のコ
モン電圧とを一致させることができる。ＤＣバイアス回
路２１および入力バッファ回路２２には、実際のアナロ
グ入力信号が入力されないため、ＯＰアンプ２３は高速
動作する必要がない。その結果、入力バッファ回路１７
を、ソースフォロア等の単純な回路で構成することがで
き、高速動作を可能にすることができる。また、ＰＭＯ
Ｓトランジスタ１３，１９により制御された直流電流
が、抵抗１４，２０を介してグランド１５に流れること
によって、コモン電圧を生成するように構成したので、
Ａ／Ｄコア１８において、リファレンス電圧がグランド
１５を基準に設定されている場合において、アナログ入
力信号に印加するコモン電圧を精度良く、制御すること
ができる。また、容量１１、抵抗１４、グランド１５か
らなる回路により、ハイパスフィルタを構成することが
でき、アナログ入力信号に重畳される低周波ノイズを除
去することができる。
【００１７】なお、上記実施の形態１によれば、入力バ
ッファ回路２２を、入力バッファ回路１７のトランジス
タサイズおよび配置と同一とし、同一特性を有するレプ
リカ回路で構成したが、入力バッファ回路２２は、入力
バッファ回路１７のトランジスタサイズよりもサイズが
縮小されたレプリカ回路により構成しても良く、例え
ば、１／１０または１／２０のトランジスタサイズに縮
小すれば、それだけトランジスタに流れる電流を低減す
ることができ、入力バッファ回路２２の消費電流を削減
することができる。
ッファ回路２２を、入力バッファ回路１７のトランジス
タサイズおよび配置と同一とし、同一特性を有するレプ
リカ回路で構成したが、入力バッファ回路２２は、入力
バッファ回路１７のトランジスタサイズよりもサイズが
縮小されたレプリカ回路により構成しても良く、例え
ば、１／１０または１／２０のトランジスタサイズに縮
小すれば、それだけトランジスタに流れる電流を低減す
ることができ、入力バッファ回路２２の消費電流を削減
することができる。
【００１８】実施の形態２．図２はこの発明の実施の形
態２によるＡ／Ｄコンバータを示す回路図であり、図に
おいて、１２は電源、３１は抵抗、３２はＮＭＯＳトラ
ンジスタ（第２の導電型トランジスタ）、１５はグラン
ドであり、３３はこれらの直列接続により、帰還制御電
圧に応じて制御されたコモン電圧（直流電圧）を生成
し、容量１１を介したアナログ入力信号にその生成した
コモン電圧を印加するＤＣバイアス回路（第１の直流電
圧生成回路）である。また、１２は電源、３４は抵抗、
３５はＮＭＯＳトランジスタ（第２の導電型トランジス
タ）、１５はグランドであり、３６はこれらの直列接続
により、帰還制御電圧に応じて制御され、ＤＣバイアス
回路１６によって生成されたコモン電圧と同一のコモン
電圧を生成するＤＣバイアス回路（第２の直流電圧生成
回路）である。その他の構成については、図１と同一で
ある。
態２によるＡ／Ｄコンバータを示す回路図であり、図に
おいて、１２は電源、３１は抵抗、３２はＮＭＯＳトラ
ンジスタ（第２の導電型トランジスタ）、１５はグラン
ドであり、３３はこれらの直列接続により、帰還制御電
圧に応じて制御されたコモン電圧（直流電圧）を生成
し、容量１１を介したアナログ入力信号にその生成した
コモン電圧を印加するＤＣバイアス回路（第１の直流電
圧生成回路）である。また、１２は電源、３４は抵抗、
３５はＮＭＯＳトランジスタ（第２の導電型トランジス
タ）、１５はグランドであり、３６はこれらの直列接続
により、帰還制御電圧に応じて制御され、ＤＣバイアス
回路１６によって生成されたコモン電圧と同一のコモン
電圧を生成するＤＣバイアス回路（第２の直流電圧生成
回路）である。その他の構成については、図１と同一で
ある。
【００１９】次に動作について説明する。上記実施の形
態１では、Ａ／Ｄコア１８において、リファレンス電圧
がグランド１５を基準に設定されている場合であったの
で、ＰＭＯＳトランジスタ１３，１９からなるＤＣバイ
アス回路１６，２１を設けたが、この実施の形態２で
は、Ａ／Ｄコア１８において、リファレンス電圧が電源
１２を基準に設定されている場合について示したもので
あり、図２に示したように、ＮＭＯＳトランジスタ３
２，３５からなるＤＣバイアス回路３３，３６を設け
る。ＤＣバイアス回路３３は、ＮＭＯＳトランジスタ３
２に供給される帰還制御電圧に応じて制御された直流電
流を、電源１２およびグランド１５間で流し、その電源
１２の電位を基準に、抵抗３１で電圧降下されたコモン
電圧（直流電圧）を生成し、容量１１を介したアナログ
入力信号に印加する。ＤＣバイアス回路３６は、ＮＭＯ
Ｓトランジスタ３５に供給される帰還制御電圧に応じて
制御された直流電流を、電源１２およびグランド１５間
で流し、その電源１２の電位を基準に、抵抗３４で電圧
降下されたコモン電圧（直流電圧）を生成する。ＯＰア
ンプ２３は、入力バッファ回路２２を介したコモン電圧
と、Ａ／Ｄコア１８によって生成されたリファレンス電
圧のコモン電圧とを入力し、両コモン電圧が一致するよ
うに、ＤＣバイアス回路３３，３６のＮＭＯＳトランジ
スタ３２，３５のゲートに帰還制御電圧を供給する。
態１では、Ａ／Ｄコア１８において、リファレンス電圧
がグランド１５を基準に設定されている場合であったの
で、ＰＭＯＳトランジスタ１３，１９からなるＤＣバイ
アス回路１６，２１を設けたが、この実施の形態２で
は、Ａ／Ｄコア１８において、リファレンス電圧が電源
１２を基準に設定されている場合について示したもので
あり、図２に示したように、ＮＭＯＳトランジスタ３
２，３５からなるＤＣバイアス回路３３，３６を設け
る。ＤＣバイアス回路３３は、ＮＭＯＳトランジスタ３
２に供給される帰還制御電圧に応じて制御された直流電
流を、電源１２およびグランド１５間で流し、その電源
１２の電位を基準に、抵抗３１で電圧降下されたコモン
電圧（直流電圧）を生成し、容量１１を介したアナログ
入力信号に印加する。ＤＣバイアス回路３６は、ＮＭＯ
Ｓトランジスタ３５に供給される帰還制御電圧に応じて
制御された直流電流を、電源１２およびグランド１５間
で流し、その電源１２の電位を基準に、抵抗３４で電圧
降下されたコモン電圧（直流電圧）を生成する。ＯＰア
ンプ２３は、入力バッファ回路２２を介したコモン電圧
と、Ａ／Ｄコア１８によって生成されたリファレンス電
圧のコモン電圧とを入力し、両コモン電圧が一致するよ
うに、ＤＣバイアス回路３３，３６のＮＭＯＳトランジ
スタ３２，３５のゲートに帰還制御電圧を供給する。
【００２０】以上のように、この実施の形態２によれ
ば、実施の形態１と同様、ＯＰアンプ２３は高速動作す
る必要がなく、入力バッファ回路１７を、ソースフォロ
ア等の単純な回路で構成することができ、高速動作を可
能にすることができる。また、ＮＭＯＳトランジスタ３
２，３５により制御された直流電流が、抵抗３１，３４
を介してグランド１５に流れることによって、コモン電
圧を生成するように構成したので、Ａ／Ｄコア１８にお
いて、リファレンス電圧が電源１２を基準に設定されて
いる場合において、アナログ入力信号に印加するコモン
電圧を精度良く、制御することができる。
ば、実施の形態１と同様、ＯＰアンプ２３は高速動作す
る必要がなく、入力バッファ回路１７を、ソースフォロ
ア等の単純な回路で構成することができ、高速動作を可
能にすることができる。また、ＮＭＯＳトランジスタ３
２，３５により制御された直流電流が、抵抗３１，３４
を介してグランド１５に流れることによって、コモン電
圧を生成するように構成したので、Ａ／Ｄコア１８にお
いて、リファレンス電圧が電源１２を基準に設定されて
いる場合において、アナログ入力信号に印加するコモン
電圧を精度良く、制御することができる。
【００２１】実施の形態３．図３はこの発明の実施の形
態３によるＡ／Ｄコンバータを示す回路図であり、図に
おいて、１１ａ，１１ｂは差動のアナログ入力信号ライ
ンにそれぞれ直列接続され、アナログ入力信号のコモン
電圧（直流成分）をそれぞれ除去する容量（第１の容
量、第２の容量）である。１２は電源、１３ａはＰＭＯ
Ｓトランジスタ（第１の導電型トランジスタ）、１４ａ
は抵抗、１５はグランドであり、１６ａはこれらの直列
接続により、帰還制御電圧に応じて制御されたコモン電
圧（直流電圧）を生成し、容量１１ａを介したアナログ
入力信号にその生成したコモン電圧を印加するＤＣバイ
アス回路（第１の直流電圧生成回路）である。１７ａは
ＰＭＯＳトランジスタ１３ａおよび抵抗１４ａ間のアナ
ログ入力信号ラインに接続され、アナログ入力信号を一
旦保持する入力バッファ回路（第１の入力バッファ回
路）である。１２は電源、１３ｂはＰＭＯＳトランジス
タ（第１の導電型トランジスタ）、１４ｂは抵抗、１５
はグランドであり、１６ｂはこれらの直列接続により、
帰還制御電圧に応じて制御されたコモン電圧（直流電
圧）を生成し、容量１１ｂを介したアナログ入力信号に
その生成したコモン電圧を印加するＤＣバイアス回路
（第２の直流電圧生成回路）である。１７ｂはＰＭＯＳ
トランジスタ１３ｂおよび抵抗１４ｂ間のアナログ入力
信号ラインに接続され、アナログ入力信号を一旦保持す
る入力バッファ回路（第２の入力バッファ回路）であ
る。４１は複数のリファレンス電圧（参照基準電圧）を
生成すると共にそれらリファレンス電圧のコモン電圧
（中間電圧）を生成し、入力バッファ回路１７ａ，１７
ｂを介したアナログ入力信号の差動入力をそれらリファ
レンス電圧に基づいてデジタル出力信号に変換するＡ／
Ｄコアである。１２は電源、１９はＰＭＯＳトランジス
タ、２０は抵抗、１５はグランドであり、２１はこれら
の直列接続により、帰還制御電圧に応じて制御され、Ｄ
Ｃバイアス回路１６ａ，１６ｂによって生成されたコモ
ン電圧と同一のコモン電圧を生成するＤＣバイアス回路
（第３の直流電圧生成回路）である。２２は入力バッフ
ァ回路１７ａ，１７ｂのレプリカ回路により構成され、
ＤＣバイアス回路２１のＰＭＯＳトランジスタ１９およ
び抵抗２０間に接続され、ＤＣバイアス回路２１によっ
て生成されたコモン電圧を一旦保持する入力バッファ回
路（第３の入力バッファ回路）である。２３は入力バッ
ファ回路２２を介したコモン電圧が＋端子に、Ａ／Ｄコ
ア４１によって生成されたリファレンス電圧のコモン電
圧が−端子にそれぞれ接続され、両コモン電圧が一致す
るように、ＤＣバイアス回路１６ａ，１６ｂ，２１のＰ
ＭＯＳトランジスタ１３ａ，１３ｂ，１９のゲートに帰
還制御電圧を供給するＯＰアンプ（オペアンプ）であ
る。
態３によるＡ／Ｄコンバータを示す回路図であり、図に
おいて、１１ａ，１１ｂは差動のアナログ入力信号ライ
ンにそれぞれ直列接続され、アナログ入力信号のコモン
電圧（直流成分）をそれぞれ除去する容量（第１の容
量、第２の容量）である。１２は電源、１３ａはＰＭＯ
Ｓトランジスタ（第１の導電型トランジスタ）、１４ａ
は抵抗、１５はグランドであり、１６ａはこれらの直列
接続により、帰還制御電圧に応じて制御されたコモン電
圧（直流電圧）を生成し、容量１１ａを介したアナログ
入力信号にその生成したコモン電圧を印加するＤＣバイ
アス回路（第１の直流電圧生成回路）である。１７ａは
ＰＭＯＳトランジスタ１３ａおよび抵抗１４ａ間のアナ
ログ入力信号ラインに接続され、アナログ入力信号を一
旦保持する入力バッファ回路（第１の入力バッファ回
路）である。１２は電源、１３ｂはＰＭＯＳトランジス
タ（第１の導電型トランジスタ）、１４ｂは抵抗、１５
はグランドであり、１６ｂはこれらの直列接続により、
帰還制御電圧に応じて制御されたコモン電圧（直流電
圧）を生成し、容量１１ｂを介したアナログ入力信号に
その生成したコモン電圧を印加するＤＣバイアス回路
（第２の直流電圧生成回路）である。１７ｂはＰＭＯＳ
トランジスタ１３ｂおよび抵抗１４ｂ間のアナログ入力
信号ラインに接続され、アナログ入力信号を一旦保持す
る入力バッファ回路（第２の入力バッファ回路）であ
る。４１は複数のリファレンス電圧（参照基準電圧）を
生成すると共にそれらリファレンス電圧のコモン電圧
（中間電圧）を生成し、入力バッファ回路１７ａ，１７
ｂを介したアナログ入力信号の差動入力をそれらリファ
レンス電圧に基づいてデジタル出力信号に変換するＡ／
Ｄコアである。１２は電源、１９はＰＭＯＳトランジス
タ、２０は抵抗、１５はグランドであり、２１はこれら
の直列接続により、帰還制御電圧に応じて制御され、Ｄ
Ｃバイアス回路１６ａ，１６ｂによって生成されたコモ
ン電圧と同一のコモン電圧を生成するＤＣバイアス回路
（第３の直流電圧生成回路）である。２２は入力バッフ
ァ回路１７ａ，１７ｂのレプリカ回路により構成され、
ＤＣバイアス回路２１のＰＭＯＳトランジスタ１９およ
び抵抗２０間に接続され、ＤＣバイアス回路２１によっ
て生成されたコモン電圧を一旦保持する入力バッファ回
路（第３の入力バッファ回路）である。２３は入力バッ
ファ回路２２を介したコモン電圧が＋端子に、Ａ／Ｄコ
ア４１によって生成されたリファレンス電圧のコモン電
圧が−端子にそれぞれ接続され、両コモン電圧が一致す
るように、ＤＣバイアス回路１６ａ，１６ｂ，２１のＰ
ＭＯＳトランジスタ１３ａ，１３ｂ，１９のゲートに帰
還制御電圧を供給するＯＰアンプ（オペアンプ）であ
る。
【００２２】次に動作について説明する。この実施の形
態３は、上記実施の形態１において、差動入力のＡ／Ｄ
コンバータに適用できるようにしたものである。図３に
おいて、容量１１ａ，１１ｂは、差動入力のアナログ入
力信号からそれぞれコモン電圧を除去し、ＤＣバイアス
回路１６ａ，１６ｂは、帰還制御電圧に応じてコモン電
圧を生成し、容量１１ａ，１１ｂを介したアナログ入力
信号に印加する。入力バッファ回路１７ａ，１７ｂは、
そのコモン電圧が印加されたアナログ入力信号を一旦保
持し、Ａ／Ｄコア４１は、入力バッファ回路１７ａ，１
７ｂを介したアナログ入力信号の差動入力をそれらリフ
ァレンス電圧に基づいてデジタル出力信号に変換する。
また、ＤＣバイアス回路２１は、帰還制御電圧に応じて
コモン電圧を生成し、入力バッファ回路２２は、その生
成されたコモン電圧を一旦保持する。ＯＰアンプ２３
は、入力バッファ回路２２を介したコモン電圧と、Ａ／
Ｄコア１８によって生成されたリファレンス電圧のコモ
ン電圧とを入力し、両コモン電圧が一致するように、Ｄ
Ｃバイアス回路１６ａ，１６ｂ，２１のＰＭＯＳトラン
ジスタ１３ａ，１３ｂ，１９のゲートに帰還制御電圧を
供給する。
態３は、上記実施の形態１において、差動入力のＡ／Ｄ
コンバータに適用できるようにしたものである。図３に
おいて、容量１１ａ，１１ｂは、差動入力のアナログ入
力信号からそれぞれコモン電圧を除去し、ＤＣバイアス
回路１６ａ，１６ｂは、帰還制御電圧に応じてコモン電
圧を生成し、容量１１ａ，１１ｂを介したアナログ入力
信号に印加する。入力バッファ回路１７ａ，１７ｂは、
そのコモン電圧が印加されたアナログ入力信号を一旦保
持し、Ａ／Ｄコア４１は、入力バッファ回路１７ａ，１
７ｂを介したアナログ入力信号の差動入力をそれらリフ
ァレンス電圧に基づいてデジタル出力信号に変換する。
また、ＤＣバイアス回路２１は、帰還制御電圧に応じて
コモン電圧を生成し、入力バッファ回路２２は、その生
成されたコモン電圧を一旦保持する。ＯＰアンプ２３
は、入力バッファ回路２２を介したコモン電圧と、Ａ／
Ｄコア１８によって生成されたリファレンス電圧のコモ
ン電圧とを入力し、両コモン電圧が一致するように、Ｄ
Ｃバイアス回路１６ａ，１６ｂ，２１のＰＭＯＳトラン
ジスタ１３ａ，１３ｂ，１９のゲートに帰還制御電圧を
供給する。
【００２３】以上のように、この実施の形態３によれ
ば、ＯＰアンプ２３から供給される帰還制御電圧によ
り、リファレンス電圧のコモン電圧と入力バッファ回路
２１を介したコモン電圧とが一致するように、ＤＣバイ
アス回路１６ａ，１６ｂ，２１から生成されるコモン電
圧を制御するように構成したので、リファレンス電圧の
コモン電圧と入力バッファ回路１７ａ，１７ｂを介した
アナログ入力信号のコモン電圧とを一致させることがで
きる。ＤＣバイアス回路２１および入力バッファ回路２
２には、実際のアナログ入力信号が入力されないため、
ＯＰアンプ２３は高速動作する必要がない。その結果、
入力バッファ回路１７ａ，１７ｂを、ソースフォロア等
の単純な回路で構成することができ、高速動作を可能に
することができる。また、差動入力のＡ／Ｄコンバータ
に適用することができる。
ば、ＯＰアンプ２３から供給される帰還制御電圧によ
り、リファレンス電圧のコモン電圧と入力バッファ回路
２１を介したコモン電圧とが一致するように、ＤＣバイ
アス回路１６ａ，１６ｂ，２１から生成されるコモン電
圧を制御するように構成したので、リファレンス電圧の
コモン電圧と入力バッファ回路１７ａ，１７ｂを介した
アナログ入力信号のコモン電圧とを一致させることがで
きる。ＤＣバイアス回路２１および入力バッファ回路２
２には、実際のアナログ入力信号が入力されないため、
ＯＰアンプ２３は高速動作する必要がない。その結果、
入力バッファ回路１７ａ，１７ｂを、ソースフォロア等
の単純な回路で構成することができ、高速動作を可能に
することができる。また、差動入力のＡ／Ｄコンバータ
に適用することができる。
【００２４】実施の形態４．図４はこの発明の実施の形
態４によるＡ／Ｄコンバータを示す回路図であり、図に
おいて、４４はＯＰアンプ２３の帰還制御電圧の出力側
に設けられ、抵抗４２および容量４３からなるローパス
フィルタである。その他の構成については、図１と同一
である。
態４によるＡ／Ｄコンバータを示す回路図であり、図に
おいて、４４はＯＰアンプ２３の帰還制御電圧の出力側
に設けられ、抵抗４２および容量４３からなるローパス
フィルタである。その他の構成については、図１と同一
である。
【００２５】次に動作について説明する。高速動作して
いるＡ／Ｄコア１８のリファレンス電圧は、クロック等
の影響により、安定しないことが考えられ、その場合、
リファレンス電圧のコモン電圧も安定しないことにな
る。その結果、ＯＰアンプ２３から出力される帰還制御
電圧には、高周波ノイズが重畳されてしまう。この実施
の形態４では、ＯＰアンプ２３の出力側にローパスフィ
ルタを設けることにより、高周波ノイズを消去すること
ができ、ＤＣバイアス回路１６，２１のＰＭＯＳトラン
ジスタ１３，１９の動作に影響を与えることなく、ＤＣ
バイアス回路１６，２１から安定したコモン電圧を生成
することができる。
いるＡ／Ｄコア１８のリファレンス電圧は、クロック等
の影響により、安定しないことが考えられ、その場合、
リファレンス電圧のコモン電圧も安定しないことにな
る。その結果、ＯＰアンプ２３から出力される帰還制御
電圧には、高周波ノイズが重畳されてしまう。この実施
の形態４では、ＯＰアンプ２３の出力側にローパスフィ
ルタを設けることにより、高周波ノイズを消去すること
ができ、ＤＣバイアス回路１６，２１のＰＭＯＳトラン
ジスタ１３，１９の動作に影響を与えることなく、ＤＣ
バイアス回路１６，２１から安定したコモン電圧を生成
することができる。
【００２６】以上のように、この実施の形態４によれ
ば、ＯＰアンプ２３の帰還制御電圧の出力側に、ローパ
スフィルタ４４を設けるように構成したので、高速動作
するＡ／Ｄコア１８のリファレンス電圧のコモン電圧
は、安定しないが、ＯＰアンプ２３から出力されるその
安定しないコモン電圧に応じた帰還制御電圧に重畳され
る高周波ノイズを、ローパスフィルタ４４によって消去
することができ、ＤＣバイアス回路１６，２１において
は、安定したコモン電圧を生成することができる。な
お、この実施の形態４では、上記実施の形態１に示した
構成にローパスフィルタ４４を設けたものを示したが、
上記実施の形態３に示した構成にローパスフィルタ４４
を設けても良く、同様な効果を奏することができる。
ば、ＯＰアンプ２３の帰還制御電圧の出力側に、ローパ
スフィルタ４４を設けるように構成したので、高速動作
するＡ／Ｄコア１８のリファレンス電圧のコモン電圧
は、安定しないが、ＯＰアンプ２３から出力されるその
安定しないコモン電圧に応じた帰還制御電圧に重畳され
る高周波ノイズを、ローパスフィルタ４４によって消去
することができ、ＤＣバイアス回路１６，２１において
は、安定したコモン電圧を生成することができる。な
お、この実施の形態４では、上記実施の形態１に示した
構成にローパスフィルタ４４を設けたものを示したが、
上記実施の形態３に示した構成にローパスフィルタ４４
を設けても良く、同様な効果を奏することができる。
【００２７】
【発明の効果】以上のように、この発明によれば、オペ
アンプから供給される帰還制御電圧により、参照基準電
圧の中間電圧と第２の入力バッファ回路を介した直流電
圧とが一致するように、第１および第２の直流電圧生成
回路から生成される直流電圧を制御するように構成した
ので、参照基準電圧の中間電圧と第１の入力バッファ回
路を介したアナログ入力信号の直流成分とを一致させる
ことができる。第２の直流電圧生成回路および第２の入
力バッファ回路には、実際のアナログ入力信号が入力さ
れないため、オペアンプは高速動作する必要がない。そ
の結果、第１の入力バッファ回路を、ソースフォロア等
の単純な回路で構成することができ、高速動作を可能に
することができる効果がある。
アンプから供給される帰還制御電圧により、参照基準電
圧の中間電圧と第２の入力バッファ回路を介した直流電
圧とが一致するように、第１および第２の直流電圧生成
回路から生成される直流電圧を制御するように構成した
ので、参照基準電圧の中間電圧と第１の入力バッファ回
路を介したアナログ入力信号の直流成分とを一致させる
ことができる。第２の直流電圧生成回路および第２の入
力バッファ回路には、実際のアナログ入力信号が入力さ
れないため、オペアンプは高速動作する必要がない。そ
の結果、第１の入力バッファ回路を、ソースフォロア等
の単純な回路で構成することができ、高速動作を可能に
することができる効果がある。
【００２８】この発明によれば、第１の導電型トランジ
スタにより制御された電流が、抵抗を介してグランドに
流れることによって、直流電圧を生成するように構成し
たので、Ａ／Ｄコアにおいて、参照基準電圧がグランド
を基準に設定されている場合において、アナログ入力信
号に印加する直流電圧を精度良く、制御することができ
る効果がある。また、容量、抵抗、グランドからなる回
路により、ハイパスフィルタを構成することができ、ア
ナログ入力信号に重畳される低周波ノイズを除去するこ
とができる効果がある。
スタにより制御された電流が、抵抗を介してグランドに
流れることによって、直流電圧を生成するように構成し
たので、Ａ／Ｄコアにおいて、参照基準電圧がグランド
を基準に設定されている場合において、アナログ入力信
号に印加する直流電圧を精度良く、制御することができ
る効果がある。また、容量、抵抗、グランドからなる回
路により、ハイパスフィルタを構成することができ、ア
ナログ入力信号に重畳される低周波ノイズを除去するこ
とができる効果がある。
【００２９】この発明によれば、電源から抵抗を介して
流れる電流を、第２の導電型トランジスタにより制御す
ることによって、直流電圧を生成するように構成したの
で、Ａ／Ｄコアにおいて、参照基準電圧が電源を基準に
設定されている場合において、アナログ入力信号に印加
する直流電圧を精度良く、制御することができる効果が
ある。
流れる電流を、第２の導電型トランジスタにより制御す
ることによって、直流電圧を生成するように構成したの
で、Ａ／Ｄコアにおいて、参照基準電圧が電源を基準に
設定されている場合において、アナログ入力信号に印加
する直流電圧を精度良く、制御することができる効果が
ある。
【００３０】この発明によれば、第２の入力バッファ回
路のサイズ、すなわち、トランジスタのサイズが縮小さ
れたレプリカ回路で構成したので、トランジスタに流れ
る電流を低減することができ、第２の入力バッファ回路
の消費電流を削減することができる効果がある。
路のサイズ、すなわち、トランジスタのサイズが縮小さ
れたレプリカ回路で構成したので、トランジスタに流れ
る電流を低減することができ、第２の入力バッファ回路
の消費電流を削減することができる効果がある。
【００３１】この発明によれば、オペアンプから供給さ
れる帰還制御電圧により、参照基準電圧の中間電圧と第
３の入力バッファ回路を介した直流電圧とが一致するよ
うに、第１から第３の直流電圧生成回路から生成される
直流電圧を制御するように構成したので、参照基準電圧
の中間電圧と、第１の入力バッファ回路を介した第１の
アナログ入力信号の直流成分と、第２の入力バッファ回
路を介した第２のアナログ入力信号の直流成分とを一致
させることができる。第３の直流電圧生成回路および第
３の入力バッファ回路には、実際のアナログ入力信号が
入力されないため、オペアンプは高速動作する必要がな
い。その結果、第１の入力バッファ回路および第２の入
力バッファ回路を、ソースフォロア等の単純な回路で構
成することができ、高速動作を可能にすることができる
効果がある。また、差動入力のＡ／Ｄコンバータに適用
することができる効果がある。
れる帰還制御電圧により、参照基準電圧の中間電圧と第
３の入力バッファ回路を介した直流電圧とが一致するよ
うに、第１から第３の直流電圧生成回路から生成される
直流電圧を制御するように構成したので、参照基準電圧
の中間電圧と、第１の入力バッファ回路を介した第１の
アナログ入力信号の直流成分と、第２の入力バッファ回
路を介した第２のアナログ入力信号の直流成分とを一致
させることができる。第３の直流電圧生成回路および第
３の入力バッファ回路には、実際のアナログ入力信号が
入力されないため、オペアンプは高速動作する必要がな
い。その結果、第１の入力バッファ回路および第２の入
力バッファ回路を、ソースフォロア等の単純な回路で構
成することができ、高速動作を可能にすることができる
効果がある。また、差動入力のＡ／Ｄコンバータに適用
することができる効果がある。
【００３２】この発明によれば、オペアンプの帰還制御
電圧の出力側に、ローパスフィルタを設けるように構成
したので、高速動作するＡ／Ｄコアの参照基準電圧の中
間電圧は、安定しないが、オペアンプから出力されるそ
の安定しない中間電圧に応じた帰還制御電圧に重畳され
る高周波ノイズを、ローパスフィルタによって消去する
ことができ、第１の直流電圧生成回路および第２の直流
電圧生成回路においては、安定した直流電圧を生成する
ことができる効果がある。
電圧の出力側に、ローパスフィルタを設けるように構成
したので、高速動作するＡ／Ｄコアの参照基準電圧の中
間電圧は、安定しないが、オペアンプから出力されるそ
の安定しない中間電圧に応じた帰還制御電圧に重畳され
る高周波ノイズを、ローパスフィルタによって消去する
ことができ、第１の直流電圧生成回路および第２の直流
電圧生成回路においては、安定した直流電圧を生成する
ことができる効果がある。
【００３３】この発明によれば、オペアンプの帰還制御
電圧の出力側に、ローパスフィルタを設けるように構成
したので、高速動作するＡ／Ｄコアの参照基準電圧の中
間電圧は、安定しないが、オペアンプから出力されるそ
の安定しない中間電圧に応じた帰還制御電圧に重畳され
る高周波ノイズを、ローパスフィルタによって消去する
ことができ、第１の直流電圧生成回路から第３の直流電
圧生成回路においては、安定した直流電圧を生成するこ
とができる効果がある。
電圧の出力側に、ローパスフィルタを設けるように構成
したので、高速動作するＡ／Ｄコアの参照基準電圧の中
間電圧は、安定しないが、オペアンプから出力されるそ
の安定しない中間電圧に応じた帰還制御電圧に重畳され
る高周波ノイズを、ローパスフィルタによって消去する
ことができ、第１の直流電圧生成回路から第３の直流電
圧生成回路においては、安定した直流電圧を生成するこ
とができる効果がある。
【図１】 この発明の実施の形態１によるＡ／Ｄコンバ
ータを示す回路図である。
ータを示す回路図である。
【図２】 この発明の実施の形態２によるＡ／Ｄコンバ
ータを示す回路図である。
ータを示す回路図である。
【図３】 この発明の実施の形態３によるＡ／Ｄコンバ
ータを示す回路図である。
ータを示す回路図である。
【図４】 この発明の実施の形態４によるＡ／Ｄコンバ
ータを示す回路図である。
ータを示す回路図である。
【図５】 従来のＡ／Ｄコンバータを示す回路図であ
る。
る。
１１，４３ 容量、１１ａ 容量（第１の容量）、１１
ｂ 容量（第２の容量）、１２ 電源、１３，１３ａ，
１３ｂ，１９ ＰＭＯＳトランジスタ（第１の導電型ト
ランジスタ）、１４，１４ａ，１４ｂ，２０，３１，３
４，４２ 抵抗、１５ グランド、１６，１６ａ，３３
ＤＣバイアス回路（第１の直流電圧生成回路）、１６
ｂ，２１，３６ ＤＣバイアス回路（第２の直流電圧生
成回路）、１７，１７ａ 入力バッファ回路（第１の入
力バッファ回路）、１７ｂ，２２入力バッファ回路（第
２の入力バッファ回路）、１８，４１ Ａ／Ｄコア、２
１ ＤＣバイアス回路（第３の直流電圧生成回路）、２
２ 入力バッファ回路（第３の入力バッファ回路）、２
３ ＯＰアンプ（オペアンプ）、３２，３５ ＮＭＯＳ
トランジスタ（第２の導電型トランジスタ）、４４ ロ
ーパスフィルタ。
ｂ 容量（第２の容量）、１２ 電源、１３，１３ａ，
１３ｂ，１９ ＰＭＯＳトランジスタ（第１の導電型ト
ランジスタ）、１４，１４ａ，１４ｂ，２０，３１，３
４，４２ 抵抗、１５ グランド、１６，１６ａ，３３
ＤＣバイアス回路（第１の直流電圧生成回路）、１６
ｂ，２１，３６ ＤＣバイアス回路（第２の直流電圧生
成回路）、１７，１７ａ 入力バッファ回路（第１の入
力バッファ回路）、１７ｂ，２２入力バッファ回路（第
２の入力バッファ回路）、１８，４１ Ａ／Ｄコア、２
１ ＤＣバイアス回路（第３の直流電圧生成回路）、２
２ 入力バッファ回路（第３の入力バッファ回路）、２
３ ＯＰアンプ（オペアンプ）、３２，３５ ＮＭＯＳ
トランジスタ（第２の導電型トランジスタ）、４４ ロ
ーパスフィルタ。
Claims (7)
- 【請求項１】 アナログ入力信号の直流成分を除去する
容量と、 帰還制御電圧に応じて制御された直流電圧を生成し、上
記容量を介したアナログ入力信号にその生成した直流電
圧を印加する第１の直流電圧生成回路と、 上記第１の直流電圧生成回路を介したアナログ入力信号
を一旦保持する第１の入力バッファ回路と、 複数の参照基準電圧を生成すると共にそれら参照基準電
圧の中間電圧を生成し、上記第１の入力バッファ回路を
介したアナログ入力信号をそれら参照基準電圧に基づい
てデジタル出力信号に変換するＡ／Ｄコアと、 帰還制御電圧に応じて制御され、上記第１の直流電圧生
成回路によって生成された直流電圧と同一の直流電圧を
生成する第２の直流電圧生成回路と、 上記第１の入力バッファ回路のレプリカ回路により構成
され、上記第２の直流電圧生成回路によって生成された
直流電圧を一旦保持する第２の入力バッファ回路と、 上記Ａ／Ｄコアによって生成された参照基準電圧の中間
電圧と上記第２の入力バッファ回路を介した直流電圧と
が一致するように、上記第１の直流電圧生成回路および
上記第２の直流電圧生成回路に帰還制御電圧を供給する
オペアンプとを備えたＡ／Ｄコンバータ。 - 【請求項２】 第１の直流電圧生成回路および第２の直
流電圧生成回路は、 それぞれ電源、第１の導電型トランジスタ、抵抗、グラ
ンドの順で直列接続され、それら第１の導電型トランジ
スタのゲートにそれぞれ帰還制御電圧が供給され、それ
ら第１の導電型トランジスタおよび抵抗間に第１の入力
バッファ回路または第２の入力バッファ回路がそれぞれ
接続されたことを特徴とする請求項１記載のＡ／Ｄコン
バータ。 - 【請求項３】 第１の直流電圧生成回路および第２の直
流電圧生成回路は、 それぞれ電源、抵抗、第２の導電型トランジスタ、グラ
ンドの順で直列接続され、それら第２の導電型トランジ
スタのゲートにそれぞれ帰還制御電圧が供給され、それ
ら抵抗および第２の導電型トランジスタ間に第１の入力
バッファ回路または第２の入力バッファ回路がそれぞれ
接続されたことを特徴とする請求項１記載のＡ／Ｄコン
バータ。 - 【請求項４】 第２の入力バッファ回路は、第１の入力
バッファ回路よりもサイズが縮小されたレプリカ回路に
より構成されたことを特徴とする請求項１記載のＡ／Ｄ
コンバータ。 - 【請求項５】 第１のアナログ入力信号の直流成分を除
去する第１の容量と、 帰還制御電圧に応じて制御された直流電圧を生成し、上
記第１の容量を介した第１のアナログ入力信号にその生
成した直流電圧を印加する第１の直流電圧生成回路と、 上記第１の直流電圧生成回路を介した第１のアナログ入
力信号を一旦保持する第１の入力バッファ回路と、 第２のアナログ入力信号の直流成分を除去する第２の容
量と、 帰還制御電圧に応じて制御された直流電圧を生成し、上
記第２の容量を介した第２のアナログ入力信号にその生
成した直流電圧を印加する第２の直流電圧生成回路と、 上記第２の直流電圧生成回路を介した第２のアナログ入
力信号を一旦保持する第２の入力バッファ回路と、 複数の参照基準電圧を生成すると共にそれら参照基準電
圧の中間電圧を生成し、上記第１の入力バッファ回路を
介した第１のアナログ入力信号および上記第２の入力バ
ッファ回路を介した第２のアナログ入力信号の差動入力
をそれら参照基準電圧に基づいてデジタル出力信号に変
換するＡ／Ｄコアと、 帰還制御電圧に応じて制御され、上記第１の直流電圧生
成回路および上記第２の直流電圧生成回路によって生成
された直流電圧と同一の直流電圧を生成する第３の直流
電圧生成回路と、 上記第１の入力バッファ回路および上記第２の入力バッ
ファ回路のレプリカ回路により構成され、上記第３の直
流電圧生成回路によって生成された直流電圧を一旦保持
する第３の入力バッファ回路と、 上記Ａ／Ｄコアによって生成された参照基準電圧の中間
電圧と上記第３の入力バッファ回路を介した直流電圧と
が一致するように、上記第１の直流電圧生成回路、上記
第２の直流電圧生成回路および上記第３の直流電圧生成
回路に帰還制御電圧を供給するオペアンプとを備えたＡ
／Ｄコンバータ。 - 【請求項６】 オペアンプの帰還制御電圧の出力側に、
ローパスフィルタを設けたことを特徴とする請求項１記
載のＡ／Ｄコンバータ。 - 【請求項７】 オペアンプの帰還制御電圧の出力側に、
ローパスフィルタを設けたことを特徴とする請求項５記
載のＡ／Ｄコンバータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351862A JP3878458B2 (ja) | 2001-11-16 | 2001-11-16 | Ａ／ｄコンバータ |
| US10/141,115 US6583746B2 (en) | 2001-11-16 | 2002-05-09 | A/D converter with high speed input circuit |
| DE10232658A DE10232658A1 (de) | 2001-11-16 | 2002-07-18 | Analog-/Digitalwandler mit Hochgeschwindigkeitseingangsschaltung |
| KR10-2002-0041845A KR100483294B1 (ko) | 2001-11-16 | 2002-07-18 | Ａ/ｄ 컨버터 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001351862A JP3878458B2 (ja) | 2001-11-16 | 2001-11-16 | Ａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152538A true JP2003152538A (ja) | 2003-05-23 |
| JP3878458B2 JP3878458B2 (ja) | 2007-02-07 |
Family
ID=19164115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001351862A Expired - Fee Related JP3878458B2 (ja) | 2001-11-16 | 2001-11-16 | Ａ／ｄコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6583746B2 (ja) |
| JP (1) | JP3878458B2 (ja) |
| KR (1) | KR100483294B1 (ja) |
| DE (1) | DE10232658A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007032089A1 (ja) * | 2005-09-16 | 2007-03-22 | Fujitsu Limited | コモンモード電圧制御装置 |
| JP2009232185A (ja) * | 2008-03-24 | 2009-10-08 | Nec Electronics Corp | 入力回路及び入力回路を含む半導体集積回路 |
| JPWO2018150653A1 (ja) * | 2017-02-20 | 2019-12-12 | ソニーセミコンダクタソリューションズ株式会社 | 受信機、および、受信機の制御方法 |
Families Citing this family (5)
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|---|---|---|---|---|
| JP2004104681A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 入力バッファ回路 |
| US6784727B1 (en) * | 2003-05-21 | 2004-08-31 | Hyperband Communication, Inc. | Fast-settling DC offset removal circuits with continuous cutoff frequency switching |
| US6995606B2 (en) | 2004-05-27 | 2006-02-07 | Allegro Microsystems, Inc. | High pass filter using insulated gate field effect transistors |
| CN100369383C (zh) * | 2004-12-17 | 2008-02-13 | 北京六合万通微电子技术有限公司 | 无线接收系统中直流失调的消除方法、装置及系统 |
| US7720141B2 (en) * | 2006-09-05 | 2010-05-18 | Advanced Micro Devices, Inc. | Decision feedback restore of DC signals in a receiver |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3047927B2 (ja) * | 1991-04-09 | 2000-06-05 | 三菱電機株式会社 | 映像信号クランプ回路 |
| KR920020859A (ko) * | 1991-04-13 | 1992-11-21 | 김광호 | 듀얼슬로우프 인티그레이팅 a/d 컨버터 |
| JPH10117350A (ja) * | 1996-10-09 | 1998-05-06 | Matsushita Electric Ind Co Ltd | アナログ処理方式の画像符号化装置 |
| JP3571880B2 (ja) * | 1997-07-31 | 2004-09-29 | キヤノン株式会社 | 画像読取装置 |
| US6417725B1 (en) * | 2000-08-28 | 2002-07-09 | Marvell International, Ltd. | High speed reference buffer |
-
2001
- 2001-11-16 JP JP2001351862A patent/JP3878458B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-09 US US10/141,115 patent/US6583746B2/en not_active Expired - Fee Related
- 2002-07-18 KR KR10-2002-0041845A patent/KR100483294B1/ko not_active IP Right Cessation
- 2002-07-18 DE DE10232658A patent/DE10232658A1/de not_active Ceased
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007032089A1 (ja) * | 2005-09-16 | 2007-03-22 | Fujitsu Limited | コモンモード電圧制御装置 |
| JPWO2007032089A1 (ja) * | 2005-09-16 | 2009-03-19 | 富士通株式会社 | コモンモード電圧制御装置 |
| JP4527780B2 (ja) * | 2005-09-16 | 2010-08-18 | 富士通株式会社 | コモンモード電圧制御装置 |
| US8022728B2 (en) | 2005-09-16 | 2011-09-20 | Fujitsu Limited | Common-mode voltage controller |
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| JPWO2018150653A1 (ja) * | 2017-02-20 | 2019-12-12 | ソニーセミコンダクタソリューションズ株式会社 | 受信機、および、受信機の制御方法 |
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Also Published As
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|---|---|
| DE10232658A1 (de) | 2003-06-12 |
| US6583746B2 (en) | 2003-06-24 |
| KR20030040013A (ko) | 2003-05-22 |
| US20030095061A1 (en) | 2003-05-22 |
| KR100483294B1 (ko) | 2005-04-15 |
| JP3878458B2 (ja) | 2007-02-07 |
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